JPS60120462A - メモリアクセスロック方式 - Google Patents
メモリアクセスロック方式Info
- Publication number
- JPS60120462A JPS60120462A JP22943483A JP22943483A JPS60120462A JP S60120462 A JPS60120462 A JP S60120462A JP 22943483 A JP22943483 A JP 22943483A JP 22943483 A JP22943483 A JP 22943483A JP S60120462 A JPS60120462 A JP S60120462A
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- JP
- Japan
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- command
- memory access
- lock
- processor
- address
- Prior art date
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｌ 発明の技術分野
本発明は、１つのプロセッサーバスを介して複数のプロ
セッサーに接続されるメモリアクセス制御部において、
１つのプロセッサーからロック命令が実行された時の、
他のプロセンサーからの該ロック命令の指定するロック
アドレスに対するメモリアクセスをロックする場合の制
御方式に関する。
セッサーに接続されるメモリアクセス制御部において、
１つのプロセッサーからロック命令が実行された時の、
他のプロセンサーからの該ロック命令の指定するロック
アドレスに対するメモリアクセスをロックする場合の制
御方式に関する。
（ｂ） 技術の背景
最近の半導体技術の目覚ましい進歩に伴って、マイクロ
プロセッサ−で制御されるデータ処理システムが多用さ
れるようになってきた。
プロセッサ−で制御されるデータ処理システムが多用さ
れるようになってきた。
そして、かかるデータ処理システムの処理能力を向上さ
せる為に、複数個のマイクロプロセッサ−を用いたマル
チプロセッサーシステムが構築されつつある。
せる為に、複数個のマイクロプロセッサ−を用いたマル
チプロセッサーシステムが構築されつつある。
この場合、複数個のマイクロプロセンサーから１つの共
通メモリがアクセスされることになり、該メモリの共通
領域に対するメモリアクセスの衝突を防止する為に、ロ
ック命令（例えば、テストアンドセント命令）が用意さ
れているのが普通である。
通メモリがアクセスされることになり、該メモリの共通
領域に対するメモリアクセスの衝突を防止する為に、ロ
ック命令（例えば、テストアンドセント命令）が用意さ
れているのが普通である。
このロック命令は、１つのプロセッサーが上記共通メモ
リの特定のアドレスの内容を読み取って、テスト結果に
従ってコンディションコード（ＣＣ）をセントすると共
に、該アドレスに特定の値（例えば、全“１”又は全″
０″）をセットするもので、該アドレスの内容が上記特
定の値になっていると、他のプロセッサーからの、上記
共通領域に対するメモリアクセスを抑止するか、該抑止
を解除するようにしたものである。
リの特定のアドレスの内容を読み取って、テスト結果に
従ってコンディションコード（ＣＣ）をセントすると共
に、該アドレスに特定の値（例えば、全“１”又は全″
０″）をセットするもので、該アドレスの内容が上記特
定の値になっていると、他のプロセッサーからの、上記
共通領域に対するメモリアクセスを抑止するか、該抑止
を解除するようにしたものである。
そして、上記１つのプロセッサーはコンディションコー
ド（ＣＣ）の内容に対応した処理を行うのである。
ド（ＣＣ）の内容に対応した処理を行うのである。
従って、一般には、同時に複数個のプロセッサーから上
記特定値をセットして、ロック機構を制御することがな
いように、１つのプロセンサーのみが１メモリサイクル
で実行するように構成される。
記特定値をセットして、ロック機構を制御することがな
いように、１つのプロセンサーのみが１メモリサイクル
で実行するように構成される。
然し、マイクロプロセンサーのように、機能が限定され
ているような場合は、上記のような構成とするのに必要
なハードウェアを追加することができない為、メモリア
クセスに対する基本的な機能であるリード、ライトに分
けて実行する必要がある。
ているような場合は、上記のような構成とするのに必要
なハードウェアを追加することができない為、メモリア
クセスに対する基本的な機能であるリード、ライトに分
けて実行する必要がある。
本発明は、上記ロック命令を、リード、ライトの２つの
コマンドで実行する場合の制御方式に関係している。
コマンドで実行する場合の制御方式に関係している。
ｔｃ＋ 従来技術と問題点
１つのプロセンサーバスに、少なくとも複数個のマイク
ロプロセッサ−と、メモリアクセス制御部を介して共通
メモリが接続されている、マルチプロセッサー構成のデ
ータ処理システムにおいて、ロック命令を実行する場合
の従来方式を、第１図によって説明する。
ロプロセッサ−と、メモリアクセス制御部を介して共通
メモリが接続されている、マルチプロセッサー構成のデ
ータ処理システムにおいて、ロック命令を実行する場合
の従来方式を、第１図によって説明する。
本図において、■はマイクロプロセンサー（以下ＭＰＵ
＃Ａ 、 ＃Ｂ −という）、１１は出力コマンドバ
ッファ、２はメモリアクセス制御部（以下ＭＭＣという
）、２１は入力コマンドバソファ、２２は実行コマンド
スタック、２３はコマンド実行部、３は主記憶装置（以
下ＭＳという）、４はプロセンサーバスである。
＃Ａ 、 ＃Ｂ −という）、１１は出力コマンドバ
ッファ、２はメモリアクセス制御部（以下ＭＭＣという
）、２１は入力コマンドバソファ、２２は実行コマンド
スタック、２３はコマンド実行部、３は主記憶装置（以
下ＭＳという）、４はプロセンサーバスである。
かかるデータ処理システムにおいて、例えばＨｐＨ（＃
Ａ ） １からのメモリアクセスを考えると、該マイク
ロプロセンサーの出力コマンドバソファ１１にリード（
又はライト）コマンドを設定し、プロセッサーバス４を
通して、ＭＭＣ２の入力コマンドバソファ２１に送出す
る。
Ａ ） １からのメモリアクセスを考えると、該マイク
ロプロセンサーの出力コマンドバソファ１１にリード（
又はライト）コマンドを設定し、プロセッサーバス４を
通して、ＭＭＣ２の入力コマンドバソファ２１に送出す
る。
ＭＭＣ２においては、該入力コマンドバソファ２１に当
該リードコマンドが設定されると、直ちに実行コマンド
スタック２２にスタックされる。
該リードコマンドが設定されると、直ちに実行コマンド
スタック２２にスタックされる。
コマンド実行部２３においては、上記実行コマンドスタ
ックにスタックされている複数個のリード（又はライト
）コマンドを、１つ宛取り出して、該コマンドの内容に
従って、ＭＳ ３をアクセスし、コマンドの実行を行う
ことになる。
ックにスタックされている複数個のリード（又はライト
）コマンドを、１つ宛取り出して、該コマンドの内容に
従って、ＭＳ ３をアクセスし、コマンドの実行を行う
ことになる。
ロック命令を実行する場合にも、ＭＳ ３に対するリー
ド、ライト動作は上記と同じ手順で実行されることにな
るが、該ロック命令を実行するに先立って、ＭＰＵ （
＃Ａ ’） １ は（也のマイクロプロセッサ−〔例え
ば、ＭＰＵ （＃Ｂ ）１ ）に対してロック要求信号
■を送出し、ＭＰＵ （＃Ｂ ） １からロックＯＫ信
号■を受信してから、実際のロック命令の実行を行うこ
とになる。
ド、ライト動作は上記と同じ手順で実行されることにな
るが、該ロック命令を実行するに先立って、ＭＰＵ （
＃Ａ ’） １ は（也のマイクロプロセッサ−〔例え
ば、ＭＰＵ （＃Ｂ ）１ ）に対してロック要求信号
■を送出し、ＭＰＵ （＃Ｂ ） １からロックＯＫ信
号■を受信してから、実際のロック命令の実行を行うこ
とになる。
ＭＰＵ （＃Ａ ”） １が該ロック命令実行中は、Ｍ
ＰＵ（＃Ｂ ） １はＭＳ ３に対するメモリアクセス
を抑止するように動作する。
ＰＵ（＃Ｂ ） １はＭＳ ３に対するメモリアクセス
を抑止するように動作する。
そして、ＭＰＵ （＃八）１からロック終了信号■を受
信すると、ＭＰＵ （＃Ｂ ） １において、それ迄抑
止していたメモリアクセスコマンドを、出力コマンドバ
ソファ１１から、プロセンサーバス４を通してＭＭＣ２
の入力コマンドバッファ２１に送出するようにして、ロ
ック命令の動作が終了する。
信すると、ＭＰＵ （＃Ｂ ） １において、それ迄抑
止していたメモリアクセスコマンドを、出力コマンドバ
ソファ１１から、プロセンサーバス４を通してＭＭＣ２
の入力コマンドバッファ２１に送出するようにして、ロ
ック命令の動作が終了する。
上記のように、単に２つのマイクロプロセンサー間で、
ロック命令を実行する場合でも、ロック要求■、ロック
ＯＫ■、ロック終了■といった３つのロックコマンドの
送受信が必要であり、複数個のマイクロプロセッサ−間
で、上記と同じ手順のロックコマンドの送受信を行うこ
とを考えると、各マイクロプロセンサー間に専用のイン
タフェース線を設けて、且つ複雑なロックコマンドの送
受信を必要とし、現実的でなくなる問題があった。
ロック命令を実行する場合でも、ロック要求■、ロック
ＯＫ■、ロック終了■といった３つのロックコマンドの
送受信が必要であり、複数個のマイクロプロセッサ−間
で、上記と同じ手順のロックコマンドの送受信を行うこ
とを考えると、各マイクロプロセンサー間に専用のイン
タフェース線を設けて、且つ複雑なロックコマンドの送
受信を必要とし、現実的でなくなる問題があった。
ｆｄｌ 発明の目的
本発明は上記従来の欠点に鑑み、１つのプロセンサーバ
スに、少なくとも複数個のマイクロプロセッサ−と、メ
モリアクセス制御部を介して共通メモリが接続されてい
るマルチプロセンサー構成のデータ処理システムにおい
て、上記メモリアクセス制御部に、ロックされたメモリ
アクセスコマンド専用のスタックを設け、複数個のマイ
クロプロセンサーが接続された時のロック命令の処理を
簡単化する方法を提供することを目的とするものである
。
スに、少なくとも複数個のマイクロプロセッサ−と、メ
モリアクセス制御部を介して共通メモリが接続されてい
るマルチプロセンサー構成のデータ処理システムにおい
て、上記メモリアクセス制御部に、ロックされたメモリ
アクセスコマンド専用のスタックを設け、複数個のマイ
クロプロセンサーが接続された時のロック命令の処理を
簡単化する方法を提供することを目的とするものである
。
ｆｅ） 発明の構成
そしてこの目的は、本発明によれば、１つのプロセッサ
ーパスを介して、複数個のマイクロプロセッサ−に接続
されるメモリアクセス制御部において、あるマイクロプ
ロセンサーからロックアドレスを含むロックコマンドが
送出されると、他のマイクロプロセッサ−からの当該メ
モリアドレスへのメモリアクセスコマンドは、専用のロ
ックコマンドスタックにスタックされ、該メモリアクセ
スコマンドを送出したマイクロプロセッサ−に対しては
ロックされたことを通知し、該マイクロプロセンサーは
次のメモリアクセスコマンドの送出を抑止するように制
御され、該メモリアクセス制御部において、上記ロック
コマンドを送出したマイクロプロセッサ−からロック解
除コマンドを受けると、上記専用のロックコマンドスタ
ックにスタックされていたメモリアクセスコマンドを通
常のコマンドスタックに移動させ、メモリアクセス処理
を続行し、上記スタックされていたメモリアクセスコマ
ンドが実行されると、その終了信号が、該メモリアクセ
スを要求したマイクロプロセンサーに通知され、それま
でメモリアクセスコマンドの送出を抑止していたマイク
ロプロセンサーは、該終了通知によりメモリアクセスコ
マンドの送出の抑止を解除するように制御する方法を提
供することによって達成され、従来方式で必要であった
各マイクロプロセッサ−間のロック命令実行の為の専用
インタフェースを設けることなく、且つ簡単な手順で、
複数個のマイクロプロセッサ−間でのロック命令の処理
ができる利点がある。
ーパスを介して、複数個のマイクロプロセッサ−に接続
されるメモリアクセス制御部において、あるマイクロプ
ロセンサーからロックアドレスを含むロックコマンドが
送出されると、他のマイクロプロセッサ−からの当該メ
モリアドレスへのメモリアクセスコマンドは、専用のロ
ックコマンドスタックにスタックされ、該メモリアクセ
スコマンドを送出したマイクロプロセッサ−に対しては
ロックされたことを通知し、該マイクロプロセンサーは
次のメモリアクセスコマンドの送出を抑止するように制
御され、該メモリアクセス制御部において、上記ロック
コマンドを送出したマイクロプロセッサ−からロック解
除コマンドを受けると、上記専用のロックコマンドスタ
ックにスタックされていたメモリアクセスコマンドを通
常のコマンドスタックに移動させ、メモリアクセス処理
を続行し、上記スタックされていたメモリアクセスコマ
ンドが実行されると、その終了信号が、該メモリアクセ
スを要求したマイクロプロセンサーに通知され、それま
でメモリアクセスコマンドの送出を抑止していたマイク
ロプロセンサーは、該終了通知によりメモリアクセスコ
マンドの送出の抑止を解除するように制御する方法を提
供することによって達成され、従来方式で必要であった
各マイクロプロセッサ−間のロック命令実行の為の専用
インタフェースを設けることなく、且つ簡単な手順で、
複数個のマイクロプロセッサ−間でのロック命令の処理
ができる利点がある。
（ｆｌ 発明の実施例
以下本発明の実施例を図面によって詳述する。
第２図が本発明の一実施例をブロック図で示した図であ
り、１，１１．２．２１，２２，２３，３．４は第１図
で説明したものと同じものであり、１２．１３．２４．
２５が本発明を実施するのに必要な論理機構で、１２は
メモリアクセス抑止ランチ、１３はアンド回路、２４は
ロックアドレス監視機構、２５はロックコマンドスタッ
クである。
り、１，１１．２．２１，２２，２３，３．４は第１図
で説明したものと同じものであり、１２．１３．２４．
２５が本発明を実施するのに必要な論理機構で、１２は
メモリアクセス抑止ランチ、１３はアンド回路、２４は
ロックアドレス監視機構、２５はロックコマンドスタッ
クである。
先ず、ロック命令を実行しようとするマイクロプロセッ
サ−１例えばＭＰ［ｌ （＃Ａ ） １は、ＭＡＣ２に
対してロックアドレスを含むロックコマンドを、出力コ
マンドバソファ１１より、プロセンサーバス４を通して
ＭＭＣ２に送出する。
サ−１例えばＭＰ［ｌ （＃Ａ ） １は、ＭＡＣ２に
対してロックアドレスを含むロックコマンドを、出力コ
マンドバソファ１１より、プロセンサーバス４を通して
ＭＭＣ２に送出する。
該ロックコマンドを受信したＭＡＣ２は、他のマイクロ
プロセンサーからのロック要求がなければ、該ロックコ
マンドに含まれるロックアドレスをロックアドレス監視
機構２４にセントすると共に、ロックコマンド終了信号
を、ロックコマンドを送出した上記ＭＰＵ （＃＾）１
に通知する。
プロセンサーからのロック要求がなければ、該ロックコ
マンドに含まれるロックアドレスをロックアドレス監視
機構２４にセントすると共に、ロックコマンド終了信号
を、ロックコマンドを送出した上記ＭＰＵ （＃＾）１
に通知する。
ＭＡＣ２のロックアドレス監視機構２４にロックされて
いるメモリアドレスに対して、他のマイクロプロセンサ
ー〔例えば、ＭＰＵ （＃Ｂ ） １ ）がメモリアク
セスコマンドを出すと、ＭＡＣ２は該メモリアクセスコ
マンドを入力した時点において、該コマンドをロックコ
マンドスタック２５にスタックし、その旨を該メモリア
クセスコマンドを出したマイクロプロセンサー〔即ち、
ＭＰＩ＋ （＃Ｂ ） １ ）に、プロセッサーバス４
を通して通知するように動作する。
いるメモリアドレスに対して、他のマイクロプロセンサ
ー〔例えば、ＭＰＵ （＃Ｂ ） １ ）がメモリアク
セスコマンドを出すと、ＭＡＣ２は該メモリアクセスコ
マンドを入力した時点において、該コマンドをロックコ
マンドスタック２５にスタックし、その旨を該メモリア
クセスコマンドを出したマイクロプロセンサー〔即ち、
ＭＰＩ＋ （＃Ｂ ） １ ）に、プロセッサーバス４
を通して通知するように動作する。
この時、ＭＰＵ （＃Ｂ ） ｌにおいては、上記通知
信号ＬＳによって、メモリアクセス抑止ラッチ１２がセ
ントされ、アンド回路１３をゲートして、出力コマンド
バソファ１１の出力を抑止するように機能する。
信号ＬＳによって、メモリアクセス抑止ラッチ１２がセ
ントされ、アンド回路１３をゲートして、出力コマンド
バソファ１１の出力を抑止するように機能する。
該メモリアクセスコマンド力（台へＣ２にロックされた
ことを認識したＭＰＵ （＃Ｂ ）ｌ は、上記メモリ
アクセス抑止ラッチ１２によって、次のメモリアクセス
コマンドの送出を抑止できるので、ＭＭＣ２におけるロ
ックコマンドスタック２５の段数は、ある程度に限定す
ることができる。
ことを認識したＭＰＵ （＃Ｂ ）ｌ は、上記メモリ
アクセス抑止ラッチ１２によって、次のメモリアクセス
コマンドの送出を抑止できるので、ＭＭＣ２におけるロ
ックコマンドスタック２５の段数は、ある程度に限定す
ることができる。
次に、上記ロック命令を実行しているＭＰ［Ｉ（＃Ａ）
ｌにおいて、該ロック命令の処理を終了すると、ロック
解除コマンドをプロセッサーバス４を通してＭＡＣ２に
送出し、台ΔＣ２における当該メモリアドレスのロック
解除を要求する。
ｌにおいて、該ロック命令の処理を終了すると、ロック
解除コマンドをプロセッサーバス４を通してＭＡＣ２に
送出し、台ΔＣ２における当該メモリアドレスのロック
解除を要求する。
該ロック解除コマンドを入力コマンドスタックに受信し
たＭＡＣ２は、ロックアドレス監視機構２４をリセット
してロックを解除すると共に、ロックコマンドスタック
２５内に保留されている、上記■ＰＵ （＃Ｂ ） １
が送出したメモリアクセスコマンドとか、他のマイクロ
プロセッサ−からのロックコマンド等を、実行コマンド
スタック２２に移動させる。
たＭＡＣ２は、ロックアドレス監視機構２４をリセット
してロックを解除すると共に、ロックコマンドスタック
２５内に保留されている、上記■ＰＵ （＃Ｂ ） １
が送出したメモリアクセスコマンドとか、他のマイクロ
プロセッサ−からのロックコマンド等を、実行コマンド
スタック２２に移動させる。
１
実行コマンドスタック２２に移動された、上記ロックさ
れていたメモリアクセスコマンド等は、実行コマンドス
タック２２から順次読み出され、コマンド実行部２３に
おいて実行され、該コマンドの内容に従って、ＭＳ ３
をアクセスするように動作する。
れていたメモリアクセスコマンド等は、実行コマンドス
タック２２から順次読み出され、コマンド実行部２３に
おいて実行され、該コマンドの内容に従って、ＭＳ ３
をアクセスするように動作する。
４八Ｃ２において、該メモリアクセスコマンドの実行が
終了すると、その終了通知信号（ＬＲ）がプロセッサー
バス４を通して、要求元のマイクロプロセッサ−（ＭＰ
Ｕ （＃Ｂ ） １ ）に送出され、前記メモリアクセ
ス抑止ラッチ１２がリセットされる。
終了すると、その終了通知信号（ＬＲ）がプロセッサー
バス４を通して、要求元のマイクロプロセッサ−（ＭＰ
Ｕ （＃Ｂ ） １ ）に送出され、前記メモリアクセ
ス抑止ラッチ１２がリセットされる。
こうして、ＭＰＵ （＃Ｂ ）１ は、それ迄出力コマ
ンドバソファに保留していたメモリアクセスコマンドを
４八Ｃ２に送出することができるようになり、一連のロ
ック動作が終了する。
ンドバソファに保留していたメモリアクセスコマンドを
４八Ｃ２に送出することができるようになり、一連のロ
ック動作が終了する。
（ｇｌ 発明の効果
以上、詳細に説明したように、本発明のメモリアクセス
ロック方式は、１つのプロセンサーバスを介して、複数
個のマイクロプロセッサ−に接続されるメモリアクセス
制御部において、あるマイクロプロセッサ−からロック
アドレスを含む口２ ツタコマンドが送出されると、他のマイクロプロセンサ
ーからの当該メモリアドレスへのメモリアクセスコマン
ドは、専用のロックコマンドスタックにスタックされ、
該メモリアクセスコマンドを送出したマイクロプロセッ
サ−に対してはロックされたことを通知し、該マイクロ
プロセッサ−は次のメモリアクセスコマンドの送出を抑
止するように制御され、該メモリアクセス制御部におい
て、上記ロックコマンドを送出したマイクロプロセッサ
−からロック解除コマンドを受けると、上記専用のロッ
クコマンドスタックにスタックされていたメモリアクセ
スコマンドを通當のコマンドスタックに移動させ、メモ
リアクセス処理を続行し、上記スタックされていたメモ
リアクセスコマンドが実行されると、その終了信号が、
該メモリアクセスを要求したマイクロプロセッサ−に通
知され、それまでメモリアクセスコマンドの送出を抑止
していたマイクロプロセッサ−は、該終了通知によりメ
モリアクセスコマンドの抑止を解除するように制御され
るので、従来方式で必要であった各マイクロプロセッサ
ー間のロック命令実行の為の専用インタフェースを設け
ることなく、且つ簡単な手順で、複数個のマイクロプロ
セッサ−間でのロック命令の処理ができる効果がある。
ロック方式は、１つのプロセンサーバスを介して、複数
個のマイクロプロセッサ−に接続されるメモリアクセス
制御部において、あるマイクロプロセッサ−からロック
アドレスを含む口２ ツタコマンドが送出されると、他のマイクロプロセンサ
ーからの当該メモリアドレスへのメモリアクセスコマン
ドは、専用のロックコマンドスタックにスタックされ、
該メモリアクセスコマンドを送出したマイクロプロセッ
サ−に対してはロックされたことを通知し、該マイクロ
プロセッサ−は次のメモリアクセスコマンドの送出を抑
止するように制御され、該メモリアクセス制御部におい
て、上記ロックコマンドを送出したマイクロプロセッサ
−からロック解除コマンドを受けると、上記専用のロッ
クコマンドスタックにスタックされていたメモリアクセ
スコマンドを通當のコマンドスタックに移動させ、メモ
リアクセス処理を続行し、上記スタックされていたメモ
リアクセスコマンドが実行されると、その終了信号が、
該メモリアクセスを要求したマイクロプロセッサ−に通
知され、それまでメモリアクセスコマンドの送出を抑止
していたマイクロプロセッサ−は、該終了通知によりメ
モリアクセスコマンドの抑止を解除するように制御され
るので、従来方式で必要であった各マイクロプロセッサ
ー間のロック命令実行の為の専用インタフェースを設け
ることなく、且つ簡単な手順で、複数個のマイクロプロ
セッサ−間でのロック命令の処理ができる効果がある。
第１図は従来方式において、ロック命令を処理する方法
をブロック図で示した図、第２図は本発明の一実施例を
ブロック図で示した図である。 図面において、１はマイクロプロセッサ−〔ＨＰＵ （
＃Ａ ） 、（＃Ｂ ）−） 、 １１は出力コマンド
ハ゛ッファ、１２はメモリアクセス抑止ランチ、１３は
アンド回路、２はメモリアクセス制御部（ＭＭＣ）。 ２１ハ入力コマンドバソファ、２２は実行コマンドスタ
ック、２３はコマンド実行部、２４はロックアドレス監
視機構、２５はロックコマンドスタック、３は主記憶装
置（ＭＳ） 、 ４はプロセッサーバス、■。 ■、■はロック処理の為の専用インタフェース信号、を
それぞれ示す。
をブロック図で示した図、第２図は本発明の一実施例を
ブロック図で示した図である。 図面において、１はマイクロプロセッサ−〔ＨＰＵ （
＃Ａ ） 、（＃Ｂ ）−） 、 １１は出力コマンド
ハ゛ッファ、１２はメモリアクセス抑止ランチ、１３は
アンド回路、２はメモリアクセス制御部（ＭＭＣ）。 ２１ハ入力コマンドバソファ、２２は実行コマンドスタ
ック、２３はコマンド実行部、２４はロックアドレス監
視機構、２５はロックコマンドスタック、３は主記憶装
置（ＭＳ） 、 ４はプロセッサーバス、■。 ■、■はロック処理の為の専用インタフェース信号、を
それぞれ示す。
Claims (1)
- １つのプロセッサーバスに、少なくとも複数のプロセッ
サーと、メモリアクセス制御部を介して１つの共用メモ
リとが接続されているデータ処理システムにおいて、上
記メモリアクセス制御部に、プロセッサーからのロック
コマンドを受信した時に、該コマンドが指定するロック
アドレスを蓄積して、以後の該アドレスに対するメモリ
アクセスをロックする為のロックアドレス監視機構と、
該アドレスに対するメモリアクセスコマンドをスタック
するロックコマンドスタック機構とを設け、上記プロセ
ンサーには、該ロックアドレスに対するメモリアクセス
コマンドを上記メモリアクセス制御部に送出して、上記
ロックコマンドスタック機構にスタックされた時に、該
メモリアクセス制御部から送出されてくるロック通知信
号によってセントされ、該ロックコマンドスタック機構
にスタックされた上記メモリアクセスコマンドが、上記
ロックコマンドスタック機構から取り出されて、メモリ
アクセス制御部で実行、終了した時に、該メモリアクセ
ス制御部から送出されてくるコマンド終了信号によって
リセットされるメモリアクセス抑止ラッチを設けて、１
つのプロセッサーがロック命令を実行した時、該ロック
命令が指定するメモリアドレスに対する他のプロセッサ
ーからのメモリアクセスコマンドは、上記ロックアドレ
ス監視機構によって検出され、上記ロックコマンドスタ
ック機構にスタックされると共に、該スタックされたこ
とを示す信号によって、上記他のプロセッサー内の上記
メモリアクセス抑止ランチがオンにセントされ、上記１
つのプロセンサーにおいて、該ロック命令の処理が終了
して、該スタックされたメモリアクセスコマンドが、上
記ロックコマンドスタック機構から取り出されて、実行
され、その終了信号によって、上記メモリアクセス抑止
ランチがリセットされる迄、該他のプロセッサーからの
メモリアクセスコマンドの送出が抑止されるように制御
されることを特徴とするメモリアクセスロック方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22943483A JPS60120462A (ja) | 1983-12-05 | 1983-12-05 | メモリアクセスロック方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22943483A JPS60120462A (ja) | 1983-12-05 | 1983-12-05 | メモリアクセスロック方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60120462A true JPS60120462A (ja) | 1985-06-27 |
Family
ID=16892163
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22943483A Pending JPS60120462A (ja) | 1983-12-05 | 1983-12-05 | メモリアクセスロック方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60120462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232747A (ja) * | 1989-02-03 | 1990-09-14 | Digital Equip Corp <Dec> | マルチプロセッサ・システムにおけるメモリ・アクセス動作の同期化・処理 |
-
1983
- 1983-12-05 JP JP22943483A patent/JPS60120462A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02232747A (ja) * | 1989-02-03 | 1990-09-14 | Digital Equip Corp <Dec> | マルチプロセッサ・システムにおけるメモリ・アクセス動作の同期化・処理 |
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