JPH0679306B2 - マルチプロセツサの制御方法 - Google Patents
マルチプロセツサの制御方法Info
- Publication number
- JPH0679306B2 JPH0679306B2 JP58095795A JP9579583A JPH0679306B2 JP H0679306 B2 JPH0679306 B2 JP H0679306B2 JP 58095795 A JP58095795 A JP 58095795A JP 9579583 A JP9579583 A JP 9579583A JP H0679306 B2 JPH0679306 B2 JP H0679306B2
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- JP
- Japan
- Prior art keywords
- lock
- processor
- cpu
- byte
- storage device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Multi Processors (AREA)
Description
【発明の詳細な説明】 〔発明の技術分野〕 本発明は、２台のプロセッサ共有記憶装置に結合された
マルチプロセッサの制御方法の改良に関する。
マルチプロセッサの制御方法の改良に関する。
複数のプログラマブルコントローラ（以下プロセッサと
呼ぶ）が共有の記憶装置で結合されたマルチプロセツサ
システムの一例を第１図に示す。
呼ぶ）が共有の記憶装置で結合されたマルチプロセツサ
システムの一例を第１図に示す。
第１図は２組のプロセツサPSC−A,PSC−Ｂを結合したも
ので、中央演算処理装置CPU−A,CPU−Ｂはそれぞれシス
テムバスBUS−A,BUS−Ｂを介してそれぞれのプログラム
記憶装置PM−A,PM−Ｂ、データ記憶装置DM−A,DM−Ｂお
よび入出力装置I/O−A,I/O−Ｂに結合され、さらに共用
記憶装置制御回路CMCCを介して共有記憶装置CMに結合さ
れている。
ので、中央演算処理装置CPU−A,CPU−Ｂはそれぞれシス
テムバスBUS−A,BUS−Ｂを介してそれぞれのプログラム
記憶装置PM−A,PM−Ｂ、データ記憶装置DM−A,DM−Ｂお
よび入出力装置I/O−A,I/O−Ｂに結合され、さらに共用
記憶装置制御回路CMCCを介して共有記憶装置CMに結合さ
れている。
またCPU−A,CPU−Ｂからそれぞれロツク信号LOCKA,LOCK
Bが上記CMCCに入力されている。
Bが上記CMCCに入力されている。
上記第１図の構成において、CPU−A,CPU−Ｂと共通記憶
装置CMとの間のデータの読出しおよび書込みの処理は直
列に行なわれる。
装置CMとの間のデータの読出しおよび書込みの処理は直
列に行なわれる。
従つてCPU−Ａの一連のアクセスが終了しないうちに、C
PU−Ｂのアクセスが開始されると、例えば第２図に示す
ように、CPU−Ａの演算結果がCMに書込まれる時点t13よ
り前の時点t12でCPU−ＢがCMのデータを読出し、従つて
CPU−Ａの演算結果がCPU−Ｂの演算において無視される
という不都合を生ずる。
PU−Ｂのアクセスが開始されると、例えば第２図に示す
ように、CPU−Ａの演算結果がCMに書込まれる時点t13よ
り前の時点t12でCPU−ＢがCMのデータを読出し、従つて
CPU−Ａの演算結果がCPU−Ｂの演算において無視される
という不都合を生ずる。
上記の不都合を防止するために、従来からTS（TEST AND
SET）命令が用いられている。
SET）命令が用いられている。
すなわちCM内に１つのPCUがCMをアクセス中であるとい
うフラグとしてロツクバイトを用意し、ロツクバイトが
１であれば他のCPUからのCMのアクセスを禁止し、ロツ
クバイトが０であればこれを許可するもので、第３図に
示すように（１）ロツク信号をセツトし、（２）ロツク
バイトを読出す、（３）ロツクバイトに１を書込む、
（４）ロツク信号をリセツト、の４つのステツプから構
成されている。
うフラグとしてロツクバイトを用意し、ロツクバイトが
１であれば他のCPUからのCMのアクセスを禁止し、ロツ
クバイトが０であればこれを許可するもので、第３図に
示すように（１）ロツク信号をセツトし、（２）ロツク
バイトを読出す、（３）ロツクバイトに１を書込む、
（４）ロツク信号をリセツト、の４つのステツプから構
成されている。
第１図においてLOCKA,LOCKBがロツク信号であり、TS命
令を用いることによつて第４図に示すようなロツク動作
が行なわれる。
令を用いることによつて第４図に示すようなロツク動作
が行なわれる。
第４図において、CMのロツクバイトが０のとき、時点t
41でCPU−ＡがTS命令を実行すると、TS命令のステツプ
（２）で読出したロツクバイトは０となり、これによつ
てPCU−ＡはCMのアクセスを許可され、データを読出し
て演算を行ない、時点t44で演算結果をCMに書込む。
41でCPU−ＡがTS命令を実行すると、TS命令のステツプ
（２）で読出したロツクバイトは０となり、これによつ
てPCU−ＡはCMのアクセスを許可され、データを読出し
て演算を行ない、時点t44で演算結果をCMに書込む。
一方、上記TS命令のステツプ（２）の直後にステツプ
（３）としてロツクバイトは強制的に１に書きかえら
れ、従つて時点t41以降はCMのロツクバイトは１になつ
ている。
（３）としてロツクバイトは強制的に１に書きかえら
れ、従つて時点t41以降はCMのロツクバイトは１になつ
ている。
このためCPU−Ｂが例えば時点t43でTS命令を実行して
も、読出したロツクバイト＝１であり、従つてCMのアク
セスは禁止され、CPU−Ｂはウエイトの状態となる。
も、読出したロツクバイト＝１であり、従つてCMのアク
セスは禁止され、CPU−Ｂはウエイトの状態となる。
CPU−Ａは演算結果の書込みが終ると時点t45でロツクバ
イトに０を書込む。
イトに０を書込む。
これによつてCMのロツクバイト＝０となるので、この状
態で例えばCPU−Ｂが時点t46でTS命令を実行とすると読
出されたロツクバイト＝０となり、CPU−ＢはCMのアク
セスが許可されて演算を開始する。
態で例えばCPU−Ｂが時点t46でTS命令を実行とすると読
出されたロツクバイト＝０となり、CPU−ＢはCMのアク
セスが許可されて演算を開始する。
以上の動作によつて、CPU−Ａと、CPU−Ｂは互に競合し
てCMをアクセスすることがないので、第２図のような不
都合は生じない。
てCMをアクセスすることがないので、第２図のような不
都合は生じない。
しかしながら最近は１チツプマイクロプロセツサなどフ
アームウエアにTS命令をもたないプロセツサをマルチプ
ロセツサに用いることが行なわれており、TS命令を用い
ないロツク動作が要求されて来ている。
アームウエアにTS命令をもたないプロセツサをマルチプ
ロセツサに用いることが行なわれており、TS命令を用い
ないロツク動作が要求されて来ている。
本発明は、TS命令またはこれに相当する命令をもたない
プロセツサに簡単なハードウエアを追加することによつ
てTS命令と同様なロツク機能をもたせるマルチプロセツ
サの制御方法を提供することを目的としている。
プロセツサに簡単なハードウエアを追加することによつ
てTS命令と同様なロツク機能をもたせるマルチプロセツ
サの制御方法を提供することを目的としている。
本発明のマルチプロセッサの制御方法は、２台のプロセ
ッサ（Ａ），（Ｂ）が共有記憶装置（CM）に結合された
マルチプロセッサシステムにおいて、前記共有記憶装置
（CM）にそれぞれのプロセッサ（Ａ），（Ｂ）に対応す
る２組のロックバイト（Ａ），（Ｂ）を設けると共に片
方のプロセッサ（Ｂ）にロック信号発生用のフリップフ
ロップ（F/F−Ｂ）を設け、一方のプロセッサ（Ａ）は
無条件に当該プロセッサ（Ａ）に対応するロックバイト
（Ａ）に１を書込み、他方のプロセッサ（Ｂ）に対する
ロックバイト（Ｂ）を読出してその値が０ならば当該プ
ロセッサ（Ａ）による前記共有記憶装置（CM）への書込
みを行った後に当該プロセツサ（Ａ）に対応するロック
バイト（Ａ）に０を書込み、他方のプロセツサ（Ｂ）に
対するロックバイト（Ｂ）を読出してその値が１ならば
当該プロセッサ（Ａ）による前記共有記憶装置（CM）へ
の書込みは行わず当該プロセッサ（Ａ）に対応するロッ
クバイト（Ａ）に０を書込むようにし、一方他方のプロ
セッサ（Ｂ）は前記フリップフロップ（F/F−Ｂ）にて
ロック信号をセットし、当該プロセッサ（Ａ）に対する
ロックバイト（Ａ）を読出してその値が０なら他方のプ
ロセッサ（Ｂ）に対するロックバイト（Ｂ）に１を書込
み、他方のプロセッサ（Ｂ）にてロックしたことを表
し、その値が１なら当該プロセッサ（Ａ）にてロック中
のため何もせず前記フリップフロップ（F/F−Ｂ）をリ
セットすることによって、両方のプロセッサ（Ａ），
（Ｂ）が前記共有記憶装置（CM）を競合してアクセスし
ないように相互にロックするようにしたことを特徴とす
るものである。
ッサ（Ａ），（Ｂ）が共有記憶装置（CM）に結合された
マルチプロセッサシステムにおいて、前記共有記憶装置
（CM）にそれぞれのプロセッサ（Ａ），（Ｂ）に対応す
る２組のロックバイト（Ａ），（Ｂ）を設けると共に片
方のプロセッサ（Ｂ）にロック信号発生用のフリップフ
ロップ（F/F−Ｂ）を設け、一方のプロセッサ（Ａ）は
無条件に当該プロセッサ（Ａ）に対応するロックバイト
（Ａ）に１を書込み、他方のプロセッサ（Ｂ）に対する
ロックバイト（Ｂ）を読出してその値が０ならば当該プ
ロセッサ（Ａ）による前記共有記憶装置（CM）への書込
みを行った後に当該プロセツサ（Ａ）に対応するロック
バイト（Ａ）に０を書込み、他方のプロセツサ（Ｂ）に
対するロックバイト（Ｂ）を読出してその値が１ならば
当該プロセッサ（Ａ）による前記共有記憶装置（CM）へ
の書込みは行わず当該プロセッサ（Ａ）に対応するロッ
クバイト（Ａ）に０を書込むようにし、一方他方のプロ
セッサ（Ｂ）は前記フリップフロップ（F/F−Ｂ）にて
ロック信号をセットし、当該プロセッサ（Ａ）に対する
ロックバイト（Ａ）を読出してその値が０なら他方のプ
ロセッサ（Ｂ）に対するロックバイト（Ｂ）に１を書込
み、他方のプロセッサ（Ｂ）にてロックしたことを表
し、その値が１なら当該プロセッサ（Ａ）にてロック中
のため何もせず前記フリップフロップ（F/F−Ｂ）をリ
セットすることによって、両方のプロセッサ（Ａ），
（Ｂ）が前記共有記憶装置（CM）を競合してアクセスし
ないように相互にロックするようにしたことを特徴とす
るものである。
本発明の一実施例を第５図に示す。
第５図において、CPU−A,CPU−ＢはTS命令を持っておら
ず、片方のプロセッサCPU−Ｂのみに自由にセット、リ
セットできるロック信号LOCK Bが発生できるフリップフ
ロップF/F−Ｂが設けられており、他は第１図と同じで
ある。
ず、片方のプロセッサCPU−Ｂのみに自由にセット、リ
セットできるロック信号LOCK Bが発生できるフリップフ
ロップF/F−Ｂが設けられており、他は第１図と同じで
ある。
第５図において、CPU−ＡとCPU−Ｂの間でロック動作を
行わせるには、CMにロックバイトＡとロックバイトＢを
別々に設け、CPU−Ａ側は第６図に示すようなロック要
求シーケンスを、CPU−Ｂ側は第７図に示すようなF/Fロ
ック判定シーケンスを走らせればよい。
行わせるには、CMにロックバイトＡとロックバイトＢを
別々に設け、CPU−Ａ側は第６図に示すようなロック要
求シーケンスを、CPU−Ｂ側は第７図に示すようなF/Fロ
ック判定シーケンスを走らせればよい。
すなわちCPU−Ａは第６図に示すように、（１）無条件
にロツクバイトＡ（CPU−Ｂに対するロツクバイト）に
１を書込み、（２）ロツクバイトＢ（CPU−Ａに対する
ロツクバイト）を読出し、（３）ロツクバイトＢが０な
らCPU−Ａにてロツクしたことを表し、（４）その値が
１ならCPU−Ｂにてロツク中のためロツクバイトＡに０
を書込む。
にロツクバイトＡ（CPU−Ｂに対するロツクバイト）に
１を書込み、（２）ロツクバイトＢ（CPU−Ａに対する
ロツクバイト）を読出し、（３）ロツクバイトＢが０な
らCPU−Ａにてロツクしたことを表し、（４）その値が
１ならCPU−Ｂにてロツク中のためロツクバイトＡに０
を書込む。
一方CPU−Ｂは第７図に示すように、（１）F/F−Ｂをセ
ツト（ロツク信号LOCKBをセツト）し、（２）ロツクバ
イトＡの読出し、（３）その値が０ならロツクバイトＢ
に１を書込みCPU−Ｂにてロツクしたことを表し、
（４）その値が１ならCPU−Ａにてロツク中のため何も
せず、（５）その値に関係なくF/F−Ｂをリセツト（ロ
ツク信号LOCKBをリセツト）する。
ツト（ロツク信号LOCKBをセツト）し、（２）ロツクバ
イトＡの読出し、（３）その値が０ならロツクバイトＢ
に１を書込みCPU−Ｂにてロツクしたことを表し、
（４）その値が１ならCPU−Ａにてロツク中のため何も
せず、（５）その値に関係なくF/F−Ｂをリセツト（ロ
ツク信号LOCKBをリセツト）する。
なお、この場合は、第３図の場合と異なり、CPU−Ａが
ロツクバイトをアクセスしている途中にいつでもCPU−
Ｂによりロツクバイトをアクセスできるが、この点はソ
フトウエアで補つており、全く問題なく処理することが
できる。
ロツクバイトをアクセスしている途中にいつでもCPU−
Ｂによりロツクバイトをアクセスできるが、この点はソ
フトウエアで補つており、全く問題なく処理することが
できる。
〔発明の効果〕 以上説明したように、本発明によれば、TS命令またはこ
れに相当する命令を持たない２台のプロセッサを共有の
記憶装置に結合したマルチプロセッサシステムに対し
て、１個のフリップフロップと追加とソフトウエアの変
更とによって共有の記憶装置を同時にアクセスしないよ
うに相互にロックすることができ、しかも構造が簡単で
あるにもかかわらずロック信号発生用のフリップフロッ
プを２個用いた場合と同等の作用を有するので、極めて
実用的で有用なマルチプロセッサの制御方法を提供する
ことができる。
れに相当する命令を持たない２台のプロセッサを共有の
記憶装置に結合したマルチプロセッサシステムに対し
て、１個のフリップフロップと追加とソフトウエアの変
更とによって共有の記憶装置を同時にアクセスしないよ
うに相互にロックすることができ、しかも構造が簡単で
あるにもかかわらずロック信号発生用のフリップフロッ
プを２個用いた場合と同等の作用を有するので、極めて
実用的で有用なマルチプロセッサの制御方法を提供する
ことができる。
第１図は従来のマルチプロセツサシステムの一例を示す
系統図、第２図はロツク動作の必要性を説明するための
時系列フローチヤート、第３図は第１図で用いられるTS
命令のフローチヤート、第４図はTS命令を含むマルチプ
ロセツサの動作を示す時系列フローチヤート、第５図は
本発明の一実施例を示す系統図、第６図は第５図におけ
るCPU−Ａ用のロック要求シーケンスを示すフローチャ
ート、第７図は第５図におけるCPU−ＢのF/Fロック判定
シーケンスを示すフローチャートである。 PSC−A,PSC−Ｂ……プロセツサ CPU−A,CPU−Ｂ……中央演算処理装置 PM−A,PM−Ｂ……プログラム記憶装置 DM−A,DM−Ｂ……データ記憶装置 I/O−A,I/O−Ｂ……入出力装置 BUS−A,BUS−Ｂ……システムバス CM……共有記憶装置 CMCC……CM制御回路 F/F−Ｂ……フリツプフロツプ
系統図、第２図はロツク動作の必要性を説明するための
時系列フローチヤート、第３図は第１図で用いられるTS
命令のフローチヤート、第４図はTS命令を含むマルチプ
ロセツサの動作を示す時系列フローチヤート、第５図は
本発明の一実施例を示す系統図、第６図は第５図におけ
るCPU−Ａ用のロック要求シーケンスを示すフローチャ
ート、第７図は第５図におけるCPU−ＢのF/Fロック判定
シーケンスを示すフローチャートである。 PSC−A,PSC−Ｂ……プロセツサ CPU−A,CPU−Ｂ……中央演算処理装置 PM−A,PM−Ｂ……プログラム記憶装置 DM−A,DM−Ｂ……データ記憶装置 I/O−A,I/O−Ｂ……入出力装置 BUS−A,BUS−Ｂ……システムバス CM……共有記憶装置 CMCC……CM制御回路 F/F−Ｂ……フリツプフロツプ
Claims (1)
- 【請求項１】２台のプロセッサ（Ａ），（Ｂ）が共有記
憶装置（CM）に結合されたマルチプロセッサシステムに
おいて、前記共有記憶装置（CM）にそれぞれのプロセッ
サ（Ａ），（Ｂ）に対応する２組のロックバイト
（Ａ），（Ｂ）を設けると共に片方のプロセッサ（Ｂ）
にロック信号発生用のフリップフロップ（F/F−Ｂ）を
設け、一方のプロセッサ（Ａ）は無条件に当該プロセッ
サ（Ａ）に対応するロックバイト（Ａ）に１を書込み、
他方のプロセッサ（Ｂ）に対するロックバイト（Ｂ）を
読出してその値が０ならば当該プロセッサ（Ａ）による
前記共有記憶装置（CM）への書込みを行った後に当該プ
ロセツサ（Ａ）に対応するロックバイト（Ａ）に０を書
込み、他方のプロセツサ（Ｂ）に対するロックバイト
（Ｂ）を読出してその値が１ならば当該プロセッサ
（Ａ）による前記共有記憶装置（CM）への書込みは行わ
ず当該プロセッサ（Ａ）に対応するロックバイト（Ａ）
に０を書込むようにし、一方、他方のプロセッサ（Ｂ）
は前記フリップフロップ（F/F−Ｂ）にてロック信号を
セットし、当該プロセッサ（Ａ）に対するロックバイト
（Ａ）を読出してその値が０なら他方のプロセッサ
（Ｂ）に対するロックバイト（Ｂ）に１を書込み、他方
のプロセッサ（Ｂ）にてロックしたことを表し、その値
が１なら当該プロセッサ（Ａ）にてロック中のため何も
せず前記フリップフロップ（F/F−Ｂ）をリセットする
ことによって、両方のプロセッサ（Ａ），（Ｂ）が前記
共有記憶装置（CM）を競合してアクセスしないように相
互にロックするようにしたことを特徴とするマルチプロ
セッサの制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095795A JPH0679306B2 (ja) | 1983-06-01 | 1983-06-01 | マルチプロセツサの制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58095795A JPH0679306B2 (ja) | 1983-06-01 | 1983-06-01 | マルチプロセツサの制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59223873A JPS59223873A (ja) | 1984-12-15 |
| JPH0679306B2 true JPH0679306B2 (ja) | 1994-10-05 |
Family
ID=14147376
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58095795A Expired - Lifetime JPH0679306B2 (ja) | 1983-06-01 | 1983-06-01 | マルチプロセツサの制御方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0679306B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6320653A (ja) * | 1986-07-15 | 1988-01-28 | Sekisui Chem Co Ltd | マルチプロセツサシステムのメモリアクセス方法 |
| JPH06314232A (ja) * | 1993-05-06 | 1994-11-08 | Mitsubishi Electric Corp | メモリ切替制御回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS51131232A (en) * | 1975-05-12 | 1976-11-15 | Toshiba Corp | Computer composit system |
-
1983
- 1983-06-01 JP JP58095795A patent/JPH0679306B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59223873A (ja) | 1984-12-15 |
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