JP2000003302A - 共有メモリ排他アクセス制御方法 - Google Patents
共有メモリ排他アクセス制御方法Info
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- JP2000003302A JP2000003302A JP10166606A JP16660698A JP2000003302A JP 2000003302 A JP2000003302 A JP 2000003302A JP 10166606 A JP10166606 A JP 10166606A JP 16660698 A JP16660698 A JP 16660698A JP 2000003302 A JP2000003302 A JP 2000003302A
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Abstract
(57)【要約】
【課題】複数のプロセッサが複数のインターフェースに
より共有メモリに接続している場合も排他アクセスを可
能にし、プロセッサに対してリードモディファイライト
処理時間を低減する。 【解決手段】共有メモリコントローラに排他制御用のレ
ジスタを設け、共有メモリアクセスインターフェースコ
ントローラにおけるリードモディファイライト処理で、
プロセッサ側のアクセスと共有メモリインターフェース
側のアクセス処理をできるだけ平列に行うように処理す
る。
より共有メモリに接続している場合も排他アクセスを可
能にし、プロセッサに対してリードモディファイライト
処理時間を低減する。 【解決手段】共有メモリコントローラに排他制御用のレ
ジスタを設け、共有メモリアクセスインターフェースコ
ントローラにおけるリードモディファイライト処理で、
プロセッサ側のアクセスと共有メモリインターフェース
側のアクセス処理をできるだけ平列に行うように処理す
る。
Description
【０００１】
【発明の属する技術分野】本発明は、共有メモリ型マル
チプロセッサシステムを用いるディスク制御システムに
おいて、各プロセッサ間の共有メモリへの排他アクセス
を行う場合に用いる方法とその方法を用いる装置に関す
る。
チプロセッサシステムを用いるディスク制御システムに
おいて、各プロセッサ間の共有メモリへの排他アクセス
を行う場合に用いる方法とその方法を用いる装置に関す
る。
【０００２】
【従来の技術】共有メモリ型マルチプロセッサシステム
を用いるディスク装置において、複数のプロセッサをバ
ス接続したシステムでは、あるプロセッサが共有メモリ
上のデータを読み出した後、そのデータを更新する前
に、他のプロセッサがその共有メモリ上のデータを書き
換えてしまうと、両プロセッサ間で共有して行っていた
処理に矛盾が生じる。
を用いるディスク装置において、複数のプロセッサをバ
ス接続したシステムでは、あるプロセッサが共有メモリ
上のデータを読み出した後、そのデータを更新する前
に、他のプロセッサがその共有メモリ上のデータを書き
換えてしまうと、両プロセッサ間で共有して行っていた
処理に矛盾が生じる。
【０００３】従来ではこれを防止するために、ソフト的
には各共有データに対してそのデータにアクセスするア
クセス権を管理するためのロック情報を用い、またハー
ド的にはリードモディファイライト方式を用いてそのロ
ック情報をアクセスする。
には各共有データに対してそのデータにアクセスするア
クセス権を管理するためのロック情報を用い、またハー
ド的にはリードモディファイライト方式を用いてそのロ
ック情報をアクセスする。
【０００４】具体的には、先ず共有メモリ上のあるデー
タをアクセスする場合には、各プロセッサがこのデータ
が使用中（ロック中）であるか否かのロック情報をデー
タとして共有メモリに設ける。プロセッサはそのロック
情報データを読み出した後、バスをそのまま占有してロ
ック状態データをロック中に書き換えてしまう。このよ
うに、ロック情報データをバスを解放せずに連続使用し
て、書き換えるリードモディファイライト方式を用いて
排他アクセスを行っていた。
タをアクセスする場合には、各プロセッサがこのデータ
が使用中（ロック中）であるか否かのロック情報をデー
タとして共有メモリに設ける。プロセッサはそのロック
情報データを読み出した後、バスをそのまま占有してロ
ック状態データをロック中に書き換えてしまう。このよ
うに、ロック情報データをバスを解放せずに連続使用し
て、書き換えるリードモディファイライト方式を用いて
排他アクセスを行っていた。
【０００５】このようなリードモディファイライト方式
では、共有メモリに対してすべてのプロセッサが共通の
アクセスバスを用いてアクセスすることを利用してハー
ド的に各プロセッサのアクセスを排他制御している。し
かし、共有メモリへのアクセスバスが複数になった時、
上記の方法では排他制御することはできない。
では、共有メモリに対してすべてのプロセッサが共通の
アクセスバスを用いてアクセスすることを利用してハー
ド的に各プロセッサのアクセスを排他制御している。し
かし、共有メモリへのアクセスバスが複数になった時、
上記の方法では排他制御することはできない。
【０００６】
【発明が解決しようとする課題】本発明の目的は、複数
のアクセスバスを持つ場合にも排他制御を可能にし、ま
た、プロセッサがリードモディファイライト方式に適し
た命令コードを持たない場合にも、少ないアクセス時間
でリードモディファイライトアクセスを完了する方法と
装置を提供することにある。
のアクセスバスを持つ場合にも排他制御を可能にし、ま
た、プロセッサがリードモディファイライト方式に適し
た命令コードを持たない場合にも、少ないアクセス時間
でリードモディファイライトアクセスを完了する方法と
装置を提供することにある。
【０００７】
【課題を解決するための手段】上記目的を達成するた
め、本発明の制御方式は、複数のプロセッサとその各プ
ロセッサの共有メモリへのアクセスを制御する共有メモ
リアクセスインターフェースコントローラ、上記インタ
ーフェースコントローラと共有メモリを接続する複数の
インターフェースと、複数のインターフェースの制御と
共有メモリアクセスを制御する共有メモリコントローラ
を有するディスク制御装置において、共有メモリコント
ローラにリードモディファイライトアクセス中のアドレ
スを登録するレジスタを有し、同アドレス情報を元に各
インターフェースからのアクセス要求アドレスを比較し
て同アドレスと一致する場合には、同アクセスを禁止す
る。
め、本発明の制御方式は、複数のプロセッサとその各プ
ロセッサの共有メモリへのアクセスを制御する共有メモ
リアクセスインターフェースコントローラ、上記インタ
ーフェースコントローラと共有メモリを接続する複数の
インターフェースと、複数のインターフェースの制御と
共有メモリアクセスを制御する共有メモリコントローラ
を有するディスク制御装置において、共有メモリコント
ローラにリードモディファイライトアクセス中のアドレ
スを登録するレジスタを有し、同アドレス情報を元に各
インターフェースからのアクセス要求アドレスを比較し
て同アドレスと一致する場合には、同アクセスを禁止す
る。
【０００８】また、共有メモリアクセスインターフェー
スコントローラには、リードモディファイライトアクセ
ス先アドレスを設定するレジスタ、リードしたデータの
変更内容を設定するレジスタ、変更後のデータを格納し
ておくレジスタ、変更前のデータを格納しておくレジス
タを有し、設定されたアドレスに対するリードアクセス
を行い、リードデータを変更内容設定レジスタに従って
変更し、変更したデータを再び共有メモリにライトする
制御を行う。
スコントローラには、リードモディファイライトアクセ
ス先アドレスを設定するレジスタ、リードしたデータの
変更内容を設定するレジスタ、変更後のデータを格納し
ておくレジスタ、変更前のデータを格納しておくレジス
タを有し、設定されたアドレスに対するリードアクセス
を行い、リードデータを変更内容設定レジスタに従って
変更し、変更したデータを再び共有メモリにライトする
制御を行う。
【０００９】また、リードした変更前データとライトし
た変更後データをそれぞれ格納し、プロセッサが上記レ
ジスタをリードすることができるようにしておく。この
時、プロセッサによる各レジスタへのアクセスと、共有
メモリへのリードモディファイライトアクセスの実行の
タイミングを、プロセッサにおける、ロック情報の取得
およびロック情報の設定，解除に要する総合的な時間を
適当に制御する。
た変更後データをそれぞれ格納し、プロセッサが上記レ
ジスタをリードすることができるようにしておく。この
時、プロセッサによる各レジスタへのアクセスと、共有
メモリへのリードモディファイライトアクセスの実行の
タイミングを、プロセッサにおける、ロック情報の取得
およびロック情報の設定，解除に要する総合的な時間を
適当に制御する。
【００１０】
【発明の実施の形態】本発明の提供する共有メモリ排他
アクセス方法と装置について、以下に図面を示し実施例
を参照して詳細に説明する。
アクセス方法と装置について、以下に図面を示し実施例
を参照して詳細に説明する。
【００１１】図１は本発明の対象となるシステム構成の
概略である。このシステムは複数のプロセッサ１０１、
とそのプロセッサの共有メモリアクセスを制御する共有
メモリアクセスインターフェースコントローラ１０２，
複数の共有メモリアクセスインターフェース１０３，共
有メモリコントローラ１０４，共有メモリ１０６から成
る。そして、共有メモリコントローラ１０４内にあるリ
ードモディファイライトアクセスアドレス格納レジスタ
１０５を用いて各インターフェースからのアクセス先ア
ドレスを比較して排他制御を行う。
概略である。このシステムは複数のプロセッサ１０１、
とそのプロセッサの共有メモリアクセスを制御する共有
メモリアクセスインターフェースコントローラ１０２，
複数の共有メモリアクセスインターフェース１０３，共
有メモリコントローラ１０４，共有メモリ１０６から成
る。そして、共有メモリコントローラ１０４内にあるリ
ードモディファイライトアクセスアドレス格納レジスタ
１０５を用いて各インターフェースからのアクセス先ア
ドレスを比較して排他制御を行う。
【００１２】図２は従来の複数のプロセッサがすべて共
通のアクセスインターフェースを介して共有メモリにア
クセスするシステムの構成である。複数のプロセッサ２
０１と共有メモリインターフェースコントローラ２０２
は共通のインターフェース２０３により、共有メモリア
クセスコントローラ２０４に接続して、共有メモリ２０
５にアクセスする。このインターフェース２０３の使用
権を占有すれば、あるプロセッサが排他的に共有メモリ
にアクセスすることが可能である。
通のアクセスインターフェースを介して共有メモリにア
クセスするシステムの構成である。複数のプロセッサ２
０１と共有メモリインターフェースコントローラ２０２
は共通のインターフェース２０３により、共有メモリア
クセスコントローラ２０４に接続して、共有メモリ２０
５にアクセスする。このインターフェース２０３の使用
権を占有すれば、あるプロセッサが排他的に共有メモリ
にアクセスすることが可能である。
【００１３】図３は本発明でのリードモディファイライ
トアクセスを制御する共有メモリアクセスインターフェ
ースコントローラ１０２内のリードモディファイライト
に必要なレジスタ群３０２の説明である。アクセス先ア
ドレスレジスタ３０３，変更内容設定レジスタ３０４，
変更前データレジスタ３０５，変更後データ格納レジス
タ３０６を有する。
トアクセスを制御する共有メモリアクセスインターフェ
ースコントローラ１０２内のリードモディファイライト
に必要なレジスタ群３０２の説明である。アクセス先ア
ドレスレジスタ３０３，変更内容設定レジスタ３０４，
変更前データレジスタ３０５，変更後データ格納レジス
タ３０６を有する。
【００１４】このレジスタ群３０２中で変更内容設定レ
ジスタ３０４はシステムの利用するロック情報データの
フォーマットにより、複数必要になることもある。
ジスタ３０４はシステムの利用するロック情報データの
フォーマットにより、複数必要になることもある。
【００１５】図４は共有メモリコントローラ内での排他
制御のフローチャートである。各インターフェースから
のアクセスを待つステップ４０１、到着したアクセスの
アクセス先アドレスはリードモディファイライトアクセ
スアドレス格納レジスタ内のアドレスと同じかどうか判
定するステップ４０２、一致する場合、そのアクセスは
リードモディファイライトアクセス終了待ち処理４０３
へ、一致しない場合、そのアクセスはリードモディファ
イライトアクセスか判定するステップ４０４、リードモ
ディファイライトの場合、そのアクセス先アドレスをリ
ードモディファイライトアクセスアドレス格納レジスタ
にアドレスを格納する処理４０５へ、異なる場合は当該
アクセスの処理４０６を行う。
制御のフローチャートである。各インターフェースから
のアクセスを待つステップ４０１、到着したアクセスの
アクセス先アドレスはリードモディファイライトアクセ
スアドレス格納レジスタ内のアドレスと同じかどうか判
定するステップ４０２、一致する場合、そのアクセスは
リードモディファイライトアクセス終了待ち処理４０３
へ、一致しない場合、そのアクセスはリードモディファ
イライトアクセスか判定するステップ４０４、リードモ
ディファイライトの場合、そのアクセス先アドレスをリ
ードモディファイライトアクセスアドレス格納レジスタ
にアドレスを格納する処理４０５へ、異なる場合は当該
アクセスの処理４０６を行う。
【００１６】図５は共有メモリアクセスインターフェー
スコントローラ内でのリードモディファイライトアクセ
ス制御のフローチャートである。
スコントローラ内でのリードモディファイライトアクセ
ス制御のフローチャートである。
【００１７】プロセッサによるリードモディファイライ
トアクセス先アドレスレジスタへのアドレス情報ライト
（ステップ５０１）、続いて、変更内容設定レジスタへ
の変更内容情報のライト（ステップ５０２）、続いて、
変更後データ格納レジスタのリード要求（ステップ５０
３）。また、ステップ５０３においては、ステップ５０
１をきっかけにして、平行して行われる共有メモリに対
するリードアクセスを開始する（ステップ５１１）。続
いて、変更内容設定レジスタの内容に従い内容を変更す
る（ステップ５１２）。変更後データを共有メモリへラ
イトする（ステップ５１３）。上記ライト処理の完了を
確認する（ステップ５０４）。完了を確認した後にステ
ップ５０３のリード要求に対する変更後データを返送す
る（ステップ５０５）。
トアクセス先アドレスレジスタへのアドレス情報ライト
（ステップ５０１）、続いて、変更内容設定レジスタへ
の変更内容情報のライト（ステップ５０２）、続いて、
変更後データ格納レジスタのリード要求（ステップ５０
３）。また、ステップ５０３においては、ステップ５０
１をきっかけにして、平行して行われる共有メモリに対
するリードアクセスを開始する（ステップ５１１）。続
いて、変更内容設定レジスタの内容に従い内容を変更す
る（ステップ５１２）。変更後データを共有メモリへラ
イトする（ステップ５１３）。上記ライト処理の完了を
確認する（ステップ５０４）。完了を確認した後にステ
ップ５０３のリード要求に対する変更後データを返送す
る（ステップ５０５）。
【００１８】ただし、この制御では、プロセッサはアド
レスのライトと変更内容設定は必ず連続して行うこと。
先に内容変更設定を行って置く方法もあるが、共有メモ
リアクセスとプロセッサのレジスタアクセスを平行して
行うメリットがなくなる。また、変更内容設定が遅れる
と、前回の設定を使用して変更データを作成する。
レスのライトと変更内容設定は必ず連続して行うこと。
先に内容変更設定を行って置く方法もあるが、共有メモ
リアクセスとプロセッサのレジスタアクセスを平行して
行うメリットがなくなる。また、変更内容設定が遅れる
と、前回の設定を使用して変更データを作成する。
【００１９】図６は図５で説明したレジスタアクセスと
共有メモリアクセスを平行して行う場合と反対に、各レ
ジスタ設定を確実に行ってからリードモディファイライ
トを実行する場合のフローチャートを示す。
共有メモリアクセスを平行して行う場合と反対に、各レ
ジスタ設定を確実に行ってからリードモディファイライ
トを実行する場合のフローチャートを示す。
【００２０】プロセッサによるリードモディファイライ
トアクセス先アドレスレジスタへのライト（ステップ６
０１）、変更内容設定レジスタへのライト(ステップ６
０２)、変更後データ格納レジスタのリード（ステップ
６０３）、共有メモリに対してリードアクセスを開始
（ステップ６０４）、変更内容設定レジスタの内容に従
い内容を変更する（ステップ６０５）、変更後データを
共有メモリへライトする（ステップ６０６）、ライト処
理の完了を確認する（ステップ６０７）。確認した後に
ステップ６０３のリード要求に対する変更後データを返
送する（ステップ６０８）。ただし、この制御では、共
有メモリアクセスとプロセッサのレジスタアクセスを平
行して行うメリットがなくなる。しかし、確実にプロセ
ッサの設定に従ってアクセスすることになる。
トアクセス先アドレスレジスタへのライト（ステップ６
０１）、変更内容設定レジスタへのライト(ステップ６
０２)、変更後データ格納レジスタのリード（ステップ
６０３）、共有メモリに対してリードアクセスを開始
（ステップ６０４）、変更内容設定レジスタの内容に従
い内容を変更する（ステップ６０５）、変更後データを
共有メモリへライトする（ステップ６０６）、ライト処
理の完了を確認する（ステップ６０７）。確認した後に
ステップ６０３のリード要求に対する変更後データを返
送する（ステップ６０８）。ただし、この制御では、共
有メモリアクセスとプロセッサのレジスタアクセスを平
行して行うメリットがなくなる。しかし、確実にプロセ
ッサの設定に従ってアクセスすることになる。
【００２１】また、リードモディファイライト時に共有
メモリアクセスインターフェースをリードアクセスから
ライトアクセスまで占有し続ける方式とそれぞれのアク
セスごとに占有する方式のどちらも可能である。図７は
インターフェースを占有し続ける場合の制御のデータの
流れを示す図である。
メモリアクセスインターフェースをリードアクセスから
ライトアクセスまで占有し続ける方式とそれぞれのアク
セスごとに占有する方式のどちらも可能である。図７は
インターフェースを占有し続ける場合の制御のデータの
流れを示す図である。
【００２２】プロセッサ７０１よりのアドレスＡへのリ
ードモディファイライトアクセス、プロセッサ７０２か
らのアドレスＢへのリードアクセス、プロセッサ７０３
よりのアドレスＡへのリード処理がある場合、プロセッ
サ７０１の最初のリードアクセスにより共有メモリコン
トローラ１０４内のアドレスＡがリードモディファイラ
イトアドレス格納レジスタ１０５に格納される（制御７
０４）。プロセッサ７０２のアドレスＢへのアクセス要
求は、共有メモリアクセスインターフェース１０３ａが
プロセッサ７０１のアクセスで占有されているため、排
他される（制御７０５）。プロセッサ７０３のアドレス
Ａへのリードアクセスは、共有メモリコントローラにお
いて、リードモディファイライトアドレス格納レジスタ
１０５の値と比較され、一致するため排他される（制御
７０６）。
ードモディファイライトアクセス、プロセッサ７０２か
らのアドレスＢへのリードアクセス、プロセッサ７０３
よりのアドレスＡへのリード処理がある場合、プロセッ
サ７０１の最初のリードアクセスにより共有メモリコン
トローラ１０４内のアドレスＡがリードモディファイラ
イトアドレス格納レジスタ１０５に格納される（制御７
０４）。プロセッサ７０２のアドレスＢへのアクセス要
求は、共有メモリアクセスインターフェース１０３ａが
プロセッサ７０１のアクセスで占有されているため、排
他される（制御７０５）。プロセッサ７０３のアドレス
Ａへのリードアクセスは、共有メモリコントローラにお
いて、リードモディファイライトアドレス格納レジスタ
１０５の値と比較され、一致するため排他される（制御
７０６）。
【００２３】図８はリード／ライトそれぞれのアクセス
ごとに占有する方式の場合の制御のデータの流れを示す
図である。
ごとに占有する方式の場合の制御のデータの流れを示す
図である。
【００２４】プロセッサ８０１よりのアドレスＡへのリ
ードモディファイライトアクセス、プロセッサ８０２か
らのアドレスＢへのリードアクセス、プロセッサ８０３
よりのアドレスＡへのリード処理がある場合、プロセッ
サ８０１の最初のリードアクセスにより共有メモリコン
トローラ１０４内のリードモディファイライトアドレス
格納レジスタ１０５にアドレスＡと共にプロセッサ８０
１のＩＤ番号が格納され、上記リードアクセス終了と共
にインターフェース１０３ａを解放する（制御８０
４）。プロセッサ８０２のアドレスＢへのアクセス要求
は、共有メモリアクセスインターフェース１０３ａが解
放されているので、これを占有し共有メモリコントロー
ラにアクセスが到着して、プロセッサＩＤ番号とアクセ
ス先アドレスがリードモディファイライトアドレス格納
レジスタの値と比較され、不一致なので、当該リード要
求が処理され、リードアクセスの完了と共にインターフ
ェース１０３ａを解放する（制御８０５）。
ードモディファイライトアクセス、プロセッサ８０２か
らのアドレスＢへのリードアクセス、プロセッサ８０３
よりのアドレスＡへのリード処理がある場合、プロセッ
サ８０１の最初のリードアクセスにより共有メモリコン
トローラ１０４内のリードモディファイライトアドレス
格納レジスタ１０５にアドレスＡと共にプロセッサ８０
１のＩＤ番号が格納され、上記リードアクセス終了と共
にインターフェース１０３ａを解放する（制御８０
４）。プロセッサ８０２のアドレスＢへのアクセス要求
は、共有メモリアクセスインターフェース１０３ａが解
放されているので、これを占有し共有メモリコントロー
ラにアクセスが到着して、プロセッサＩＤ番号とアクセ
ス先アドレスがリードモディファイライトアドレス格納
レジスタの値と比較され、不一致なので、当該リード要
求が処理され、リードアクセスの完了と共にインターフ
ェース１０３ａを解放する（制御８０５）。
【００２５】プロセッサ８０１のリードアクセス後の変
更後データのライトアクセスが解放されたインターフェ
ース１０３ａを占有して行われ、プロセッサＩＤ番号が
比較され、前回のリードアクセスに続くライトアクセス
だと認識され、ライト処理が行われる（制御８０６）。
プロセッサ８０３のアドレスＡへのリードアクセスは、
共有メモリコントローラ１０４において、リードモディ
ファイライトアドレス格納レジスタ１０５の値と比較さ
れ、一致するため排他される（制御８０７）。
更後データのライトアクセスが解放されたインターフェ
ース１０３ａを占有して行われ、プロセッサＩＤ番号が
比較され、前回のリードアクセスに続くライトアクセス
だと認識され、ライト処理が行われる（制御８０６）。
プロセッサ８０３のアドレスＡへのリードアクセスは、
共有メモリコントローラ１０４において、リードモディ
ファイライトアドレス格納レジスタ１０５の値と比較さ
れ、一致するため排他される（制御８０７）。
【００２６】
【発明の効果】本発明により、共有メモリ型のマルチプ
ロセッサシステムを用いるディスク制御装置において、
複数のプロセッサが複数のアクセスインターフェースを
共有メモリに対して有している場合でも共有メモリに排
他制御アクセスが可能になる方法を提供し、また、共有
メモリに対するリードモディファイライト処理における
プロセッサの総合的な処理時間を減少することができ
る。
ロセッサシステムを用いるディスク制御装置において、
複数のプロセッサが複数のアクセスインターフェースを
共有メモリに対して有している場合でも共有メモリに排
他制御アクセスが可能になる方法を提供し、また、共有
メモリに対するリードモディファイライト処理における
プロセッサの総合的な処理時間を減少することができ
る。
【図１】本発明が対象とする計算機システムの概要を示
すブロック図。
すブロック図。
【図２】従来の計算機システムの概要を示すブロック
図。
図。
【図３】本発明の一実施例でのリードモディファイライ
ト処理用のレジスタの概要を示す説明図。
ト処理用のレジスタの概要を示す説明図。
【図４】本発明の一実施例の排他制御方法を示すフロー
チャート。
チャート。
【図５】リードモディファイライト処理の一例を示すフ
ローチャート。
ローチャート。
【図６】リードモディファイライト処理の一例を示すフ
ローチャート。
ローチャート。
【図７】リードモディファイライト時のインターフェー
ス上の制御の流れの一例を示す説明図。
ス上の制御の流れの一例を示す説明図。
【図８】リードモディファイライト時のインターフェー
ス上の制御の流れの一例を示す説明図。
ス上の制御の流れの一例を示す説明図。
１０１，２０１…プロセッサ（ＭＰＵ）、１０２，２０
２…共有メモリアクセスインターフェースコントロー
ラ、１０３，２０３…共有メモリアクセスインターフェ
ース、１０４，２０４…共有メモリコントローラ、１０
５…リードモディファイライトアクセスアドレス格納レ
ジスタ、１０６，２０５…共有メモリ。
２…共有メモリアクセスインターフェースコントロー
ラ、１０３，２０３…共有メモリアクセスインターフェ
ース、１０４，２０４…共有メモリコントローラ、１０
５…リードモディファイライトアクセスアドレス格納レ
ジスタ、１０６，２０５…共有メモリ。
Claims (6)
- 【請求項１】複数のマイクロプロセッサとそれらのマイ
クロプロセッサから共通してアクセス可能なメモリ、上
記メモリへのアクセスを制御するコントローラと上記複
数のプロセッサの共有メモリアクセスインターフェース
コントローラとを接続する一つないし複数の接続インタ
ーフェースを有する共有メモリ型マルチプロセッサシス
テムを用いるディスク制御装置において、あるプロセッ
サが他のマイクロプロセッサからの同データへのアクセ
スを排除して上記メモリ上の共有データに対して、その
内容を読み出し、内容を変更して書き込む排他アクセス
を行う場合に、上記メモリへのアクセス要求先アドレス
を共有メモリアクセスインターフェースコントローラ内
のレジスタに登録し、変更内容を設定するレジスタにそ
の内容を設定し、変更した内容を格納するレジスタを読
み込むことで、上記共有データに対する上記アクセスを
完了することを特徴とする共有メモリ排他アクセス制御
方法。 - 【請求項２】請求項１記載の方法において、プロセッサ
がアクセス先アドレスをレジスタに登録した時点で、共
有メモリアクセスコントローラに対して、アクセスを開
始し、続いて行われる変更内容を設定するレジスタへの
書き込みアクセスと、変更した内容を格納するレジスタ
への読み出しアクセスとをプロセッサが外部メモリアク
セスインターフェースコントローラに対して行う間に、
共有メモリから読み出したデータに変更内容設定レジス
タに従って内容を変更したデータを上記共有メモリへ書
き込み、変更した内容を格納するレジスタへの読み出し
アクセスへの返送データとして上記データを返送するこ
とを特徴とする共有メモリ排他アクセス制御方法。 - 【請求項３】請求項１記載の方法において、プロセッサ
がアクセス先アドレスをレジスタに登録し、変更内容を
設定するレジスタへの書き込み、変更した内容を格納す
るレジスタへの読み出しアクセスを行った時点で、共有
メモリアクセスコントローラに対してアクセスを開始
し、読み出したデータを変更内容設定レジスタに従って
変更し、再び共有メモリに対して変更したデータを書き
込む動作を行い、プロセッサに変更した内容を読み出す
アクセスに対するデータとして上記データを返送するこ
とを特徴とする共有メモリ排他アクセス制御方法。 - 【請求項４】請求項１記載の方法において、共有メモリ
への接続インターフェースの使用権を占有したまま上記
アクセスを行うことを特徴とする共有メモリ排他アクセ
ス制御方法。 - 【請求項５】請求項１記載の方法において、共有メモリ
への接続インターフェースの使用権をデータの読み出し
時点、データの書き込み時点でそれぞれ占有し、両アク
セスの間は使用権を解放することを特徴とする共有メモ
リ排他アクセス制御方法。 - 【請求項６】請求項１記載の方法において、共有メモリ
へのデータの読み出し時点で、排他アクセス中アドレス
情報を格納するレジスタに上記アクセスの要求元プロセ
ッサの認識番号も登録し、続くライトアクセス時にはプ
ロセッサの認識番号を比較する事で、その前のリードア
クセスに続くライトアクセスと認識する制御を特徴とす
る共有メモリ排他アクセス制御方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16660698A JP3965784B2 (ja) | 1998-06-15 | 1998-06-15 | 共有メモリ排他アクセス制御方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16660698A JP3965784B2 (ja) | 1998-06-15 | 1998-06-15 | 共有メモリ排他アクセス制御方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000003302A true JP2000003302A (ja) | 2000-01-07 |
| JP3965784B2 JP3965784B2 (ja) | 2007-08-29 |
Family
ID=15834427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16660698A Expired - Fee Related JP3965784B2 (ja) | 1998-06-15 | 1998-06-15 | 共有メモリ排他アクセス制御方法 |
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