JP2001222466A - マルチプロセッサ・システムと共有メモリ制御システム及び方法並びに記録媒体 - Google Patents
マルチプロセッサ・システムと共有メモリ制御システム及び方法並びに記録媒体Info
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- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/0802—Addressing of a memory level in which the access to the desired data or data block requires associative addressing means, e.g. caches
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- Memory System (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Abstract
(57)【要約】
【課題】マルチプロセッサの各プロセッサの処理を効率
化するとともに、共有メモリの利用を効率化するシステ
ムの提供。 【解決手段】共有メモリを小ブロックに分け、各小ブロ
ックに当該小ブロックを最後に更新したプロセッサの識
別子を示す識別子記憶領域を設け、各プロセッサは、識
別子記憶領域の値と自プロセッサの識別子が一致した場
合は、共有メモリの参照は行わず、占有メモリ上のコピ
ーを参照する。
化するとともに、共有メモリの利用を効率化するシステ
ムの提供。 【解決手段】共有メモリを小ブロックに分け、各小ブロ
ックに当該小ブロックを最後に更新したプロセッサの識
別子を示す識別子記憶領域を設け、各プロセッサは、識
別子記憶領域の値と自プロセッサの識別子が一致した場
合は、共有メモリの参照は行わず、占有メモリ上のコピ
ーを参照する。
Description
【０００１】
【発明の属する技術分野】本発明は複数のプロセッサを
有するマルチプロセッサ・システムに関し、特に、複数
のプロセッサからアクセスが可能な共有メモリと、個々
のプロセッサに付随する占有メモリとを有するマルチプ
ロセッサ・システム、共有メモリの制御システム及び方
法並びに記録媒体に関する。
有するマルチプロセッサ・システムに関し、特に、複数
のプロセッサからアクセスが可能な共有メモリと、個々
のプロセッサに付随する占有メモリとを有するマルチプ
ロセッサ・システム、共有メモリの制御システム及び方
法並びに記録媒体に関する。
【０００２】
【従来の技術】複数のプロセッサと共有メモリを備えた
従来の分散共有型マルチプロセッサ・システムにおい
て、共有メモリ上のデータの更新処理は、システム全体
の性能を決定する上で重要な問題である。個々のプロセ
ッサの共有メモリに対する参照、更新などのアクセスで
は、共有メモリをいくつかの小ブロックに分割し、個々
の小ブロックに対し、セマフォア管理あるいはテストア
ンドセット（Test and Set）などの排他制御を用い
て、一時的な、占有使用権を確保する必要がある。
従来の分散共有型マルチプロセッサ・システムにおい
て、共有メモリ上のデータの更新処理は、システム全体
の性能を決定する上で重要な問題である。個々のプロセ
ッサの共有メモリに対する参照、更新などのアクセスで
は、共有メモリをいくつかの小ブロックに分割し、個々
の小ブロックに対し、セマフォア管理あるいはテストア
ンドセット（Test and Set）などの排他制御を用い
て、一時的な、占有使用権を確保する必要がある。
【０００３】小ブロックに対する占有使用権を得たプロ
セッサは、自身の処理が完了次第、それまで占有してい
た小ブロックの占有を解除しなければならない。
セッサは、自身の処理が完了次第、それまで占有してい
た小ブロックの占有を解除しなければならない。
【０００４】そして、共有メモリを参照する場合、各プ
ロセッサは、他プロセッサによる当該共有メモリの更新
を考慮しなければならない。
ロセッサは、他プロセッサによる当該共有メモリの更新
を考慮しなければならない。
【０００５】第１の方法は、共有メモリに対する全ての
アクセスを、更新されたことを前提として行うものであ
る。
アクセスを、更新されたことを前提として行うものであ
る。
【０００６】即ち、分散共有型マルチプロセッサ・シス
テムにおいて、各プロセッサが共有メモリをアクセスす
る際、排他制御を用いて占有権を確保した後、共有メモ
リを直接、参照、更新する方法である。この方法では、
必要な情報を、常に、共有メモリから読み込まねばなら
ず、共有メモリに対するアクセス頻度が増える。
テムにおいて、各プロセッサが共有メモリをアクセスす
る際、排他制御を用いて占有権を確保した後、共有メモ
リを直接、参照、更新する方法である。この方法では、
必要な情報を、常に、共有メモリから読み込まねばなら
ず、共有メモリに対するアクセス頻度が増える。
【０００７】また、各プロセッサは、共有メモリのコピ
ーを持つことができないため、高速な占有メモリや、プ
ロセッサの内部キャッシュを利用することができない。
ーを持つことができないため、高速な占有メモリや、プ
ロセッサの内部キャッシュを利用することができない。
【０００８】第２の方法は、各プロセッサが共有メモリ
のコピーを持ち、コピーを更新する際に、排他制御を用
いて、占有権を確保した後、更新処理を行い、更新完了
後、他プロセッサに対して、更新の通知を行うというも
のである。
のコピーを持ち、コピーを更新する際に、排他制御を用
いて、占有権を確保した後、更新処理を行い、更新完了
後、他プロセッサに対して、更新の通知を行うというも
のである。
【０００９】
【発明が解決しようとする課題】しかしながら、前記し
た第１、第２の方法は、それぞれ、以下のような問題点
を有している。
た第１、第２の方法は、それぞれ、以下のような問題点
を有している。
【００１０】第１の方法は、必要な情報を、常に、共有
メモリから読み込まねばならず、共有メモリに対するア
クセス頻度が増える。
メモリから読み込まねばならず、共有メモリに対するア
クセス頻度が増える。
【００１１】また、各プロセッサは、共有メモリのコピ
ーを持つことができないため、高速な占有メモリやプロ
セッサの内部キャッシュを利用することができない。
ーを持つことができないため、高速な占有メモリやプロ
セッサの内部キャッシュを利用することができない。
【００１２】一方、第２の方法は、共有メモリの更新を
通知するために、特別なハードウェア機能や、ソフトウ
エア処理を用意しなけらればならない。
通知するために、特別なハードウェア機能や、ソフトウ
エア処理を用意しなけらればならない。
【００１３】また、共有メモリ内部の同一の小ブロック
に対する更新でも、各更新処理毎に、更新の通知を行わ
なくてはならない。
に対する更新でも、各更新処理毎に、更新の通知を行わ
なくてはならない。
【００１４】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、マルチプロセッ
サの各プロセッサの処理を効率化するとともに、共有メ
モリの利用を効率化するシステム及び方法並びに記録媒
体を提供することにある。
てなされたものであって、その目的は、マルチプロセッ
サの各プロセッサの処理を効率化するとともに、共有メ
モリの利用を効率化するシステム及び方法並びに記録媒
体を提供することにある。
【００１５】
【課題を解決するための手段】前記目的を達成する本発
明は、複数のプロセッサと、前記複数のプロセッサによ
り共有される共有メモリと、前記共有メモリに対する各
プロセッサの処理を調停する排他制御手段と、を備え、
前記共有メモリは、前記共有メモリ内部の小ブロック毎
に、該小ブロックを最後に更新したプロセッサを示す識
別子を記憶する識別子記憶領域を有し、前記共有メモリ
内の小ブロックに対する処理を行うプロセッサが、前記
識別子記憶領域の内容と、前記自プロセッサの識別子と
を比較し、前記自プロセッサの識別子と一致した場合に
は、前記共有メモリを参照せずに、前記自プロセッサの
占有メモリを参照する、ことを特徴とする。
明は、複数のプロセッサと、前記複数のプロセッサによ
り共有される共有メモリと、前記共有メモリに対する各
プロセッサの処理を調停する排他制御手段と、を備え、
前記共有メモリは、前記共有メモリ内部の小ブロック毎
に、該小ブロックを最後に更新したプロセッサを示す識
別子を記憶する識別子記憶領域を有し、前記共有メモリ
内の小ブロックに対する処理を行うプロセッサが、前記
識別子記憶領域の内容と、前記自プロセッサの識別子と
を比較し、前記自プロセッサの識別子と一致した場合に
は、前記共有メモリを参照せずに、前記自プロセッサの
占有メモリを参照する、ことを特徴とする。
【００１６】
【発明の実施の形態】本発明の実施の形態について説明
する。本発明に係るシステムは、複数のプロセッサで共
通にアクセスされる共有メモリの参照および更新を、小
ブロック単位に行うことを前提として、各小ブロック毎
に、最後に更新を行ったプロセッサを示す識別子を保存
する識別子記憶領域を設ける。
する。本発明に係るシステムは、複数のプロセッサで共
通にアクセスされる共有メモリの参照および更新を、小
ブロック単位に行うことを前提として、各小ブロック毎
に、最後に更新を行ったプロセッサを示す識別子を保存
する識別子記憶領域を設ける。
【００１７】プロセッサは、当該小ブロックへのアクセ
スを行う場合、該ブロックの識別子記録領域を参照する
ことで、最後に更新を行ったのが自プロセッサか否かを
判断する。最後に更新を行ったのが自プロセッサであれ
ば、共有メモリの内容を参照する代わりに、自プロセッ
サ付随の占有メモリ、もしくは自プロセッサ内のキャッ
シュメモリを参照する。
スを行う場合、該ブロックの識別子記録領域を参照する
ことで、最後に更新を行ったのが自プロセッサか否かを
判断する。最後に更新を行ったのが自プロセッサであれ
ば、共有メモリの内容を参照する代わりに、自プロセッ
サ付随の占有メモリ、もしくは自プロセッサ内のキャッ
シュメモリを参照する。
【００１８】本発明は、その好ましい一実施の形態にお
いて、共通バスに接続され、それぞれ固有の識別子を有
する複数のプロセッサ（３、４）と、前記共通バスに接
続され前記複数のプロセッサにより共有される共有メモ
リ（１、２）と、共有メモリに対する各プロセッサの処
理を調停し排他制御を行う排他制御部（１１、２１）
と、を備えたマルチプロセッサシステムにおいて、共有
メモリ（１；２）は、前記共有メモリの記憶領域が複数
のブロック（１２１、１２２、…；２２１、２２２、
…）に分割されており、各ブロック毎に、データブロッ
ク（１２２１、１２２２、…；２２２１、２２２２、
…）と、データブロックを最後に更新したプロセッサを
示す識別子を記憶する識別子記憶領域（１２１１、１２
１２、…；２２１１、２２１２、…）とを備えている。
いて、共通バスに接続され、それぞれ固有の識別子を有
する複数のプロセッサ（３、４）と、前記共通バスに接
続され前記複数のプロセッサにより共有される共有メモ
リ（１、２）と、共有メモリに対する各プロセッサの処
理を調停し排他制御を行う排他制御部（１１、２１）
と、を備えたマルチプロセッサシステムにおいて、共有
メモリ（１；２）は、前記共有メモリの記憶領域が複数
のブロック（１２１、１２２、…；２２１、２２２、
…）に分割されており、各ブロック毎に、データブロッ
ク（１２２１、１２２２、…；２２２１、２２２２、
…）と、データブロックを最後に更新したプロセッサを
示す識別子を記憶する識別子記憶領域（１２１１、１２
１２、…；２２１１、２２１２、…）とを備えている。
【００１９】プロセッサ（３；４）は、前記排他制御部
を介して占有が許可された前記共有メモリのブロックの
写しを記憶保持する占有メモリ（３２；４２）を備え、
前記共有メモリのブロックに対する処理を行うプロセッ
サは、前記ブロックの前記識別子記憶領域の内容と、前
記自プロセッサの識別子とを比較し、前記識別子記憶領
域の内容が前記自プロセッサの識別子と一致した場合に
は、前記共有メモリを参照せずに、前記自プロセッサの
前記占有メモリに格納されているデータを参照する。
を介して占有が許可された前記共有メモリのブロックの
写しを記憶保持する占有メモリ（３２；４２）を備え、
前記共有メモリのブロックに対する処理を行うプロセッ
サは、前記ブロックの前記識別子記憶領域の内容と、前
記自プロセッサの識別子とを比較し、前記識別子記憶領
域の内容が前記自プロセッサの識別子と一致した場合に
は、前記共有メモリを参照せずに、前記自プロセッサの
前記占有メモリに格納されているデータを参照する。
【００２０】本発明は、その好ましい一実施の形態にお
いて、前記共有メモリのブロックに対する処理を行うプ
ロセッサは、前記ブロックの前記識別子記憶領域の内容
と、前記自プロセッサの識別子とを比較し、前記識別子
記憶領域の内容が、前記自プロセッサの識別子と一致し
ない場合には、前記共有メモリから前記ブロックデータ
を前記自プロセッサの占有メモリに読み出し、前記識別
子記憶領域の内容はそのままとする。
いて、前記共有メモリのブロックに対する処理を行うプ
ロセッサは、前記ブロックの前記識別子記憶領域の内容
と、前記自プロセッサの識別子とを比較し、前記識別子
記憶領域の内容が、前記自プロセッサの識別子と一致し
ない場合には、前記共有メモリから前記ブロックデータ
を前記自プロセッサの占有メモリに読み出し、前記識別
子記憶領域の内容はそのままとする。
【００２１】本発明は、その好ましい一実施の形態にお
いて、前記共有メモリから前記ブロックデータを前記自
プロセッサの占有メモリに読み出したプロセッサにおい
て、前記占有メモリに保持される前記ブロックデータを
更新した場合、更新された前記占有メモリ上の前記ブロ
ックデータの写しを前記共有メモリの該当するブロック
に書き込むとともに、前記ブロックの前記識別子記憶領
域の内容を前記自プロセッサの識別子に更新する。
いて、前記共有メモリから前記ブロックデータを前記自
プロセッサの占有メモリに読み出したプロセッサにおい
て、前記占有メモリに保持される前記ブロックデータを
更新した場合、更新された前記占有メモリ上の前記ブロ
ックデータの写しを前記共有メモリの該当するブロック
に書き込むとともに、前記ブロックの前記識別子記憶領
域の内容を前記自プロセッサの識別子に更新する。
【００２２】本発明は、その好ましい一実施の形態にお
いて、前記共有メモリの排他制御部でブロックの占有権
を確保したプロセッサが、前記ブロックの識別子記憶領
域を参照し、前記識別子記憶領域の値が自プロセッサの
識別子と一致しない場合、前記プロセッサは、前記共有
メモリのデータブロックを参照するとともに、自プロセ
ッサの占有メモリに前記データブロックの写しがある場
合にはこれを破棄する。
いて、前記共有メモリの排他制御部でブロックの占有権
を確保したプロセッサが、前記ブロックの識別子記憶領
域を参照し、前記識別子記憶領域の値が自プロセッサの
識別子と一致しない場合、前記プロセッサは、前記共有
メモリのデータブロックを参照するとともに、自プロセ
ッサの占有メモリに前記データブロックの写しがある場
合にはこれを破棄する。
【００２３】本発明は、その好ましい一実施の形態にお
いて、前記共有メモリ内部の小ブロックの識別子記憶領
域の内容と、占有権を持つプロセッサの識別子と、を比
較し、占有権を持つプロセッサの識別子と一致した場合
には、前記共有メモリに対する参照処理に対して、占有
権を持つプロセッサに対して、該プロセッサの占有メモ
リを参照するように通知する識別子制御部（図６の１
３、２３）を備えた構成としてもよい。
いて、前記共有メモリ内部の小ブロックの識別子記憶領
域の内容と、占有権を持つプロセッサの識別子と、を比
較し、占有権を持つプロセッサの識別子と一致した場合
には、前記共有メモリに対する参照処理に対して、占有
権を持つプロセッサに対して、該プロセッサの占有メモ
リを参照するように通知する識別子制御部（図６の１
３、２３）を備えた構成としてもよい。
【００２４】本発明は、その好ましい一実施の形態にお
いて、前記共有メモリのブロックに対する処理を行うプ
ロセッサにおいて、前記ブロックの前記識別子記憶領域
の内容と、前記自プロセッサの識別子とを比較し、前記
識別子記憶領域の内容が前記自プロセッサの識別子と一
致した場合には、前記共有メモリを参照せずに、前記自
プロセッサの前記占有メモリに格納されているデータを
参照する処理は、プロセッサでプログラムを実行するこ
とで実現される。
いて、前記共有メモリのブロックに対する処理を行うプ
ロセッサにおいて、前記ブロックの前記識別子記憶領域
の内容と、前記自プロセッサの識別子とを比較し、前記
識別子記憶領域の内容が前記自プロセッサの識別子と一
致した場合には、前記共有メモリを参照せずに、前記自
プロセッサの前記占有メモリに格納されているデータを
参照する処理は、プロセッサでプログラムを実行するこ
とで実現される。
【００２５】本発明は、その好ましい一実施の形態にお
いて、共有メモリのブロックに対する処理を行うプロセ
ッサにおいて、前記ブロックの前記識別子記憶領域の内
容と、前記自プロセッサの識別子とを比較し、前記識別
子記憶領域の内容が、前記自プロセッサの識別子と一致
しない場合には、前記共有メモリから前記ブロックのデ
ータを前記自プロセッサの占有メモリに読み出し、前記
識別子記憶領域の内容はそのままとし、前記共有メモリ
から前記ブロックのデータを前記自プロセッサの占有メ
モリに読み出したプロセッサにおいて、前記占有メモリ
に保持される前記データを更新した場合、更新された前
記占有メモリ上の前記データの写しを前記共有メモリの
該当するブロックに書き込むとともに、前記ブロックの
前記識別子記憶領域の内容を前記自プロセッサの識別子
に更新する、処理も、前記プロセッサでプログラムを実
行することで、実現される。さらに、前記共有メモリの
排他制御部でブロックの占有権を確保したプロセッサ
が、前記ブロックの識別子記憶領域を参照し、前記識別
子記憶領域の値が自プロセッサの識別子と一致しない場
合、前記プロセッサは、前記共有メモリのデータブロッ
クを参照するとともに、自プロセッサの占有メモリに前
記データブロックの写しがある場合にはこれを破棄する
処理も前記プロセッサでプログラムを実行することで実
現される。本発明の一実施の形態において、該プログラ
ムを記録した記録媒体（磁気ディスク、磁気テープ、半
導体メモリ、ＣＤ−ＲＯＭ，ＤＶＤ（Digital Versati
le Disk）等の光ディスク）から読み出し装置を介して
読み出すか、もしくはサーバ等から通信媒体を介してダ
ウンロードすることで該プロセッサのハードディスク等
にインストールし、プロセッサのメモリに該プログラム
を読み出し、実行することで、上記した本発明における
プロセッサの各処理が実現される。
いて、共有メモリのブロックに対する処理を行うプロセ
ッサにおいて、前記ブロックの前記識別子記憶領域の内
容と、前記自プロセッサの識別子とを比較し、前記識別
子記憶領域の内容が、前記自プロセッサの識別子と一致
しない場合には、前記共有メモリから前記ブロックのデ
ータを前記自プロセッサの占有メモリに読み出し、前記
識別子記憶領域の内容はそのままとし、前記共有メモリ
から前記ブロックのデータを前記自プロセッサの占有メ
モリに読み出したプロセッサにおいて、前記占有メモリ
に保持される前記データを更新した場合、更新された前
記占有メモリ上の前記データの写しを前記共有メモリの
該当するブロックに書き込むとともに、前記ブロックの
前記識別子記憶領域の内容を前記自プロセッサの識別子
に更新する、処理も、前記プロセッサでプログラムを実
行することで、実現される。さらに、前記共有メモリの
排他制御部でブロックの占有権を確保したプロセッサ
が、前記ブロックの識別子記憶領域を参照し、前記識別
子記憶領域の値が自プロセッサの識別子と一致しない場
合、前記プロセッサは、前記共有メモリのデータブロッ
クを参照するとともに、自プロセッサの占有メモリに前
記データブロックの写しがある場合にはこれを破棄する
処理も前記プロセッサでプログラムを実行することで実
現される。本発明の一実施の形態において、該プログラ
ムを記録した記録媒体（磁気ディスク、磁気テープ、半
導体メモリ、ＣＤ−ＲＯＭ，ＤＶＤ（Digital Versati
le Disk）等の光ディスク）から読み出し装置を介して
読み出すか、もしくはサーバ等から通信媒体を介してダ
ウンロードすることで該プロセッサのハードディスク等
にインストールし、プロセッサのメモリに該プログラム
を読み出し、実行することで、上記した本発明における
プロセッサの各処理が実現される。
【００２６】
【実施例】上記した本発明の実施の形態についてさらに
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
詳細に説明すべく、本発明の実施例について図面を参照
して以下に説明する。
【００２７】図１は、本発明の一実施例のシステム構成
を示す図である。図１を参照すると、２つのプロセッサ
と２つの共有メモリを持つ、本発明の一実施例の分散共
有メモリ型マルチプロセッサ・システムが示されてい
る。本発明は、図１に示した構成に限定されるものでな
く、任意数のプロセッサと任意数の共有メモリを持つ分
散共有メモリ型マルチプロセッサ・システムに適用可能
である。
を示す図である。図１を参照すると、２つのプロセッサ
と２つの共有メモリを持つ、本発明の一実施例の分散共
有メモリ型マルチプロセッサ・システムが示されてい
る。本発明は、図１に示した構成に限定されるものでな
く、任意数のプロセッサと任意数の共有メモリを持つ分
散共有メモリ型マルチプロセッサ・システムに適用可能
である。
【００２８】共有メモリ１および共有メモリ２は、共有
バス５を介して、プロセッサ３およびプロセッサ４に接
続されている。共有メモリ１、２には、それぞれ、排他
制御部１１および排他制御部２１が実装されており、プ
ロセッサ３およびプロセッサ４によるアクセスの競合処
理を行う。
バス５を介して、プロセッサ３およびプロセッサ４に接
続されている。共有メモリ１、２には、それぞれ、排他
制御部１１および排他制御部２１が実装されており、プ
ロセッサ３およびプロセッサ４によるアクセスの競合処
理を行う。
【００２９】共有メモリ１は、その内部が、小ブロック
１２１、小ブロック１２２…と区分されており、共有メ
モリ２は、その内部が、小ブロック２２１、小ブロック
２２２…と区分されている。
１２１、小ブロック１２２…と区分されており、共有メ
モリ２は、その内部が、小ブロック２２１、小ブロック
２２２…と区分されている。
【００３０】各小ブロック１２１、１２２、…、２２
１、２２２、…には、最後に当該小ブロックを更新した
プロセッサの識別子を記憶する識別子記憶領域１２１
１、１２１２…、２２１１、２２１２、…と、実データ
を記憶するデータブロック１２２１、１２２２、…、２
２２１、２２２２、…とが設けられている。
１、２２２、…には、最後に当該小ブロックを更新した
プロセッサの識別子を記憶する識別子記憶領域１２１
１、１２１２…、２２１１、２２１２、…と、実データ
を記憶するデータブロック１２２１、１２２２、…、２
２２１、２２２２、…とが設けられている。
【００３１】各プロセッサ３、４は、共有メモリへのア
クセスに際して、小ブロックの識別子記憶領域を参照
し、自プロセッサの識別子と比較を行う。識別子記憶領
域に書き込まれている識別子と、自プロセッサの識別子
とが一致している場合には、共通メモリ１、２上のデー
タブロックの参照は行わず、占有メモリ３２、４２上の
データを参照する。
クセスに際して、小ブロックの識別子記憶領域を参照
し、自プロセッサの識別子と比較を行う。識別子記憶領
域に書き込まれている識別子と、自プロセッサの識別子
とが一致している場合には、共通メモリ１、２上のデー
タブロックの参照は行わず、占有メモリ３２、４２上の
データを参照する。
【００３２】図２は、図１に示した本発明の一実施例の
動作を説明するための図である。図２において、小ブロ
ック１２１の識別子記憶領域１２１１には、プロセッサ
３を示す識別子（３）が記憶されている。なお、以下で
は簡単のため、プロセッサの識別子として数字を用いて
説明するが、本発明において、プロセッサの識別子（Ｉ
Ｄ）は数字に限定されるものでないことは勿論である。
動作を説明するための図である。図２において、小ブロ
ック１２１の識別子記憶領域１２１１には、プロセッサ
３を示す識別子（３）が記憶されている。なお、以下で
は簡単のため、プロセッサの識別子として数字を用いて
説明するが、本発明において、プロセッサの識別子（Ｉ
Ｄ）は数字に限定されるものでないことは勿論である。
【００３３】プロセッサ３が小ブロック１２１を参照す
る場合、排他制御部１１により小ブロック１２１の占有
権を確保した後、識別子記憶領域１２１１を参照する。
る場合、排他制御部１１により小ブロック１２１の占有
権を確保した後、識別子記憶領域１２１１を参照する。
【００３４】ここで、識別子記憶領域１２１１には、識
別子（３）が書き込まれているので、プロセッサ３は、
共有メモリ１のデータブロック１２２１を参照せずに、
対応する占有メモリ３２上のコピー３２１を参照する。
共有メモリ１のデータブロック１２２１と、占有メモリ
３２のコピー３２１の内容は、共に（Ｄ１）であり同一
とされる。
別子（３）が書き込まれているので、プロセッサ３は、
共有メモリ１のデータブロック１２２１を参照せずに、
対応する占有メモリ３２上のコピー３２１を参照する。
共有メモリ１のデータブロック１２２１と、占有メモリ
３２のコピー３２１の内容は、共に（Ｄ１）であり同一
とされる。
【００３５】必要な処理の後、プロセッサ３は、排他制
御部１１を用い、小ブロック１２１を解放する。但し、
解放処理によっても、識別子記憶領域１２１１の内容
（３）は変化しない。
御部１１を用い、小ブロック１２１を解放する。但し、
解放処理によっても、識別子記憶領域１２１１の内容
（３）は変化しない。
【００３６】同様に、小ブロック２２２の識別子記憶領
域２２１２には、プロセッサ４を示す識別子（４）が記
されている。プロセッサ４が小ブロック２２２を参照す
る場合、排他制御部２１により、小ブロック２２２の占
有権を確保した後、識別子記憶領域２２２１を参照す
る。
域２２１２には、プロセッサ４を示す識別子（４）が記
されている。プロセッサ４が小ブロック２２２を参照す
る場合、排他制御部２１により、小ブロック２２２の占
有権を確保した後、識別子記憶領域２２２１を参照す
る。
【００３７】ここで、識別子記憶領域２２２１には識別
子（４）が書き込まれているため、プロセッサ３は、デ
ータブロック２２２２を参照せず、識別子（４）のプロ
セッサ４に対応する占有メモリ４２上のコピー４２２を
参照する。共有メモリ２のデータブロック２２２２と、
占有メモリ４２のコピー４２２の内容は共に（Ｄ４）で
ある。
子（４）が書き込まれているため、プロセッサ３は、デ
ータブロック２２２２を参照せず、識別子（４）のプロ
セッサ４に対応する占有メモリ４２上のコピー４２２を
参照する。共有メモリ２のデータブロック２２２２と、
占有メモリ４２のコピー４２２の内容は共に（Ｄ４）で
ある。
【００３８】必要な処理の後、プロセッサ４は、排他制
御部２１を用い、小ブロック２２２を解放する。但し、
解放処理によっても、識別子記憶領域２２２１の内容
（４）は変化しない。
御部２１を用い、小ブロック２２２を解放する。但し、
解放処理によっても、識別子記憶領域２２２１の内容
（４）は変化しない。
【００３９】図２において、識別子記憶領域１２１２、
及び識別子記憶領域２２１１の内容（０）は、共に、当
該小ブロックを更新したプロセッサが存在しない、こと
を示す。
及び識別子記憶領域２２１１の内容（０）は、共に、当
該小ブロックを更新したプロセッサが存在しない、こと
を示す。
【００４０】図３は、図１に示した本発明の一実施例に
おいて、プロセッサが、共有メモリの小ブロックを更新
するための前準備の動作を示す図である。
おいて、プロセッサが、共有メモリの小ブロックを更新
するための前準備の動作を示す図である。
【００４１】図３を参照すると、プロセッサ３は、共有
メモリ２の排他制御部２１を用いて、小ブロック２２１
の占有権を確保する。
メモリ２の排他制御部２１を用いて、小ブロック２２１
の占有権を確保する。
【００４２】次に、プロセッサ３は、識別子記憶領域２
２１１を参照して、自プロセッサの識別子と比較する。
この場合、識別子記憶領域２２１１の値は（０）である
ため自プロセッサ３の識別子と一致しない。
２１１を参照して、自プロセッサの識別子と比較する。
この場合、識別子記憶領域２２１１の値は（０）である
ため自プロセッサ３の識別子と一致しない。
【００４３】このため、プロセッサ３は、共有メモリ２
の小ブロック２２１内のデータブロック２２２１を読み
出して、占有メモリ３２に、そのコピー３２２を生成す
る。共有メモリ２のデータブロック２２２１、及び、占
有メモリ３２のコピー３２２の内容は共に（Ｄ３）であ
る。
の小ブロック２２１内のデータブロック２２２１を読み
出して、占有メモリ３２に、そのコピー３２２を生成す
る。共有メモリ２のデータブロック２２２１、及び、占
有メモリ３２のコピー３２２の内容は共に（Ｄ３）であ
る。
【００４４】同様に、プロセッサ４は、共有メモリ１の
排他制御部１１を用いて、小ブロック１２１の占有権を
確保する。次にプロセッサ４は識別子記憶領域１２１１
を参照し、自プロセッサの識別子と比較するが、識別子
記憶領域１２１１の値は（３）であり、一致しない。こ
のため、プロセッサ４は、共有メモリ１の小ブロック１
２１内のデータブロック１２２１を読み出し、占有メモ
リ４２にそのコピー４２１を生成する。共有メモリ１の
データブロック１２２１及び占有メモリ４２のコピー４
２１の内容は、共に（Ｄ１）である。
排他制御部１１を用いて、小ブロック１２１の占有権を
確保する。次にプロセッサ４は識別子記憶領域１２１１
を参照し、自プロセッサの識別子と比較するが、識別子
記憶領域１２１１の値は（３）であり、一致しない。こ
のため、プロセッサ４は、共有メモリ１の小ブロック１
２１内のデータブロック１２２１を読み出し、占有メモ
リ４２にそのコピー４２１を生成する。共有メモリ１の
データブロック１２２１及び占有メモリ４２のコピー４
２１の内容は、共に（Ｄ１）である。
【００４５】図４は、図１に示した本発明の一実施例に
おいて、プロセッサが共有メモリの小ブロックを更新す
る動作を示す図である。
おいて、プロセッサが共有メモリの小ブロックを更新す
る動作を示す図である。
【００４６】図４を参照すると、プロセッサ３は、共有
メモリ２の排他制御部２１を用いて、小ブロック２２１
の占有権を確保しているものとする。プロセッサ３は、
占有メモリ３２上のコピー３２２に対して、データ（Ｄ
５）を書き込む。
メモリ２の排他制御部２１を用いて、小ブロック２２１
の占有権を確保しているものとする。プロセッサ３は、
占有メモリ３２上のコピー３２２に対して、データ（Ｄ
５）を書き込む。
【００４７】次に、プロセッサ３は、共有メモリ２の小
ブロック２２１上の識別子保存領域２２１１に対して、
自プロセッサの識別子（３）を書き込む。
ブロック２２１上の識別子保存領域２２１１に対して、
自プロセッサの識別子（３）を書き込む。
【００４８】次に、プロセッサ３は、共有メモリ２の小
ブロック２２１のデータブロック２２２１に、占有メモ
リ３２のコピー３２２上のデータ（Ｄ５）を書き写す。
ブロック２２１のデータブロック２２２１に、占有メモ
リ３２のコピー３２２上のデータ（Ｄ５）を書き写す。
【００４９】最後に、排他制御部２１を用い、共有メモ
リ２の小ブロック２２１を解放する。
リ２の小ブロック２２１を解放する。
【００５０】同様に、図４を参照すると、プロセッサ４
は、排他制御部１１を用いて、小ブロック１２１の占有
権を確保しているものとする。
は、排他制御部１１を用いて、小ブロック１２１の占有
権を確保しているものとする。
【００５１】プロセッサ４は、占有メモリ４２上のコピ
ー４２１に対して、データ（Ｄ６）を書き込む。
ー４２１に対して、データ（Ｄ６）を書き込む。
【００５２】次に、プロセッサ４は、共有メモリ１の小
ブロック１２１上の識別子保存領域１２１１に対して、
自プロセッサの識別子（４）を書き込む。
ブロック１２１上の識別子保存領域１２１１に対して、
自プロセッサの識別子（４）を書き込む。
【００５３】次にプロセッサ４は、共有メモリ１の小ブ
ロック１２１のデータブロック１２２１に、コピー４２
１上のデータ（Ｄ６）を書き写す。
ロック１２１のデータブロック１２２１に、コピー４２
１上のデータ（Ｄ６）を書き写す。
【００５４】最後に、共有メモリ１の排他制御部１１を
用い、小ブロック１２１を解放する。
用い、小ブロック１２１を解放する。
【００５５】このとき、プロセッサ３上の占有メモリ３
２のコピー３２１には、何ら影響を与えないことが特徴
である。
２のコピー３２１には、何ら影響を与えないことが特徴
である。
【００５６】図５は、図１に示した本発明の一実施例に
おいて、異なるプロセッサによって小ブロックの内容が
更新された場合の動作を示す図である。
おいて、異なるプロセッサによって小ブロックの内容が
更新された場合の動作を示す図である。
【００５７】図５を参照すると、プロセッサ３は、共有
メモリ１の排他制御部１１で小ブロック１２１の占有権
を確保した後、識別子記憶領域１２１１を参照するが、
識別子記憶領域１２１１の値が（４）であるため、自プ
ロセッサの識別子（３）と一致しない。そのため、プロ
セッサ３は、共有メモリデータブロック１２１１を直接
参照すると同時に、占有メモリ３２内のコピー３２１を
破棄する。
メモリ１の排他制御部１１で小ブロック１２１の占有権
を確保した後、識別子記憶領域１２１１を参照するが、
識別子記憶領域１２１１の値が（４）であるため、自プ
ロセッサの識別子（３）と一致しない。そのため、プロ
セッサ３は、共有メモリデータブロック１２１１を直接
参照すると同時に、占有メモリ３２内のコピー３２１を
破棄する。
【００５８】本発明においては、共有メモリと占有メモ
リ上のコピーとの関係については、特定の機構やアルゴ
リズムを想定しない。本発明における共有メモリ上と占
有メモリ上の各々のデータの対応関係が、１対１であれ
ば十分である。
リ上のコピーとの関係については、特定の機構やアルゴ
リズムを想定しない。本発明における共有メモリ上と占
有メモリ上の各々のデータの対応関係が、１対１であれ
ば十分である。
【００５９】次に本発明の第２の実施例について説明す
る。図６は、本発明の第２の実施例の構成を示す図であ
る。図６を参照すると、本発明の第２の実施例において
は、共有メモリ１及び共有メモリ２には、それぞれ、識
別子制御部１３、及び識別子制御部２３が実装されてい
る。これらの識別子制御部１３、２３は、排他制御部１
１、２１から、小ブロックの占有権を獲得したプロセッ
サの識別子を取得し、当該小ブロックの識別子記憶領域
の値と比較して、比較結果を当該プロセッサに通知す
る。
る。図６は、本発明の第２の実施例の構成を示す図であ
る。図６を参照すると、本発明の第２の実施例において
は、共有メモリ１及び共有メモリ２には、それぞれ、識
別子制御部１３、及び識別子制御部２３が実装されてい
る。これらの識別子制御部１３、２３は、排他制御部１
１、２１から、小ブロックの占有権を獲得したプロセッ
サの識別子を取得し、当該小ブロックの識別子記憶領域
の値と比較して、比較結果を当該プロセッサに通知す
る。
【００６０】通知を受けたプロセッサは、結果によって
ブロックデータを参照するか、占有メモリ上のコピーを
参照するかを判断する。
ブロックデータを参照するか、占有メモリ上のコピーを
参照するかを判断する。
【００６１】また、識別子制御部１３、２３は、プロセ
ッサによるデータブロックの更新も監視し、データブロ
ックが更新された場合には、識別子記憶領域の値を、更
新したプロセッサの識別子に更新する。
ッサによるデータブロックの更新も監視し、データブロ
ックが更新された場合には、識別子記憶領域の値を、更
新したプロセッサの識別子に更新する。
【００６２】以上本発明を上記実施例に即して説明した
が、本発明は上記実施例の構成に限定されるものでな
く、特許請求の範囲の請求項の範囲内で、当業者がなし
得るであろう各種変形、修正を含むことは勿論である。
が、本発明は上記実施例の構成に限定されるものでな
く、特許請求の範囲の請求項の範囲内で、当業者がなし
得るであろう各種変形、修正を含むことは勿論である。
【００６３】
【発明の効果】以上説明したように、本発明によれば下
記記載の効果を奏する。
記記載の効果を奏する。
【００６４】本発明の第１の効果は、マルチプロセッサ
の各プロセッサの処理を効率化する、ということであ
る。
の各プロセッサの処理を効率化する、ということであ
る。
【００６５】その理由は次の通りである。他のプロセッ
サにより更新されない共有メモリの情報についてプロセ
ッサ毎の占有を可能としており、各プロセッサの占有メ
モリやキャッシュメモリなどの高速メモリを利用可能と
し、プロセッサの処理を効率化、高速化しているためで
ある。
サにより更新されない共有メモリの情報についてプロセ
ッサ毎の占有を可能としており、各プロセッサの占有メ
モリやキャッシュメモリなどの高速メモリを利用可能と
し、プロセッサの処理を効率化、高速化しているためで
ある。
【００６６】本発明の第２の効果は、共有メモリの利用
を効率化する、ということである。
を効率化する、ということである。
【００６７】その理由は、他のプロセッサにより更新さ
れない共有メモリの情報は、更新書き込みのみを行い、
参照読み出しの必要がなくなるため、共有メモリへのア
クセス回数が減少し、共有メモリの利用の効率化を図
り、かつ共通バスの転送数も減少することができるため
である。
れない共有メモリの情報は、更新書き込みのみを行い、
参照読み出しの必要がなくなるため、共有メモリへのア
クセス回数が減少し、共有メモリの利用の効率化を図
り、かつ共通バスの転送数も減少することができるため
である。
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例において、占有メモリ上のコ
ピーを参照する場合の動作を説明するための図である。
ピーを参照する場合の動作を説明するための図である。
【図３】本発明の一実施例において、共有メモリ上のデ
ータを更新するための準備動作を説明するための図であ
る。
ータを更新するための準備動作を説明するための図であ
る。
【図４】本発明の一実施例において、共有メモリ上のデ
ータを更新する動作を説明するための図である。
ータを更新する動作を説明するための図である。
【図５】本発明の一実施例において、他プロセッサが更
新したデータを参照する場合動作を説明するための図で
ある。
新したデータを参照する場合動作を説明するための図で
ある。
【図６】本発明の第２の実施例の構成を示す図である。
１ 共有メモリ１ １１ 共有メモリ１の排他制御部 １２１ 共有メモリ１の小ブロック１ １２１１ 共有メモリ１の小ブロック１上の識別子記憶
領域 １２１２ 共有メモリ１の小ブロック２上の識別子記憶
領域 １２２ 共有メモリ１の小ブロック２ １２２１ 共有メモリ１の小ブロック１上のデータブロ
ック １２２２ 共有メモリ１の小ブロック２上のデータブロ
ック １３ 共有メモリ１上の識別子制御部 ２ 共有メモリ２ ２１ 共有メモリ２の排他制御部 ２２１ 共有メモリ２の小ブロック１ ２２１１ 共有メモリ２の小ブロック１上の識別子記憶
領域 ２２１２ 共有メモリ２の小ブロック２上の識別子記憶
領域 ２２２ 共有メモリ２の小ブロック２ ２２２１ 共有メモリ２の小ブロック１上のデータブロ
ック ２２２２ 共有メモリ２の小ブロック２上のデータブロ
ック ２３ 共有メモリ２上の識別子制御部 ３ プロセッサ３ ３２ プロセッサ３の占有メモリ ３２１ プロセッサ３の占有メモリ上の共有メモリのコ
ピー１ ３２２ プロセッサ３の占有メモリ上の共有メモリのコ
ピー２ ４ プロセッサ４ ４２ プロセッサ４の占有メモリ ４２１ プロセッサ４の占有メモリ上の共有メモリのコ
ピー１ ４２２ プロセッサ４の占有メモリ上の共有メモリのコ
ピー２ ５ 共有メモリ１、２とプロセッサ３、４とを繋ぐ共有
バス
領域 １２１２ 共有メモリ１の小ブロック２上の識別子記憶
領域 １２２ 共有メモリ１の小ブロック２ １２２１ 共有メモリ１の小ブロック１上のデータブロ
ック １２２２ 共有メモリ１の小ブロック２上のデータブロ
ック １３ 共有メモリ１上の識別子制御部 ２ 共有メモリ２ ２１ 共有メモリ２の排他制御部 ２２１ 共有メモリ２の小ブロック１ ２２１１ 共有メモリ２の小ブロック１上の識別子記憶
領域 ２２１２ 共有メモリ２の小ブロック２上の識別子記憶
領域 ２２２ 共有メモリ２の小ブロック２ ２２２１ 共有メモリ２の小ブロック１上のデータブロ
ック ２２２２ 共有メモリ２の小ブロック２上のデータブロ
ック ２３ 共有メモリ２上の識別子制御部 ３ プロセッサ３ ３２ プロセッサ３の占有メモリ ３２１ プロセッサ３の占有メモリ上の共有メモリのコ
ピー１ ３２２ プロセッサ３の占有メモリ上の共有メモリのコ
ピー２ ４ プロセッサ４ ４２ プロセッサ４の占有メモリ ４２１ プロセッサ４の占有メモリ上の共有メモリのコ
ピー１ ４２２ プロセッサ４の占有メモリ上の共有メモリのコ
ピー２ ５ 共有メモリ１、２とプロセッサ３、４とを繋ぐ共有
バス
Claims (12)
- 【請求項１】複数のプロセッサと、 前記複数のプロセッサにより共有される共有メモリと、 前記共有メモリに対する各プロセッサの処理を調停する
排他制御手段と、 を備え、 前記共有メモリは、前記共有メモリ内部の小ブロック毎
に、該小ブロックを最後に更新したプロセッサを示す識
別子を記憶する識別子記憶領域を有し、 前記共有メモリ内の小ブロックに対する処理を行うプロ
セッサが、前記識別子記憶領域の内容と、前記自プロセ
ッサの識別子とを比較し、前記自プロセッサの識別子と
一致した場合には、前記共有メモリを参照せずに、前記
自プロセッサの占有メモリを参照する、ことを特徴とす
る、分散共有メモリ型マルチプロセッサ・システム。 - 【請求項２】複数のプロセッサにより共有される共有メ
モリの制御システムにおいて、 前記共有メモリに対する各プロセッサの処理を調停する
排他制御手段を備え、 前記共有メモリは、前記共有メモリ内部の小ブロック毎
に、前記小ブロックを最後に更新したプロセッサを示す
識別子を記憶する識別子記憶領域を備え、 前記共有メモリ内の小ブロックに対する処理を行うプロ
セッサは、前記識別子記憶領域の内容と自プロセッサの
識別子とを比較する手段を備え、 前記比較の結果、前記自プロセッサの識別子と一致した
場合には、前記共有メモリを参照せず、前記自プロセッ
サの占有メモリを参照する、ことを特徴とする、共有メ
モリ制御システム。 - 【請求項３】複数のプロセッサと、 前記複数のプロセッサにより共有される共有メモリと、 前記共有メモリに対する各プロセッサの処理を調停する
排他制御手段と、 を備え、 前記共有メモリは、前記共有メモリ内部の小ブロック毎
に、前記小ブロックを最後に更新したプロセッサを示す
識別子を記憶する識別子記憶領域を有し、 前記共有メモリに付随して設けられ、前記共有メモリ内
部の小ブロックの識別子記憶領域の内容と、占有権を持
つプロセッサの識別子と、を比較し、前記識別子記憶領
域の内容が前記占有権を持つプロセッサの識別子と一致
した場合には、前記共有メモリに対する参照処理に対し
て、占有権を持つプロセッサに対して、該プロセッサの
占有メモリを参照するよう通知する識別子制御部を備え
たことを特徴とする、分散共有メモリ型マルチプロセッ
サ・システム。 - 【請求項４】共通バスに接続されそれぞれ固有の識別子
を有する複数のプロセッサと、 前記共通バスに接続され前記複数のプロセッサにより共
有される共有メモリと、 前記共有メモリに対する各プロセッサの処理を調停し排
他制御を行う排他制御部と、を備えたマルチプロセッサ
・システムにおいて、 前記共有メモリは、前記共有メモリの記憶領域を複数の
ブロックに分割してなるデータブロックと、該分割され
た個々のブロック毎に、データブロックを最後に更新し
たプロセッサを示す識別子を記憶する識別子記憶領域
と、を備え、 前記プロセッサは、前記排他制御部を介して占有が許可
された前記共有メモリのデータブロックの写しを記憶保
持する占有メモリを備え、 前記共有メモリのブロックに対する処理を行うプロセッ
サは、前記ブロックの前記識別子記憶領域の内容と、前
記自プロセッサの識別子とを比較し、前記識別子記憶領
域の内容が前記自プロセッサの識別子と一致した場合に
は、前記共有メモリの前記ブロックのデータをアクセス
せずに、前記自プロセッサの前記占有メモリに格納され
ているデータをアクセスする、ことを特徴とする、マル
チプロセッサ・システム。 - 【請求項５】前記共有メモリのブロックに対する処理を
行うプロセッサは、前記ブロックの前記識別子記憶領域
の内容と、前記自プロセッサの識別子とを比較し、前記
識別子記憶領域の内容が、前記自プロセッサの識別子と
一致しない場合には、前記共有メモリから前記ブロック
のデータを前記自プロセッサの占有メモリに読み出し、
前記識別子記憶領域の内容はそのままとする、ことを特
徴とする、請求項４記載のマルチプロセッサ・システ
ム。 - 【請求項６】前記共有メモリから前記ブロックのデータ
を前記自プロセッサの占有メモリに読み出したプロセッ
サにおいて、前記占有メモリに保持される前記ブロック
のデータを更新した場合、更新された前記占有メモリ上
の前記データの写しを前記共有メモリの該当するブロッ
クに書き込むとともに、前記ブロックの前記識別子記憶
領域の内容を前記自プロセッサの識別子に更新する、こ
とを特徴とする、請求項４又は５記載のマルチプロセッ
サ・システム。 - 【請求項７】前記共有メモリの排他制御部でブロックの
占有権を確保したプロセッサが、前記ブロックの識別子
記憶領域を参照し、前記識別子記憶領域の値が自プロセ
ッサの識別子と一致しない場合、前記プロセッサは、前
記共有メモリの前記ブロックのデータを参照するととも
に、自プロセッサの占有メモリに前記ブロックのデータ
の写しがある場合にはこれを破棄する、ことを特徴とす
る、請求項４乃至６のいずれか一に記載のマルチプロセ
ッサ・システム。 - 【請求項８】前記共有メモリのブロックの識別子記憶領
域の内容と、占有権を持つプロセッサの識別子と、を比
較し、占有権を持つプロセッサの識別子と一致した場合
には、前記共有メモリに対する参照処理に対して、占有
権を持つプロセッサに対して、該プロセッサの占有メモ
リを参照するように通知する識別子制御部を備えたこと
を特徴とする、請求項４記載のマルチプロセッサ・シス
テム。 - 【請求項９】共通バスに接続され、それぞれ固有の識別
子を有する複数のプロセッサと、 前記共通バスに接続され前記複数のプロセッサにより共
有される共有メモリと、 前記共有メモリに対する各プロセッサの処理を調停し排
他制御を行う排他制御部と、を備えたマルチプロセッサ
システムにおいて、 前記共有メモリは、前記共有メモリの記憶領域を複数の
ブロックに分割してなるデータブロックと、該分割され
た個々のブロック毎に、データブロックを最後に更新し
たプロセッサを示す識別子を記憶する識別子記憶領域
と、を備え、 前記プロセッサは、前記排他制御部を介して占有が許可
された前記共有メモリのブロックの写しを記憶保持する
占有メモリを備え、 前記共有メモリのブロックに対する処理を行うプロセッ
サにおいて、前記ブロックの前記識別子記憶領域の内容
と、前記自プロセッサの識別子とを比較し、前記識別子
記憶領域の内容が前記自プロセッサの識別子と一致した
場合には、前記共有メモリのデータをアクセスせずに、
前記自プロセッサの前記占有メモリに格納されているデ
ータをアクセスする、 処理を前記プロセッサに実行させるためのプログラムを
記録した記録媒体。 - 【請求項１０】請求項９記載の記録媒体において、前記
共有メモリのブロックに対する処理を行うプロセッサに
おいて、前記ブロックの前記識別子記憶領域の内容と、
前記自プロセッサの識別子とを比較し、前記識別子記憶
領域の内容が、前記自プロセッサの識別子と一致しない
場合には、前記共有メモリから前記ブロックのデータを
前記自プロセッサの占有メモリに読み出し、前記識別子
記憶領域の内容はそのままとし、 前記共有メモリから前記データブロックを前記自プロセ
ッサの占有メモリに読み出したプロセッサにおいて、前
記占有メモリに保持される前記ブロックデータを更新し
た場合、更新された前記占有メモリ上の前記データの写
しを前記共有メモリの該当するブロックに書き込むとと
もに、前記ブロックの前記識別子記憶領域の内容を前記
自プロセッサの識別子に更新する、処理を前記プロセッ
サに実行させるためのプログラムを記録した記録媒体。 - 【請求項１１】請求項９又は１０記載の記録媒体におい
て、前記共有メモリの排他制御部でブロックの占有権を
確保したプロセッサが、前記ブロックの識別子記憶領域
を参照し、前記識別子記憶領域の値が自プロセッサの識
別子と一致しない場合、前記プロセッサは、前記共有メ
モリのブロックのデータを参照するとともに、自プロセ
ッサの占有メモリに前記ブロックのデータの写しがある
場合にはこれを破棄する処理を前記プロセッサに実行さ
せるためのプログラムを記録した記録媒体。 - 【請求項１２】複数のプロセッサにより共有される共有
メモリと、前記共有メモリに対する各プロセッサの処理
を調停する排他制御部を備えたマルチプロセッサの共有
メモリの制御方法であって、 前記共有メモリは、前記共有メモリを複数に分割してな
るブロック毎に、前記ブロックを最後に更新したプロセ
ッサを示す識別子を記憶する識別子記憶領域を備え、 前記共有メモリ内のブロックに対する処理を行うプロセ
ッサは、前記識別子記憶領域の内容と自プロセッサの識
別子とを比較し、前記比較の結果、前記自プロセッサの
識別子と一致した場合には、前記共有メモリを参照せ
ず、前記自プロセッサの占有メモリを参照する、ことを
特徴とする、共有メモリの制御方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000033227A JP2001222466A (ja) | 2000-02-10 | 2000-02-10 | マルチプロセッサ・システムと共有メモリ制御システム及び方法並びに記録媒体 |
| US09/777,771 US20010014932A1 (en) | 2000-02-10 | 2001-02-08 | Multi-processor system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000033227A JP2001222466A (ja) | 2000-02-10 | 2000-02-10 | マルチプロセッサ・システムと共有メモリ制御システム及び方法並びに記録媒体 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001222466A true JP2001222466A (ja) | 2001-08-17 |
Family
ID=18557735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000033227A Pending JP2001222466A (ja) | 2000-02-10 | 2000-02-10 | マルチプロセッサ・システムと共有メモリ制御システム及び方法並びに記録媒体 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010014932A1 (ja) |
| JP (1) | JP2001222466A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013171547A (ja) * | 2012-02-23 | 2013-09-02 | Hitachi Automotive Systems Ltd | 車両用制御装置 |
| JP2021190002A (ja) * | 2020-06-04 | 2021-12-13 | 富士フイルムビジネスイノベーション株式会社 | 情報処理装置及びプログラム |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7363447B1 (en) * | 2001-08-07 | 2008-04-22 | Symantec Operating Corporation | System and method for providing safe data movement using third party copy techniques |
| US7281081B1 (en) * | 2001-08-07 | 2007-10-09 | Symantec Operating Corporation | System and method for preventing sector slipping in a storage area network |
| US7089368B2 (en) * | 2002-02-12 | 2006-08-08 | Ip-First, Llc | Microprocessor apparatus and method for exclusively prefetching a block of cache lines from memory |
| US7080210B2 (en) * | 2002-02-12 | 2006-07-18 | Ip-First, Llc | Microprocessor apparatus and method for exclusive prefetch of a cache line from memory |
| US7080211B2 (en) * | 2002-02-12 | 2006-07-18 | Ip-First, Llc | Microprocessor apparatus and method for prefetch, allocation, and initialization of a cache line from memory |
| US7089371B2 (en) * | 2002-02-12 | 2006-08-08 | Ip-First, Llc | Microprocessor apparatus and method for prefetch, allocation, and initialization of a block of cache lines from memory |
| US7111125B2 (en) * | 2002-04-02 | 2006-09-19 | Ip-First, Llc | Apparatus and method for renaming a data block within a cache |
| US7188215B2 (en) * | 2003-06-19 | 2007-03-06 | Ip-First, Llc | Apparatus and method for renaming a cache line |
| US8935485B2 (en) | 2011-08-08 | 2015-01-13 | Arm Limited | Snoop filter and non-inclusive shared cache memory |
| US10310897B2 (en) * | 2016-09-30 | 2019-06-04 | Intel Corporation | Hardware accelerators and methods for offload operations |
-
2000
- 2000-02-10 JP JP2000033227A patent/JP2001222466A/ja active Pending
-
2001
- 2001-02-08 US US09/777,771 patent/US20010014932A1/en not_active Abandoned
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JP2013171547A (ja) * | 2012-02-23 | 2013-09-02 | Hitachi Automotive Systems Ltd | 車両用制御装置 |
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| JP7463855B2 (ja) | 2020-06-04 | 2024-04-09 | 富士フイルムビジネスイノベーション株式会社 | 情報処理装置及びプログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010014932A1 (en) | 2001-08-16 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20030924 |
|
| A521 | Request for written amendment filed |
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|
| A521 | Request for written amendment filed |
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|
| A911 | Transfer to examiner for re-examination before appeal (zenchi) |
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|
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|
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