JP7463855B2 - 情報処理装置及びプログラム - Google Patents

Description

本発明は、情報処理装置及びプログラムに関する。

キャッシュコヒーレンシーを保つための技術が知られている。例えば特許文献１には、共有メモリにおいて書き込み処理が完了していないエリアを管理表に登録し、要求装置からのデータの要求が登録されたエリアに対するものであるか否かに応じて調停バスおよびメモリコントローラのいずれか一方からデータを取得し、このデータを要求装置に転送する技術が記載されている。

特開２０１６－１７７７５１号公報

装置が複数のプロセッサを備える場合、一のプロセッサが他のプロセッサの作成したデータを取得し、このデータを用いて処理を実行することがある。ここで、他のプロセッサの作成したデータがそのキャッシュメモリに記憶されてからメモリに読み込まれるまでの間、キャッシュメモリとメモリとの間でデータの不整合が生じる。この状態において、一のプロセッサがこのデータが記憶されるメモリのアドレスを指定してデータの取得を要求すると、対象のデータとは異なるデータがメモリから取得され、異なるデータを用いて誤った処理が実行されてしまう。
本発明は、メモリへの書き込み処理の状況を管理する管理表を用いてデータの取得先をキャッシュメモリとメモリとの間で切り替える構成に比して、簡易な方法で、他のプロセッサのキャッシュメモリに記憶された対象のデータがメモリに読み込まれる前に、対象のデータとは異なるデータがメモリから取得され、このデータを用いた誤った処理が実行されるのを防ぐことを目的とする。

請求項１に係る発明は、プロセッサを備え、前記プロセッサは、他のプロセッサのキャッシュメモリからメモリに読み込まれた第１データを取得し、前記第１データに前記プロセッサの識別子が付加されていない場合には、前記キャッシュメモリに記憶された第２データを取得し、前記第２データを用いて処理を実行することを特徴とする情報処理装置である。

請求項２に係る発明は、請求項１に記載の情報処理装置において、前記プロセッサは、キャッシュ制御部を経由しない第１通信路を用いて前記第１データを取得し、前記第１データに前記識別子が付加されていない場合には、前記キャッシュ制御部を経由する第２通信路を用いて前記第２データを取得し、前記キャッシュ制御部は、前記プロセッサからの要求に応じて、前記キャッシュメモリから前記第２データを読み出して前記プロセッサに転送することを特徴とする。

請求項３に係る発明は、請求項１に記載の情報処理装置において、前記他のプロセッサは、前記第１データ及び前記第２データの各データに、当該データの転送先の識別子を付加することを特徴とする。

請求項４に係る発明は、請求項３に記載の情報処理装置において、前記他のプロセッサは、前記第１データ及び前記第２データの各データの先頭部に、前記転送先の識別子を付加することを特徴とする。

請求項５に係る発明は、請求項１に記載の情報処理装置において、前記プロセッサは、前記第２データに前記プロセッサの識別子が付加されている場合には、前記第２データを用いて前記処理を実行することを特徴とする。

請求項６に係る発明は、請求項５に記載の情報処理装置において、前記プロセッサは、前記第２データに前記プロセッサの識別子が付加されていない場合には、前記キャッシュメモリから前記メモリに読み込まれた第３データを取得し、前記第２データに代えて前記第３データを用いて前記処理を実行することを特徴とする。

請求項７に係るプログラムは、コンピュータに、他のプロセッサのキャッシュメモリからメモリに読み込まれた第１データを取得するステップと、前記第１データにプロセッサの識別子が付加されていない場合には、前記キャッシュメモリに記憶された第２データを取得するステップと、前記第２データを用いて処理を実行するステップとを実行させるためのプログラムである。

請求項１に係る発明によれば、メモリへの書き込み処理の状況を管理する管理表を用いてデータの取得先をキャッシュメモリとメモリとの間で切り替える構成に比して、簡易な方法で、他のプロセッサのキャッシュメモリに記憶された対象のデータがメモリに読み込まれる前に、対象のデータとは異なるデータがメモリから取得され、このデータを用いた誤った処理が実行されるのを防ぐことができる。
請求項２に係る発明によれば、メモリへの書き込み処理の状況を管理する管理表を用いてデータの取得先をキャッシュメモリとメモリとの間で切り替える構成に比して、簡易な方法で、他のプロセッサのキャッシュメモリに記憶された対象のデータがメモリに読み込まれる前に、対象のデータとは異なるデータがメモリから取得され、このデータを用いた誤った処理が実行されるのを防ぐことができる。
請求項３に係る発明によれば、メモリへの書き込み処理の状況を管理する管理表を用いてデータの取得先をキャッシュメモリとメモリとの間で切り替える構成に比して、簡易な方法で、他のプロセッサのキャッシュメモリに記憶された対象のデータがメモリに読み込まれる前に、対象のデータとは異なるデータがメモリから取得され、このデータを用いた誤った処理が実行されるのを防ぐことができる。
請求項４に係る発明によれば、プロセッサは、第１データを全て取得しなくても、第１データが自分宛のデータであるか否かが分かる。
請求項５に係る発明によれば、プロセッサがメモリから第１データを取得した後、他のプロセッサのキャッシュメモリから第２データを取得するまでの間に、対象のデータが他のプロセッサのキャッシュメモリからメモリに読み込まれ、キャッシュメモリから削除された場合でも、対象のデータとは異なるデータがキャッシュメモリから取得され、このデータを用いた誤った処理が実行されるのを防ぐことができる。
請求項６に係る発明によれば、プロセッサがメモリから第１データを取得した後、他のプロセッサのキャッシュメモリから第２データを取得するまでの間に、対象のデータが他のプロセッサのキャッシュメモリからメモリに読み込まれ、キャッシュメモリから削除された場合でも、対象のデータとは異なるデータがキャッシュメモリから取得され、このデータを用いた誤った処理が実行されるのを防ぐことができる。
請求項７に係る発明によれば、メモリへの書き込み処理の状況を管理する管理表を用いてデータの取得先をキャッシュメモリとメモリとの間で切り替える構成に比して、簡易な方法で、他のプロセッサのキャッシュメモリに記憶された対象のデータがメモリに読み込まれる前に、対象のデータとは異なるデータがメモリから取得され、このデータを用いた誤った処理が実行されるのを防ぐことができる。

制御装置１００のハードウェア構成の一例を示す図である。 第１通信路の一例である通信路１８０を示す図である。 第２通信路の一例である通信路１９０又は１９５を示す図である。 処理モジュール１２０の機能構成の一例を示す図である。 処理モジュール１２０が取得するデータの構成の一例を示す図である。 制御装置１００の動作の一例を示すシーケンスチャートである。 制御装置１００の動作の一例を示すシーケンスチャートである。

１．構成
図１は、制御装置１００のハードウェア構成の一例を示す図である。制御装置１００は、例えばコピー機能、プリント機能、スキャン機能、ファクシミリ機能等の複数の機能を有する画像処理装置のコントローラとして用いられる。制御装置１００は、本発明に係る「情報処理装置」の一例である。制御装置１００は、ＣＰＵ（Central Processing Unit）１１０と、複数の処理モジュール１２０Ａ・・・１２０Ｎ（以下、総称して「処理モジュール１２０」という。）と、共有メモリ１３０と、メモリコントローラ１４０と、ＣＣＩ（Cache Coherent Interconnect）１５０と、内部バス１６０及び１７０とを備える。処理モジュール１２０は、内部バス１６０及びＣＣＩ１５０を介してＣＰＵ１１０に接続されている。また、処理モジュール１２０は、内部バス１６０、内部バス１７０、及びメモリコントローラ１４０を介して共有メモリ１３０に接続されている。ＣＰＵ１１０、複数の処理モジュール１２０、メモリコントローラ１４０、ＣＣＩ１５０、内部バス１６０及び１７０は、例えばＡＳＩＣ（application specific integrated circuit）により実現される。

ＣＰＵ１１０は、共有メモリ１３０に記憶されたプログラムを実行することにより、処理モジュール１２０を制御して各種の処理を行う。例えばＣＰＵ１１０は、処理モジュール１２０を起動し、処理モジュール１２０に処理の指示を行う。また、ＣＰＵ１１０は、処理モジュール１２０の処理に用いられるデータを作成する。このデータには、例えばプリントデータやアドレス配列データが含まれる。ＣＰＵ１１０は、本発明に係る「他のプロセッサ」の一例である。ＣＰＵ１１０は、キャッシュメモリ１１１を有する。キャッシュメモリ１１１には、例えばＬ２キャッシュが用いられる。キャッシュメモリ１１１には、ＣＰＵ１１０により作成されたデータが記憶される。例えばプリントデータが作成された場合、このプリントデータが一画素ずつキャッシュメモリ１１１に記憶される。キャッシュメモリ１１１に記憶されたデータは、或るタイミングでフラッシュされる。これにより、キャッシュメモリ１１１に記憶されたデータが共有メモリ１３０に読み込まれる。ここで、キャッシュメモリ１１１に記憶されたデータがフラッシュされるまでの間は、キャッシュメモリ１１１と共有メモリ１３０との間でデータの不整合が生じる。

処理モジュール１２０は、ＣＰＵ１１０が作成したデータを用いて処理を行う。例えば複数の処理モジュール１２０は、それぞれ異なる画像処理を行う複数の画像処理回路である。ＣＰＵ１１０が作成したデータに対して一連の複数の画像処理を施す場合、複数の処理モジュール１２０が協働して、このデータに対して順番に画像処理を施す。処理モジュール１２０が処理を行う順序は、例えば利用者が利用する画像処理装置の機能やその設定によって決められる。処理モジュール１２０は、本発明に係る「プロセッサ」の一例である。

共有メモリ１３０は、制御装置１００の各部によって共有される記憶領域であり、各種のデータを記憶する。共有メモリ１３０には、例えばＤＤＲ ＳＤＲＡＭ（Double Data Rate Synchronous Dynamic Random Access Memory）が用いられる。共有メモリ１３０には、ＣＰＵ１１０により実行されるプログラムが記憶されている。なお、このプログラムは、図示せぬ外部記憶装置から共有メモリ１３０に読み込まれてもよい。また、共有メモリ１３０には、キャッシュメモリ１１１からデータが読み込まれて記憶される。メモリコントローラ１４０は、共有メモリ１３０を制御する。例えばメモリコントローラ１４０は、共有メモリ１３０に対してデータの読み書きを行う。

ＣＣＩ１５０は、キャッシュコヒーレンス制御を行う。例えばＣＣＩ１５０は、処理モジュール１２０から要求されたデータがキャッシュメモリ１１１に存在する場合、キャッシュメモリ１１１からデータを読み出して、処理モジュール１２０に転送する。この場合、ＣＣＩ１５０は、キャッシュメモリ１１１を制御して、キャッシュメモリ１１１に対してデータの読み書きを行う。ＣＣＩ１５０は、本発明に係る「キャッシュ制御部」の一例である。一方、ＣＣＩ１５０は、処理モジュール１２０から要求されたデータがキャッシュメモリ１１１に存在しない場合、メモリコントローラ１４０に共有メモリ１３０からのこのデータの取得を要求し、この要求に応じて共有メモリ１３０から取得されたデータを処理モジュール１２０に転送する。また、ＣＣＩ１５０は、処理モジュール１２０の要求を調停する。ここでいう「調停」とは、複数の要求を受けて、それらの要求に対して、対象となるデータの所在を特定したり、処理する順序を割当てて各要求の要求元をその要求の処理が実行されるまで待機させたりすることをいう。

処理モジュール１２０がデータの取得に用いる通信経路には、ＣＣＩ１５０を経由しない第１通信路と、ＣＣＩ１５０を経由する第２通信路とがある。図２は、第１通信路の一例である通信路１８０を示す図である。図２に示されるように、通信路１８０は、処理モジュール１２０から内部バス１６０及び１７０、及びメモリコントローラ１４０を順番に経由して共有メモリ１３０に到達し、メモリコントローラ１４０、内部バス１７０及び１６０を順番に経由して処理モジュール１２０に戻る。図３は、第２通信路の一例である通信路１９０又は１９５を示す図である。処理モジュール１２０から要求されたデータがキャッシュメモリ１１１に存在する場合には通信路１９０が用いられる。一方、処理モジュール１２０から要求されたデータがキャッシュメモリ１１１に存在しない場合には通信路１９５が用いられる。図３（ａ）に示されるように、通信路１９０は、処理モジュール１２０から内部バス１６０及びＣＣＩ１５０を順番に経由してキャッシュメモリ１１１に到達し、ＣＣＩ１５０及び内部バス１６０を順番に経由して処理モジュール１２０に戻る。一方、図３（ｂ）に示されるように、通信路１９５は、通信路１９０と同様に、処理モジュール１２０から内部バス１６０及びＣＣＩ１５０を順番に経由してキャッシュメモリ１１１に一旦到達した後、ＣＣＩ１５０、内部バス１７０、及びメモリコントローラ１４０を順番に経由して共有メモリ１３０に到達し、メモリコントローラ１４０、内部バス１７０、ＣＣＩ１５０、及び内部バス１６０を順番に経由して処理モジュール１２０に戻る。

データの取得に用いられる通信経路には、データの取得にかかる時間が短くなるように第１通信路又は第２通信路のいずれかが予め設定されている。データの取得にかかる時間は、通信路１９０が最も短く、通信路１８０が次に短く、通信路１９５が最も長い。ここで、プリントデータのようにサイズが大きいデータを扱う場合には、予めＣＣＩ１５０を経由しない第１通信路が設定されることが多い。このようなデータを取得する場合には、ＣＣＩ１５０がキャッシュメモリ１１１にアクセスした際に、処理モジュール１２０から要求されたデータが既に共有メモリ１３０に読み込まれており、キャッシュメモリ１１１に存在しないことが多い。この場合には、図３（ａ）に示される通信路１９０ではなく、図３（ｂ）に示される通信路１９５を用いてデータが取得されるため、データの取得にかかる時間が長くなる。一方、予めＣＣＩ１５０を経由しない第１通信路が設定されている場合には、図２に示される通信路１８０を用いてデータが取得されるため、図３（ｂ）に示される通信路１９５を用いてデータを取得する場合に比べて、データの取得にかかる時間が短くなる。

図４は、処理モジュール１２０の機能構成の一例を示す図である。処理モジュール１２０は、転送制御部１２１と、処理部１２２として機能する。転送制御部１２１は、処理モジュール１２０とキャッシュメモリ１１１又は共有メモリ１３０との間で行われるデータの転送を制御する。転送制御部１２１には、ＣＰＵ１１０を介さずに処理モジュール１２０と共有メモリ１３０との間で直接データ転送を行うＤＭＡ（Direct Memory Access）コントローラが含まれる。転送制御部１２１は、コマンド生成部１２５と、転送部１２６と、受付部１２７と、データ判定部１２８とを有する。コマンド生成部１２５は、処理部１２２からの要求に応じて、データの取得を要求するコマンドを生成する。転送部１２６は、コマンド生成部１２５が生成したコマンドをＣＣＩ１５０又はメモリコントローラ１４０に転送する。受付部１２７は、ＣＣＩ１５０又はメモリコントローラ１４０によりキャッシュメモリ１１１又共有メモリ１３０から読み出されて転送されたデータを受け付ける。データ判定部１２８は、受付部１２７が受け付けたデータが自処理モジュール１２０宛のデータであるか否かを判定する。受付部１２７が受け付けたデータが自処理モジュール１２０宛のデータである場合、このデータは処理部１２２に供給される。一方、受付部１２７が受け付けたデータが自処理モジュール１２０宛のデータではない場合、例えば受付部１２７が受け付けたデータは破棄され、処理部１２２には供給されない。処理部１２２は、処理に必要なデータを転送制御部１２１に要求し、この要求に応じて取得されたデータを用いて処理を実行する。

図５は、処理モジュール１２０が取得するデータの構成の一例を示す図である。このデータは、ＣＰＵ１１０により作成される。データには、ヘッダとデータ本体とが含まれる。ヘッダは、ＣＰＵ１１０によりデータの先頭に付加される情報であり、本発明に係る「データの先頭部」の一例である。ヘッダには、ヘッダサイズと、識別子と、データカウントとが含まれる。ヘッダサイズは、ヘッダのデータ量を示す。識別子は、データの転送先となる処理モジュール１２０を一意に識別する情報である。この識別子は、例えば一ワードの文字、数字、又は記号で示される。データの転送先となる処理モジュール１２０は、例えば一連の複数の画像処理のうち最初に画像処理を行う処理モジュール１２０である。例えば一連の複数の画像処理が行われる場合、ＣＰＵ１１０が作成したデータはまず、これらの画像処理のうち最初の画像処理を行う処理モジュール１２０に転送される。この場合、最初の画像処理を行う処理モジュール１２０がデータの転送先となるため、この処理モジュール１２０の識別子がヘッダに付加される。データカウントは、データセット全体におけるデータの位置を示す。例えばデータがプリントデータである場合、データカウントは、データが属するページ数及びバンド数を示す。なお、データカウントはヘッダに含まれなくてもよい。

２．動作
以下の説明において、ＣＰＵ１１０を処理の主体として記載する場合、これは共有メモリ１３０に記憶されたプログラムと、このプログラムを実行するＣＰＵ１１０との協働により、ＣＰＵ１１０が演算を行い又は他のハードウェア要素の動作を制御することにより、処理が行われることを意味する。また、処理モジュール１２０を処理の主体として記載する場合、これはＣＰＵ１１０の制御の下、処理モジュール１２０により処理が行われることを意味する。

図６及び図７は、制御装置１００の動作の一例を示すシーケンスチャートである。この動作は、例えばＣＰＵ１１０がデータを作成したことを契機として開始される。ここでは、このデータの転送先が処理モジュール１２０Ａであるものとする。この場合、このデータのヘッダには、処理モジュール１２０Ａの識別子が含まれる。なお、ＣＰＵ１１０は、このデータの他に、他の処理モジュール１２０が転送先となるデータを作成してもよい。

ステップＳ１１において、ＣＰＵ１１０は、作成したデータを書き込む共有メモリ１３０の記憶領域を示すアドレスを設定する。ステップＳ１２において、ＣＰＵ１１０は処理モジュール１２０Ａがこのデータを取得する際に用いる通信経路を設定する。例えば予めＣＣＩ１５０を経由しない第１通信路が設定されている場合には、この第１通信路が設定される。一方、予めＣＣＩ１５０を経由する第２通信路が設定されている場合には、この第２通信路が設定される。ステップＳ１３において、ＣＰＵ１１０は、処理モジュール１２０Ａの転送制御部１２１を起動し、ステップＳ１１及びＳ１２において設定されたアドレス及び通信経路を処理モジュール１２０Ａに通知する。

ステップＳ１４において、処理モジュール１２０Ａは、ＣＰＵ１１０により設定された通信経路を初期通信経路に決定する。例えばＣＰＵ１１０により第１通信路が設定された場合には、この第１通信路が初期通信経路として決定される。一方、ＣＰＵ１１０により第２通信路が設定された場合には、この第２通信路が初期通信経路として決定される。ステップＳ１５において、処理モジュール１２０Ａは、初期通信経路がＣＣＩ１５０を経由するか否かを判定する。例えば初期通信経路が第２通信路である場合には、初期通信経路がＣＣＩ１５０を経由すると判定される（ステップＳ１５の判定がＹＥＳ）。この場合、ステップＳ１６に進み、処理モジュール１２０Ａは、通信路１９０を用いてＣＣＩ１５０にデータを要求する。例えば処理モジュール１２０Ａにおいて、処理部１２２は、処理に必要なデータの取得を転送制御部１２１に要求する。コマンド生成部１２５は、ＣＰＵ１１０により設定されたアドレスを指定して、このアドレスが示す記憶領域に記憶されたデータの取得を要求するコマンドを生成する。転送部１２６は、通信路１９０を用いてこのコマンドをＣＣＩ１５０に転送する。このコマンドは、図３（ａ）に示されるように、内部バス１６０を経由してＣＣＩ１５０に到達する。

ステップＳ１７において、ＣＣＩ１５０は、このコマンドに従って、キャッシュメモリ１１１にアクセスする。ステップＳ１８において、ＣＣＩ１５０は、キャッシュヒットしたか否かを判定する。例えばキャッシュメモリ１１１は、キャッシュメモリ１１１に記憶されている各データについて、そのデータが記憶されているキャッシュメモリ１１１の記憶領域を示すアドレスと、そのデータについて設定された共有メモリ１３０の記憶領域を示すアドレスとの対応関係を示すアドレス情報を記憶している。このアドレス情報に基づいて、コマンドが指定する共有メモリ１３０のアドレスに対応するキャッシュメモリ１１１のアドレスが特定される。このアドレスが示す記憶領域にデータが存在する場合には、キャッシュヒットしたと判定される（ステップＳ１８の判定がＹＥＳ）。この場合、ステップＳ２２に進み、ＣＣＩ１５０は、特定されたアドレスが示すキャッシュメモリ１１１の記憶領域からデータを読み出し、通信路１９０を用いて処理モジュール１２０Ａに転送する。このデータは、図３（ａ）に示されるように、内部バス１６０を経由して処理モジュール１２０Ａに到達する。

一方、ステップＳ１８において、例えば特定されたアドレスにデータが存在しない場合には、キャッシュヒットしない、すなわちキャッシュミスしたと判定される（ステップＳ１８の判定がＮＯ）。この場合、ステップＳ１９に進み、ＣＣＩ１５０は、通信路１９５を用いて、データの取得を要求するコマンドをメモリコントローラ１４０に転送する。このコマンドは、例えば図３（ｂ）に示されるように、内部バス１７０を介してメモリコントローラ１４０に到達する。

ステップＳ２０において、メモリコントローラ１４０は、このコマンドに従って、共有メモリ１３０にアクセスし、コマンドが指定するアドレスが示す記憶領域からデータを読み出す。ステップＳ２１において、メモリコントローラ１４０は、通信路１９５を用いて、このデータをＣＣＩ１５０に転送する。このデータは、図３（ｂ）に示されるように、内部バス１７０を経由してＣＣＩ１５０に到達する。そして、上述したステップＳ２２に進み、メモリコントローラ１４０から転送されたデータがさらに通信路１９５を用いて処理モジュール１２０Ａに転送される。このデータは、図３（ｂ）に示されるように、内部バス１６０を経由して処理モジュール１２０Ａに到達する。

ステップＳ２３において、処理モジュール１２０Ａは、受付部１２７においてこのデータを受け付ける。これにより、データが取得される。データの転送が完了すると、ステップＳ２４において、処理モジュール１２０Ａは、割り込みによってＣＰＵ１１０にデータの転送完了を通知する。ステップＳ２５において、ＣＰＵ１１０は、処理モジュール１２０Ａの転送制御部１２１の制御を終了する。ステップＳ２６において、処理モジュール１２０Ａは、ステップＳ２３において取得されたデータを用いて処理部１２２において処理を行う。例えばデータを用いて画像処理が行われる。

一方、上述したステップＳ１５において、例えば初期通信経路が第１通信路である場合、初期通信経路がＣＣＩ１５０を経由しないと判定される（ステップＳ１５の判定がＮＯ）。この場合、図７に示されるステップＳ３１に進み、処理モジュール１２０Ａは、通信路１８０を用いてメモリコントローラ１４０にデータのヘッダ部を要求する。例えば処理モジュール１２０Ａにおいて、処理部１２２は、処理に必要なデータの取得を転送制御部１２１に要求する。コマンド生成部１２５は、ＣＰＵ１１０により設定されたアドレスを指定して、このアドレスが示す記憶領域に記憶されたデータのヘッダ部の取得を要求するコマンドを生成する。転送部１２６は、通信路１８０を用いてこのコマンドをメモリコントローラ１４０に転送する。このコマンドは、図２に示されるように、内部バス１６０及び１７０を経由してメモリコントローラ１４０に到達する。

ステップＳ３２において、メモリコントローラ１４０は、このコマンドに従って、共有メモリ１３０にアクセスし、コマンドが指定するアドレスが示す記憶領域からデータのヘッダ部を読み出す。このデータは、ＣＰＵ１１０のキャッシュメモリ１１１から共有メモリ１３０に読み込まれたデータであり、本発明に係る「第１データ」の一例である。ここで、ＣＰＵ１１０がデータをキャッシュメモリ１１１から共有メモリ１３０に読み込んだ後にメモリコントローラ１４０が共有メモリ１３０にアクセスした場合には、コマンドが指定するアドレスが示す共有メモリ１３０の記憶領域には処理モジュール１２０Ａにより要求されたデータが記憶されているため、このデータのヘッダ部が読み出される。一方、ＣＰＵ１１０がデータをキャッシュメモリ１１１から共有メモリ１３０に読み込む前にメモリコントローラ１４０が共有メモリ１３０にアクセスした場合には、コマンドが指定するアドレスが示す共有メモリ１３０の記憶領域には処理モジュール１２０Ａにより要求されたデータは記憶されていないため、このデータとは異なる他のデータのヘッダ部が読み出される。ステップＳ３３において、メモリコントローラ１４０は、通信路１８０を用いてデータのヘッダ部を処理モジュール１２０Ａに転送する。このデータのヘッダ部は、図３（ｂ）に示されるように、内部バス１７０及び１６０を経由して処理モジュール１２０Ａに到達する。

ステップＳ３４において、処理モジュール１２０Ａは、受付部１２７においてこのデータのヘッダ部を受け付ける。これにより、データのヘッダ部が取得される。ステップＳ３５において、処理モジュール１２０Ａは、データ判定部１２８において、データのヘッダに含まれる識別子に基づいて、このデータが処理モジュール１２０Ａ宛のデータであるか否かを判定する。例えばヘッダに処理モジュール１２０Ａの識別子が含まれる場合には、このデータは処理モジュール１２０Ａ宛のデータであると判定される（ステップＳ３５の判定がＹＥＳ）。この場合、ステップＳ３６に進み、ステップＳ３６～Ｓ３８において、処理モジュール１２０Ａは、上述したステップＳ３１～Ｓ３３と同様に、メモリコントローラ１４０へのアクセスを継続し、残りのデータを取得する。データの転送が完了すると、図６に示されるステップＳ２３に進む。この場合、上述したステップＳ２６では、ステップＳ３８において転送されたデータを用いて処理が行われる。

一方、上述してステップＳ３５において、例えばヘッダに処理モジュール１２０Ａの識別子とは異なる識別子が含まれる場合、すなわちデータに処理モジュール１２０Ａの識別子が付加されていない場合には、このデータは処理モジュール１２０Ａ宛のデータではないと判定される（ステップＳ３５の判定がＮＯ）。これは、ＣＰＵ１１０がキャッシュメモリ１１１から共有メモリ１３０にデータを読み込む前にメモリコントローラ１４０が共有メモリ１３０にアクセスしたことにより、処理モジュール１２０Ａにより要求されたデータとは異なる他のデータのヘッダが取得されたことを示す。この場合、ステップＳ３９に進み、処理モジュール１２０Ａは、上述したステップＳ１６と同様に、通信路１９０を用いてＣＣＩ１５０にデータを要求する。このとき、データの取得を要求するコマンドは、図３（ａ）に示されるように、内部バス１６０を経由してＣＣＩ１５０に到達する。また、この場合、ステップＳ３４において取得されたデータのヘッダ部は破棄される。

ステップＳ４０において、ＣＣＩ１５０は、このコマンドに従って、キャッシュメモリ１１１にアクセスし、キャッシュメモリ１１１からデータを読み出す。このデータは、本発明に係る「第２データ」の一例である。ステップＳ４１において、ＣＣＩ１５０は、通信路１９０を用いて、キャッシュメモリ１１１から読み出したデータを処理モジュール１２０Ａに転送する。このデータは、例えば図３（ａ）に示されるように、内部バス１６０を経由して処理モジュール１２０Ａに到達する。データの転送が完了すると、図６に示されるステップＳ２３に進む。この場合、上述したステップＳ２６では、ステップＳ４１において転送されたデータを用いて処理が行われる。

仮に、ＣＰＵ１１０のキャッシュメモリ１１１に記憶されたデータが共有メモリ１３０に読み込まれる前に、このデータとは異なる他のデータが共有メモリ１３０から取得された場合に、他のデータを用いて処理が実行されると、誤った処理が実行されることにより不具合が生じてしまう。例えばデータがプリントデータである場合には、対象のデータとは異なる他のデータを用いてプリント処理が行われると、画像にノイズが入り、画像が乱れてしまう。また、データがアドレス値である場合には、対象のデータとは異なる他のデータを用いてデータを取得する処理が行われると、例えば他のデータがアクセス禁止領域のアドレス値を示すときは、アクセス禁止領域からデータを読み出そうとして、制御装置１００が停止してしまう虞がある。しかし、上述した実施形態によれば、ＣＰＵ１１０のキャッシュメモリ１１１に記憶されたデータが共有メモリ１３０に読み込まれる前に、このデータとは異なる他のデータが共有メモリ１３０から取得された場合にも、このデータに付加された識別子に基づいて自処理モジュール１２０宛のデータではないと判定されてこのデータを用いた処理が行われないため、他のデータを用いた誤った処理が実行されるのが防止される。また、他のデータを用いた誤った処理が実行されるのを防ぐために、例えば共有メモリ１３０への書き込み処理の状況を管理する管理表を用いてデータの取得先をキャッシュメモリ１１１と共有メモリ１３０との間で切り替える構成も考えられるが、管理表を作成及び更新する手間がかかり、処理も複雑になる。上述した実施形態では、このような管理表を用いずに、データに識別子を付加する簡易な方法で、他のデータを用いた誤った処理が実行されるのが動的に防止される。さらに、識別子がデータのヘッダに付加されるため、データを全て取得しなくても、このデータが自処理モジュール１２０宛のデータであるか否かが分かる。

３．変形例
上述した実施形態は、本発明の一例である。本発明は、上述した実施形態に限定されない。また、上述した実施形態が以下の例のように変形して実施されてもよい。このとき、以下の２以上の変形例が組み合わせて用いられてもよい。

上述した実施形態において、通信路１８０を用いて共有メモリ１３０から取得されたデータが自処理モジュール１２０宛のデータではない場合に、通信路１９０を用いてキャッシュメモリ１１１から取得されたデータについても自処理モジュール１２０宛のデータであるか否かが判定されてもよい。この場合、上述したステップＳ３６～ステップＳ３８では、まず通信路１９０を用いてデータのヘッダ部が取得される。続いて、上述したステップＳ３５と同様に、このデータのヘッダに含まれる識別子に基づいて、このデータが自処理モジュール１２０宛のデータであるか否かが判定される。例えばこのデータのヘッダに自処理モジュール１２０の識別子が付加されている場合には、自処理モジュール１２０宛のデータであると判定される。この場合、このデータを用いて処理が行われる。一方、このデータのヘッダに自処理モジュール１２０の識別子とは異なる識別子が付加されている場合には、自処理モジュール１２０宛のデータではないと判定される。この場合、このデータが破棄される。また、上述したステップＳ３１～Ｓ３２と同様に、再び通信路１８０を用いて共有メモリ１３０からデータが取得される。このデータは、キャッシュメモリ１１１から共有メモリ１３０に読み込まれたデータであり、本発明に係る「第３データ」の一例である。この場合、このデータを用いて処理が行われる。上述したステップＳ３２においてメモリコントローラ１４０が共有メモリ１３０にアクセスしてから上述したステップＳ４０においてＣＣＩ１５０がキャッシュメモリ１１１にアクセスするまでの間に、キャッシュメモリ１１１がフラッシュされて、キャッシュメモリ１１１に記憶されたデータが共有メモリ１３０に読み込まれ、キャッシュメモリ１１１に記憶されたデータの記憶領域に他のデータが書き込まれる場合がある。この場合、キャッシュメモリ１１１から処理モジュール１２０が要求したデータとは異なる他のデータが取得されることになるが、他のデータには自処理モジュール１２０の識別子とは異なる識別子が付加されている。そのため、キャッシュメモリ１１１から取得されたデータについても、データに付加された識別子に基づいて自処理モジュール１２０宛のデータであるか否かを判定することにより、他のデータを用いて誤った処理が実行されるのが防止される。

上述した実施形態において、制御装置１００は、画像処理装置のコントローラに限定されない。制御装置１００は、コンピュータ内でデータの転送を行う装置であれば、どのような装置であってもよい。また、制御装置１００の構成は、上述した実施形態において説明した例に限定されない。例えばＣＰＵ１１０に代えてＣＰＵ以外のプロセッサが用いられてもよい。また、処理モジュール１２０は、ＣＰＵ等のプロセッサにより実現されてもよい。さらに、ＣＰＵ１１０が実行するプログラムは、共有メモリ１３０とは異なるメモリに記憶されていてもよい。

上記実施形態において、プロセッサとは広義的なプロセッサを指し、汎用的なプロセッサ（例えばＣＰＵ：Central Processing Unit等）や、専用のプロセッサ（例えばＧＰＵ：Graphics Processing Unit、ＡＳＩＣ：Application Specific Integrated Circuit、ＦＰＧＡ：Field Programmable Gate Array、プログラマブル論理デバイス等）を含むものである。上記実施形態において、プロセッサとは処理を実行する主体をいう。例えばＡＳＩＣに含まれる処理を実行する個々の回路もプロセッサに含まれる。

また上記実施形態におけるプロセッサの動作は、１つのプロセッサによって成すのみでなく、物理的に離れた位置に存在する複数のプロセッサが協働して成すものであってもよい。また、プロセッサの各動作の順序は上記実施形態において記載した順序のみに限定されるものではなく、適宜変更されてもよい。

本発明は、制御装置１００において実行されるプログラムとして提供されてもよい。制御装置１００は、本発明に係る「コンピュータ」の一例である。このプログラムは、インターネットなどの通信回線を介してダウンロードされてもよいし、磁気記録媒体（磁気テープ、磁気ディスクなど）、光記録媒体（光ディスクなど）、光磁気記録媒体、半導体メモリなどの、コンピュータが読取可能な記録媒体に記録した状態で提供されてもよい。

１００：制御装置、１１０：ＣＰＵ、１１１：キャッシュメモリ、１２０：処理モジュール、１２１：転送制御部、１２２：処理部、１２５：コマンド生成部、１２６：転送部、１２７：受付部、１２８：データ判定部、１３０：共有メモリ、１４０：メモリコントローラ、１６０及び１７０：内部バス

Claims (7)

1. プロセッサを備え、
   前記プロセッサは、
   共有メモリにアクセスし、他のプロセッサのキャッシュメモリから前記共有メモリに読み込まれた第１データを取得し、
   前記第１データに前記プロセッサの識別子が付加されていない場合には、前記キャッシュメモリに記憶された第２データを取得し、
   前記第２データを用いて処理を実行する
   ことを特徴とする情報処理装置。
2. 前記プロセッサは、
   キャッシュ制御部を経由しない第１通信路を用いて前記第１データを取得し、
   前記第１データに前記識別子が付加されていない場合には、前記キャッシュ制御部を経由する第２通信路を用いて前記第２データを取得し、
   前記キャッシュ制御部は、前記プロセッサからの要求に応じて、前記キャッシュメモリから前記第２データを読み出して前記プロセッサに転送する
   ことを特徴とする請求項１に記載の情報処理装置。
3. 前記他のプロセッサは、前記第１データ及び前記第２データの各データに、当該データの転送先の識別子を付加する
   ことを特徴とする請求項１に記載の情報処理装置。
4. 前記他のプロセッサは、前記第１データ及び前記第２データの各データの先頭部に、前記転送先の識別子を付加する
   ことを特徴とする請求項３に記載の情報処理装置。
5. 前記プロセッサは、前記第２データに前記プロセッサの識別子が付加されている場合には、前記第２データを用いて前記処理を実行する
   ことを特徴とする請求項１に記載の情報処理装置。
6. 前記プロセッサは、
   前記第２データに前記プロセッサの識別子が付加されていない場合には、共有メモリにアクセスし、前記キャッシュメモリから前記共有メモリに読み込まれた第３データを取得し、
   前記第２データに代えて前記第３データを用いて前記処理を実行する
   ことを特徴とする請求項５に記載の情報処理装置。
7. コンピュータは、プロセッサを備え、
   前記プロセッサに、
   共有メモリにアクセスし、他のプロセッサのキャッシュメモリから共有メモリに読み込まれた第１データを取得するステップと、
   前記第１データに前記プロセッサの識別子が付加されていない場合には、前記キャッシュメモリに記憶された第２データを取得するステップと、
   前記第２データを用いて処理を実行するステップと
   を実行させるためのプログラム。

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