JPS59225469A - 共有メモリ排他制御方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の属する技術分野） 本発明は、複数のプロセッサにより共通に使用するメモ
リ装置を各プロセッサがそれぞれ排他的に使用し得るよ
うに制御する共有メモリ排他制御方式に関し、特に、複
数プロセッサによる制御系のスループットを向上させる
とともにオーバヘッドをなくすようにしたものである。

（従来技術とその問題点） 従来のこの種共通メモリ排他制御方式としては、バス・
日ツク方式、テスト・アンド・セット方式等が知られて
いる。

第１図に概略構成を示すパス・シック方式においては、
プロセッサ１１プロセツサーおよび共有メモリグがバス
３に接続されており、共有メモリグの内部は、プロセッ
サ７，２間にて排他的に使用するメモリ領域夕とその他
の排他的には使用しないメモリ領域とが設けられている
。かかる構成において、プロセッサｌが排他制御のメモ
リ領域Ｓに対してアクセスしている期間中には、プロセ
ッサーが共有メモリグに対してアクセスすることを禁止
するように、プロセッサ／がバス３をロックする。

かかる従来のバスロック方式においては、いずれかのプ
ロセッサが共有メモリグの排他的メモリ領域夕に対して
アクセスしている期間中には、バス３をロックするので
、他のプロセッサは、共有メモリグにおける排他的メモ
リ領域夕以外の本来自由にアクセス可能のメモリ領域に
対するアク；スも禁止されてしまい、したがって、一方
のプロセッサによる排他的メモリ領域Ｓに対Ｔるアクセ
スが長期に亘れば、共有メモリｑの利用効率が著しく低
下し、マルチプロセッサ処理系のスルーブツトが低下す
るという欠点かあ、つた。

また、ｆＪ５．２図に概略構成を示すテスト・アンド・
セット方式においても、プロセッサ／、プ四セツサコお
よび共有メモリグがバス３に接続されており、共有メモ
リグの内部には、排他的メモリ領域りとその他の排他的
には使用しないメモリ領域との他に、使用フラグを有す
る情報語領域６を有している。かかる構成において、プ
ロセッサｌが共有メモリグの排他的メモリ領ｆｔＸ夕に
対してアクセスする場合の動作はつぎの順序にて行なわ
れる。

（１）　　プロセッサｌが情報語領域ｔからの読出しを
行なうと同時にバス３をロックする。

（２）　　プロセッサｌは、領域６から読出した情報語
によって、他方のプロセッサλが排他的メモリ領域５を
使用しているか否かを判断し、その期間中においてもバ
ス３をロックしている◇（３）　　プロセッサｌが、排
他的メモリ領域Ｓを使用していることを示すフラグを情
報語領域乙に書込み、その書込みが終了すると、バス３
のロックを解除する。

しかして、上述の過程（２）において、排他的メモリ領
域りが他のプロセッサーによって使用中ではないことを
プロセッサｌが知った場合には、上述の過程（３）の動
作を終了した直後から、プロセッサ゛ｌが排他的メモリ
領域５を使用し得ることになる。

また１上述の過程（２）において、排他的メモリ領域３
が他のプロセッサーによって使用中であることをプロセ
ッサ／が知った場合には、プロセッサーによる排他的メ
モリ領域夕の使用の終了まで待機させられることになる
。

かかる従来のテスト・アンド・セット方式においては、
いずれかのプロセッサが共有メモリグの情報語領域乙に
対してアクセスを行なっている期間中にはバス３をロッ
クしているので、他のプロセッサは、本来自由に使用可
能である共有メモリグの他のメモリ領域の使用をも禁止
され、しかも、排他的メモリ領域３に対するアクセスの
開始および終了に際しては、情報語領域６Ｔｒ：もアク
セスする必要があるので、オーバヘッドが増大するとい
う欠点があった。

（発明の目的） 本発明の目的は、上述した従来の欠点を除去し、マルチ
プロセッサ処理系における共有メモリを各プロセッサが
効率よく使用し得るようにして、その処理系のスループ
ットを向上させるとともに、オーバヘッドをなくすよう
にした共有メモリ排他制御方式を提供することにある。

（発明の要点） すなわち、本発明共有メモリ排他制御方式は、複数のプ
ロセッサにより共通に使用するメモリ装置に、データ部
とは別に、データ部を構成する各別の領域に対応して、
領域が排他制御領域であるか否かを示す排他制御情報と
、領域が排他制御部　　　　、。

域である場合に領域のアクセスを許可するプロセッサ番
号情報とを記憶する排他制御部を具え、複数のプロセッ
サのいずれかによりメモリ装置のデータ部をアクセスし
て使用する際に、プロセッサ番号情報とを出力し、アド
レス情報により指定さ　　　　。

はアドレス情報の他に排他制御情報とプシセ゛ンサれる
領域に対応する排他制御部内に記憶された排他制御情報
およびプロセッサ番号情報とプロ七゛ンサより送出され
てきたプロセッサ＠号情報とに基づいてプロセッサによ
る領域のアクセスの可否を制御し翫アクセスが許可され
た場合にはブロセ゛ンサから送られてきた排他制御情報
とプロセッサ番号情報とに基づき排他制御部内に対応ｔ
λ記憶された排他制御情報とプロセッサ番号情報との書
換えを行なうようにしたことを特徴とＴるものである０ （発明の実施例） 以下に図面ご参照して実施例につき本発明の詳細な説明
する。

まず、本発明方式による共通メモリ排他制御を行なうマ
ルチプロセッサ処理系の構成例を第３甲に示す。図示の
構成において、プロセッサ／および−とバス３を介して
接続した共有メモリｑの内部には排他制御部７およびデ
ータ部ｇを有しており、また、バスδとしては、アドレ
ス情報ス、データバスの他に、プロセッサ番号バス３１
および排他制御命令バス３コを備えである。

かかる構成における共有メモーリグ内部の排他制御部り
とデータ部ざとの関係を表わした共有メモリグの構成例
を第７図に示す。図示の構成による共有メモリグにおい
ては、データ部ｇのアドレスの一部が排他制御部りのア
ドレスとして取扱われ、データ部ざの所定領域に対応さ
せて排他制御部７内に排他制御情報語領域／θ【それぞ
れ設けてあり、それらの相対応する領域間をアドレス情
報ノくスワにて連結しである。

上述の構成における排他制御情報語領域１０の構成例を
第３図に示す。すなわち、排他制御情報語領域１０は、
排他制御７ラグ部ｌ／およびプロセ゛ンサを備えた高速
メモリ７１を中心にして構成され、つぎのように動作す
る。

すなわち、いずれかのプロセッサが共有メモリグに対し
てアクセスを行なう際には、そのプロセッサのプロセッ
サ番号３１および排他制御命令３．２をアドレス、デー
タ等とともにバス３に出力する。

なお、プロセッサ番号３／は各プロセッサに固有の識別
情報であり、また、排他制御命令３２は、ｌ″としたと
きにアクセスの対象とするメモリ領域をロックすること
を表わし、また、１θ”としたときにそのメモリ領域の
ロックを解除することを表わす。

すなわち、例えば第７図に示すように、共有メモリグか
らの読出しひ行なう際には、プロセッサ番号３／および
アドレス情報９を送出すると同時に、排他制御命令３．
２ヲ″／″とする。

しかして、本発明方式により排他制御する共有メモリグ
においては、そのアドレスの一部を用いて、第６図示の
構成における高速メモリ７１から排他制御フラグ／ｌお
よびプロセッサ番号／２を読出し、排他制御フラグ／／
が”Ｏ″であれば、その排他制御７テグ／／の１０”信
号をＮＯＴゲート７ｊにより”／”信号に反転させ、Ｏ
Ｒアゲ−７４Ｔｔ介し、アクセス許可信号り７として送
出するので、データ部８に対するアクセスが直ちに開始
される。

一方、排他制御フラグｌｌが７″であれば、アクセスを
要求したプロセッサのプロセッサ番号３／と高速メモリ
フｌから読出したプ日七ツサ番号１２とを比較器りＪに
より比較し、両者が一致すれば、その一致出力°ｌ”を
、排他制御７ラグ／／の゛／″信号とともにＡＮＤゲー
）１に導いて取出したｌ”信号’Ｅ−ＯＲゲート７６を
介し、アドレス許可信号り７として出力する。また、比
較器タダにおける比較の結果が一致しなければ、かかる
アクセス許可信号ククは出力されず、したがって、デー
タ部ｇに対するアクセスは行なわれないことになり、そ
の旨をアクセスを要求したプロセッサに通知する。なお
、アクセス許可信号７７が出力されると、高速メモリフ
ｌの排他前ｍ７ラグｌ／およびプロセッサ番号／、２（
７）書替えが可能となる。

つぎに、本発明方式による共通メモリの排他制御を行な
う排“他制一部りにおける制御過程の例を表わした７四
−チャ・−トを第を図に示す。

図示のフローチャートにおいては、動作開始後、ステッ
プＳｌにて、アドレス情報バス９を介して高速メモリ７
１からの読出しを行ない、ついで、ステップ８．２にて
排他制御フラグ／／が”／”であるか′Ｏ”であるかを
判断し、１１″であれば、直ちにステップＳ３に移行し
、また、Ｏ″であれば、ステップＳ６にてプロセッサ番
号７．２と読出したプロセッサ番号３／とが一致するか
否かを判別して、一致したときにのみステップＳ３に移
行する。

そのステップＳ３においては、データ部ｇに対するアク
セス許可信号７りを前述したようにして出力し、ついで
、ステップＳ４１にて排他制御命令３２が′ｌ″である
か否かを判別し　ＩＩ　７　ＩＩであったときにはステ
ップＳ５に移行し、排他制御フラグ／／をｌ”ニセット
″４−ると同時に、プロセッサ番号３／に対応するメモ
リ領域【書込みの状態にして一連の制御過程を終了する
。また、ステップＳｌにて排他制御命令３２が”ｌ″で
なかったときにはステップＳｇに移行し、排他制御フラ
グ／／を１０″にセットしたうえで、一連の制御過程を
終了する〇サラに、ステツ°プＳ６にてプロセッサ番号
ｌコと読出したプロセッサ番号３１とが一致しなかった
ときには、ステップＳりにて、アクセスを要求したプロ
セッサに対し、アクセス要求が受付けられなかつた旨を
通知したうえで、一連の制御過程を終了する。

しかして、本発明共有メモリ排他制御方式において、共
有メモリグのデータ部ｔに排他的に使用し得るメモリ領
域を必要とするプロセッサは、アク゛セスを行なう際に
はバス３に対してプロセッサ番号３／および排他制御命
令３２をともに“ｌ”としまれると同時に、排他制御フ
ラグｌ／が１７２となり、排他的使用が可能のメモリ領
域を必要に応じて確保し得る状態となる。本発明排他制
御方式においては、かかる構成とすることにより、共有
メモリｑ内にて排他的制御を′必要とするメモリ領域を
除く他のメモリ領域に関しては、常時アクセスが可能と
なるので、マルチプロセッサ処理系のスループットが著
しく向上する。

また、プロセッサが共有メモリに対してアクセスを行な
う際に、アドレス、データ等とともにプロセッサ番号３
１および排他制御命令ｊ、２　、ｉ−ハス３に出力して
排他制御部７にて高速処理を行なうようにしであるので
、従来のテスト・アンド・セット方式のように情報語領
域乙の書込み、読出しによるオーバヘッドが発生するお
それもなくなる〇（発明の効果） 以上の説明から明らかなよｐに、本発明によれば、マル
チプロセッサ処理系における共有メモリに、データ部と
は別に排他制御部を設けて排他的制御を行なうので、排
他制御メモリ領域に対するアクセスを行なう際にオーバ
ヘッドが生ずるおそれがなくなり、また、従来のバスロ
ック方式やテスト−アンド俸セット方式のように、バス
が誼ツクされて、共有メモリに対Ｔる他のプロセッサに
よるアクセスが全面的に禁止されることがなくなる。し
たがって、本発明によれば、マルチプロセッサ処理系に
おける共有メモＩＪ　（Ｑ利用効率が著しく増大すると
と゛もに、処理系のスループットも著しく向上するとい
う格別の効果が得られる。

【図面の簡単な説明】

第１図は従来のバスロック方式マルチプロセッサ処理系
の概略構成を示すブロック線図、第２図は従来のテスト
Φアンド・セット方式マルチプロセッサ処理系の概略構
成を示すブロック線図、第３図は本発明方式によるマル
チプロセッサ処理系の概略構成の例を示すブロック線図
、第ｑ図は同じくその処理系における共有メモリの排他
制御部とデータ部とのアドレス関係の例を示すブロック
線図、第３図は同じくその排他制御情報語の構成例を示
Ｔ線図、第６図は同じくその共有メモリにおける排他制
御部の構成例を示すブロック線図、第７ｖ！Ｊは同じく
そのバスに出力する信号の例を示す線図、第ざ図は同じ
くその排他制御情報部における制御過程の例を示すフロ
ーチャートである。 ｌ、コ・・・プロセッサ、 ３・・Φバス、 ダ・・・共有メモリ、 ！・・・排他制御フラグ ６・・・情報語領域、 り・・・排他制御部、 Ｓ・・・データ部、 ９・・・アドレス情報パス、 ＩＱ・・・排他制御情報語領域、 ／ハ・・排他制御フラグ、 ／ユ、３１・・・ブリセッサ番号、 ３２・・・排他制御命令、 り／・・・高速メモリ、 ７．２・・・高速メモリ・アドレス、 ７３・・・比較器、 ７ケ・・・ＡＮＤ　ゲート、 ７Ｓ・・・ＮＯＴゲート、 ７６・・・ＯＲゲート、 ７り・・・アクセス許可ｉ号。 特許出願°人　富士電機製造株式会社 同　出願人　富±７アコム制御株式金社代理人弁理士　
　　　谷　　　義　　−第１図 第３図 第４図 第５図 第６図 第７図

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサにより共通に使用するメモリ装置に、
   データ部とは別に、該データ部を構成する各別の領域に
   対応して、該領域が排他制御領域であるか否かを示す排
   他制御情報と、前記領域が排他制御領域である場合に当
   該領域のアクセスな許可するプロセッサ番号情報とを記
   憶する排他制御部を具え、前記襟数のプロセッサのいず
   れかにより前記メモリ装置の前記データ部をアクセスし
   て使用する際に、当該プロセッサはアドレス情報の他に
   排他制御情報とプロセッサ番号情報とを出力し、前記ア
   ドレス情報により指定される領域に対応する前記排他制
   御部内に記憶された前記排他制御情報および前記プロセ
   ッサ番号情報と前記プロセッサより送出されてきたプロ
   セッサ番号情報とに基づいて前記プロセッサによる当該
   領域のアクセスの可否を制御し、当該アクセスが許可さ
   れた場合には前記プロセッサから送られてきた排他制御
   情報とプロセッサ番号情報とに基づき排他制御部内にｋ
   ｋ”ｋ％記憶された前記排他制御情報と前記プロセッサ
   番号情報との書換えを行なうようにしたことを特徴とす
   る共有メモリ排他制御方式。