JPH028951A - 対称的な多プロセッサ制御構成体 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、一般に、デジタルデータ処理システムの分野
に係り、より詳細には、多数のプロセッサを含むデジタ
ルデータ処理システムに共有されたコード及びデータへ
のアクセスを制御するための機購に係る。

従来の技術 デジタルデータ処理システムは、３つの基本的な要素、
即ち、プロセッサ要素と、メモリ要素と、入力／出力要
素とを備えている。メモリ要素は、アドレス可能な記憶
位置に情報を記憶する。

この情報は、データと、データを処理するための命令と
を含んでいる。プロセッサ要素は、メモリ要素から情報
をフェッチし、その情報を命令又はデータのいずれかと
して解読し、データを命令に基づいて処理し、そして処
理されたデータをメモリ要素に戻してそこに記憶する。

入力／出力要素も、プロセッサ要素の制御のもとで、メ
モリ要素と通信して、処理されるべき命令及びデータを
含む情報をメモリへ転送したりメモリから処理済みのデ
ータを得たりする。

典型的に、入力／出力要素は、多数の種々の形式のユニ
ット、即ち、ビデオデイスプレィターミナルや、プリン
タや、公共通信ネットワークへのインターフェイスや、
ディスク及びテープ記憶装置を含む二次記憶サブシステ
ムを含む。ビデオデイスプレィターミナルは、ユーザが
プログラムを走らせたり入力データや処理済みデータを
観察したりできるようにする。プリンタは、ユーザが処
理済みデータをペーパ上に得られるようにする。

公共の遠隔通信ネットワークへのインターフェイスは、
公共の遠隔通信ネットワークを経て情報を転送できるよ
うにする。

処理速度を増加するために、多数のプロセッサを含むデ
ジタルデータ処理システムが開発されている。このよう
な多プロセッサシステムは、システム内の動作を制御す
るために一般に２つの構成に従って編成される。［マス
ター／スレーブ」と称するその１つの構成においては、
一方のプロセッサがマスタープロセッサとして働き、他
方のプロセッサ、即ちスレーブプロセッサとして働くプ
ロセッサへ本質的にジョブを割り当てる。マスタープロ
セッサも、その割り当て機能を実行しない間にはスレー
ブプロセッサと同様のジョブを実行する。マスター／ス
レーブ関係に構成されたシステムでは、ジョブを割り当
てる役目が１つのプロセッサ、即ちマスタープロセッサ
のみであるから、制御が簡単化される。然し乍ら、この
ようなシステムでは、マスタープロセッサに機能不良が
生じた場合に、システム全体が不作動になってしまう。

更に、処理負荷が大きい場合には、マスタープロセッサ
が過負荷状態となり、これでは、スレーブプロセッサへ
のジョブの割り当て速度が低下する。

マスター／スレーブ関係で構成されたシステムに伴う問
題は、ジョブの劃り当てがより均一な仕方で処理される
第２構成で設計されたシステムでは生じない。この第２
構成においては、ジョブがメモリに記憶されたリストに
おいて識別され、このリストはシステム内のどのプロセ
ッサによってもアクセスされる。プロセッサは、このジ
ョブリストを利用できるようになると、ジョブリストか
らの項目を処理のために検索する。ジョブリストに項目
をロードすること自体は、どのプロセッサによっても実
行できるジョブであり、従って、ジョブリストの制御は
全てのプロセッサ間に分散される。全てのプロセッサが
これらの制御機能を実行できるので、それらのいずれか
が機能不良を生じた場合には、システムは動作できるが
、非常に低い処理速度となる。

多プロセッサシステムにおいて制御機能を分散すること
は、マスター／スレーブ制御を用いたシステムに勝る幾
つかの利点を発揮するが、このような分散システムでは
、オペレーティングシステム、即ちプロセッサやジョブ
のスケジュールを制御するプログラムがプロセッサ間に
良好な整合及び通信を与えない場合にはやはり問題が生
じる。

分散システムにおいては、例えば、２つのプロセッサが
同じ臨界部分又は領域を同時に実行するように試みない
よう確保することが重要である。臨界領域とは、プロセ
ッサ間に共有されたメモリがアクセスされるプログラム
の部分である（例えば、Ａ、タネンボー氏のオペレーテ
ィングシステム：設計及び実施（プレンナス／ホール社
、１９８７年）第５３頁を参照されたい）。２つのプロ
セッサがプログラムの臨界領域を同時に実行しようと試
みる場合には、これらのプロセッサが逐次の仕方ではな
くて重畳する仕方で同じ記憶位置のデータをアクセスし
、これにより、エラーの結果を招く。この問題は、シス
テムが臨界領域間に良好な同期を与えない場合に生じる
。

典型的に、プログラムの臨界領域と、それによって処理
された共有データ構造体とに対するアクセスを同期させ
るためにフラグが使用される。

システム内のプロセッサ間に共有されるメモリの記憶位
置より成るこれらのフラグは、臨界領域の状態、即ち臨
界領域が実行されるかどうかを指示するために使用する
ことができる。プロセッサが臨界領域を実行しようとす
る場合には、その臨界領域に関連したフラグをセットし
、その臨界領域が実行中であることを他のプロセッサに
知らせることができる。別のプロセッサが同じ臨界領域
を実行しようとする場合には、フラグの状態を判断し、
その臨界領域が別のプロセッサによって実行されている
ことをフラグが指示しない場合には、それ自身がその臨
界領域を実行し、そしてその臨界領域を実行することを
指示するようにフラグを調整する。一方、その臨界領域
が別のプロセッサによって実行されていることをフラグ
が指示する場合には、その臨界領域を実行しようとする
プロセッサに遅延が生じ、フラグの状態が変化してその
臨界領域が別のプロセッサによって実行されていないこ
とを指示するまでフラグをテストし続ける。

フラグを使用してその共有の臨界領域へアクセスする場
合には、多数の問題が生じる。２つのプロセッサが同じ
臨界領域を同時に要求する場合には、「競合」状態と称
する１つの問題が生じる。

他のプロセッサが信号発生器の状態をテストする前に臨
界領域が実行されていることを指示するように信号発生
器を調整できない場合には、両方のプロセッサがその臨
界領域を実行することになる。

２つのプロセッサが他のプロセッサによって現在処理さ
れている臨界領域を実行する必要があるときには、「デ
ッドロック」と称する別の問題が生じる。そのいずれも
がその臨界領域を解除できないので、そのいずれもが他
の臨界領域を実行し始めることができない。その結果、
両方のプロセッサがデッドロック状態になる。

発明が解決しようとする課題 これらの競合及びデッドロックの問題を軽減するために
、セマフォア（信号発生器）として知られている精巧な
制御機構が開発された。セマフオアは、同期フラグの制
御権を管理し、同じ臨界領域に多数のアクセス要求が同
時に出された場合に１つのプロセッサに許可を与える。

プロセッサは、臨界領域の実行を終了すると、フラグを
調整する役目を果たすセマフォアにそれを通知する。

然し乍ら、プロセッサが臨界領域へのアクセスを拒絶さ
れた場合には、セマフオアがその臨界領域を実行する許
可をプロセッサに与えるまでセマフォアからの許可を得
るように試み続ける。多プロセッサシステムに非常に多
数のプロセッサがある状態でこれが生じると、デジタル
データ処理システムの通信システムは、これらの要求で
過負荷状態となり、他の通信を全く行なえないようにな
る。

この点において、システムは、実際上、処理機能に実行
に使用できなくなる。

課題を解決するための手段 本発明は、デジタルデータ処理システムにおいて共有す
る臨界領域の実行を同期するための新規で且つ改良され
た機構を提供する。

要約すると、デジタルデータ処理システムは、所定の同
期優先順位レベルでプログラムを処理するための中央処
理ユニット及びキャッシュメモリを各々含んだ複数のプ
ロセッサを備えている。全てのプロセッサによって共有
されたメモリは、種々の同期優先順位レベルで作動する
プロセッサを識別する同期レベルテーブルを含んでいる
。共通のバスがプロセッサとメモリを相互接続する。プ
ロセッサは、臨界領域を実行すべきときには、その同期
優先順位レベルを所定のレベルに調整する。

この動作において、プロセッサは同期レベルテーブルを
アクセスして、同期優先順位レベルがアクセスできるか
どうかを判断し、もしできる場合には、その同期優先順
位レベルが占有されたことを指示するための入力をテー
ブルに入れる。同期優先順位レベルがアクセスできない
場合には、プロセッサが同期レベルテーブルの入力を連
続的に監視し、それがいつアクセスできるかを決定する
。

この動作において、プロセッサは、メモリの入力ではな
くて同期優先順位レベルに関連したテーブル入力のコピ
ーを含むそのキャッシュを監視し、これにより、メモリ
との間で共通のバスを経て必要とされる転送の数を最小
にする。同期優先順位レベルがアクセスできるようにな
ると、キャッシュコピーが無効化され、従って、プロセ
ッサはメモリのテーブルを使用しなければならなくなる
。

本発明は、特許請求の範囲に特に指摘する。

本発明の上記及び更に別の効果は、添付図面に関連した
以下の説明から容易に理解されよう。

実施例 添付図面を参照すると、本発明により構成されたデジタ
ルデータ処理システムは、１つ以上のプロセッサｔｏ（
０）ないし１０（Ｎ）（参照番号ｌＯで一般的に示す）
を備えており、各プロセッサは、中央処理ユニット１１
（０）ないし１１（Ｎ）（参照番号１１で一般的に示す
）と、キャッシュ１２（０）ないし１２（Ｎ）（参照番
号１２で一般的に示す）とを備えており、これらはバス
１３（０）ないし１３（Ｎ）（参照番号１３で一般的に
示す）によって相互接続されている。各プロセッサ１０
の各キャッシュ１２は、バス１４にも接続されている。

バス１４は、プロセッサ１０が互いに且つコンソール１
６、メモリ１７及び１つ以上の入力／出カニニット２０
と通信できるようにする。

各中央処理ユニット１１は、メモリ１７内のアドレス可
能な記憶位置に記憶された命令を実行する。これらの命
令はオペランドに基づいて実行されるべき動作を識別し
、これらのオペランドもメモリ１７内のアドレス可能な
位置に記憶される。

これらの命令及びオペランドは、必要とされるときに中
央処理ユニット１１によってフェッチされ、処理された
データはメモリ１７に記憶するために戻される。又、中
央処理ユニット１１は制御情報を入力／出カニニット２
ｏへ送信し、これらユニットがメモリ１７ヘデータを送
信したりそこからデータを検索したりするといった選択
された動作を実行できるようにする。このようなデ：り
は、メモリ１７へ送信される命令又はオペランドや、記
憶又は表示のためにメモリ１７から検索される処理済み
のデータを含む。

オペレータコンソール１６は、オペレータのインターフ
ェイスとして働く。これにより、オペレータは、データ
を検査して蓄積し、中央処理ユニット１１の動作を停止
するか又は一連の命令によって中央処理ユニット１１を
歩進させ、そしてそれに応じて中央処理ユニット１１の
応答を決定することができる。又、このコンソールによ
り、オペレータは、ブートストラップ手順を介してシス
テムを初期化しそしてデータ処理システム全体に対して
種々の診断°テストを行なうことができる。

典型的にそうであるように、コンソール１６は、各プロ
セッサ１０に直結されてもよいし、バス１４以外の通信
機構を経て選択されたプロセッサに接続されてもよい。

メモリＩ７は、バス１４及び複数のアレイに直結された
メモリ制御器を備えている。これらのアレイは、情報を
記憶する複数のアドレス可能な記憶位置を含んでいる。

メモリ制御器は、中央処理ユニット１１又は入力／出カ
ニニット２０からバス１４を経て転送要求を受け取る。

多数の形式の転送要求がバス１４を経て送られるが、こ
れらは２つの一般的な分類に入る。その一方の分類にお
いては、情報が記憶位置に書き込まれるか又は記憶され
、そして他方の分類においては、情報が記憶位置から検
索されるか又は読み取られ、記憶位置は転送要求と共に
送信されるアドレスによって識別される。

添付図に示されたデジタルデータ処理システムは多数の
形式の入力／出カニニット２０を含み、即ち、ディスク
及びテープの二次記憶ユニットや、テレタイプライタや
、ビデオデイスプレィターミナルや、ラインプリンタや
、電話及びコンピュータネットワークインターフェイス
ユニット等を含む。ディスクの二次記憶ユニットは、中
央処理ユニット１１の制御のもとで、メモリ１７へ転送
されたりメモリ１７から転送されたりするデータの大量
記憶を果たす。

図示されたシステムに用いられるキャッシュ１２は通常
のキャッシュである。全てのキャッシュ２３は同様であ
るから、キャッシュ１２（０）についてのみ詳細に示す
。通常そうであるように、キャッシュ１２（０）は、参
照番号２２によって一般的に示された複数のキャッシュ
入力（１つだけ図示する）を含むキャッシュメモリ２１
と、キャッシュ制御回路２３とを含んでいる。各キャッ
シュ入力２２は、メモリ１７の選択された数の位置から
の情報のコピーを保持する。キャッシュ制御回路２３は
、プロセッサ１０、特に、中央処理ユニット１１が最後
に情報を検索したところのメモリ１７内の位置からの情
報をキャッシュメモリ２１の入力に保持する。

キャッシュメモリ２１の各入力２２は、有効化フラグ２
４、アドレスフィールド２５及び１つ以上のデータフィ
ールド２６を含む多数のフィールドを含んでいる。アド
レスフィールド２５の内容は、データフィールド２６の
データがコピーされるところのメモリ１７の位置を識別
する。有効化フラグ２４は、入力２２が有効データを含
むかどうかを識別する。即ち、有効化フラグ２４がセッ
トされた場合には、入力２２のデータフィールド２６が
アドレスフィールド２５のアドレスによって識別された
位置のデータの有効なコピー即ち正しいコピーを含む。

一方、有効化フラグ２４がセットされない場合には、入
力２２のデータフィールド２５は、以下で述べるように
、アドレスフィールドのアドレスによって識別された位
置のデータの正しいコピーを含まない。

中央処理ユニット１１がメモリ１７の選択された位置か
ら情報を検索する必要があるときには、該ユニットは、
キャッシュ１２、特に、キャッシュ制御回路２３ヘバス
１３を経て検索要求を送信する。検索動作を開始する際
には、中央処理ユニット１１が必要な情報を含むメモリ
１７の位置をアドレスによって識別する。キャッシュ制
御回路２３は、キャッシュメモリ２■の入ノ）２２にお
けるアドレスフィールド２５の内容を探索して、アドレ
スフィールドの１つが中央処理ユニット１１から受け取
ったアドレスを含むかどうかを判断する。もしそうであ
って且つ入力２２の有効化フラグ２４がセットされた場
合には、キャッシュ制御回路２３はデータフィールド２
６の内容を・検索し、バス１３を経て中央処理ユニット
１１へ送信する。

一方、キャッシュ制御回路２３が（１）入力２２のアド
レスフィールド２５の内容が中央処理ユニット１１から
受け取ったアドレスに対応するがその入力の有効化フラ
グ２４がリセットされるか、又は（２）入力２２のアド
レスフィールド２５のいずれの内容も中央処理ユニット
１１から受け取ったアドレスに対応しないと判断した場
合には、キャッシュ制御回路２３は、識別された位置の
内容を検索するためにバス１４を経て検索動作を開始す
る。この動作において、キャッシュ制御回路２３は、中
央処理ユニット１１によって識別された位置を識別する
。典型的に、キャッシュ制御回路２３は、メモリ１７内
の至近位置からの情報の検索を同時に開始する。メモリ
Ｉ７は、その識別された位置の内容をバス１４を経て返
送し、次いで、キャッシュ制御回路２３は、メモリ１７
内の要求された位置からの情報をバス１３を経て中央処
理ユニット１１へ送信し、そしてその情報をキャッシュ
メモリ２１のデータフィールド２６に記憶し、メモリ１
７から検索された各位置の内容は、入力２２の有効化フ
ラグ２４がセットされた状態で、キャッシュメモリ２１
の入力２２のデータフィールド２６に記憶される。

一方、キャッシュメモリ２１の入力２２が中央処理ユニ
ット１１によって要求されたメモリ１７内の位置の内容
のコピーを含んでいるとキャッシュ制御回路が判断した
場合には、データフィールド２６からデータを検索しそ
してそれをバス１３を経て中央処理ユニット１１へ転送
する。この状態においては、キャッシュ１２は、要求さ
れた情報を中央処理ユニット１１に供給するためにバス
１４を経て転送を行なう必要がなく、バス１４を経ての
転送を減少することができる。

中央処理ユニット１１は、メモリ１７内の識別された位
置に記憶するための情報を転送すべく書き込み動作を開
始したときには、情報と、その情報を記憶すべき位置の
識別とをバス１３に送信する。キャッシュ１２が書き込
みスルーのキャッシュであるような１つの実施例では、
中央処理ユニット１１がメモリ１７内の位置へ情報を記
憶するための転送を開始したときに、キャッシュ制御回
路２３がメモリ１７内の識別された位置に情報を記憶で
きるようにする転送をバス１５を経て開始する。更に、
キャッシュ制御回路は、キャッシュメモリの入力２２に
おけるアドレスフィールド２５の内容が中央処理ユニッ
ト１１から受け取ったアドレスに対応するかどうか判断
する。もしそうであれば、入力のデータフィールド２６
に情報を記憶するか、情報を新たな情報でオーバーライ
ドするか或いは入力２２の有効化フラグ２４をリセット
し、キャッシュ制御回路２３は、メモリ１７内の位置を
識別する中央処理ユニット１１からの検索要求を次に受
け取ったときに、メモリ１７から情報を検索する。

又、キャッシュ制御回路２３は、他のプロセッサ１０に
よりバス１４を経て開始される書き込み動作を監視する
。キャッシュ制御回路がバス１４を経て書き込み動作信
号を受け取り、これがキャッシュメモリ２１の入力２２
のアドレスフィールド２５に含まれたアドレスに対応す
るメモリ１７内のアドレス位置を識別するときには、キ
ャッシュ制御回路２３は入力２２の有効化フラグ２４を
リセットする。中央処理ユニット１１がその後にその位
置を識別する検索を要求するときには、キャッシュ制御
回路２３がメモリ１７からバス１４を経て検索動作を開
始する。

上記したように、メモリ１７は複数のアドレス可能な記
憶位置を含んでおり、その幾つかは、全てのプロセッサ
１０によって使用される状態情報が記憶されるシステム
状態ブロック３ｏを構成する。システム状態ブロック３
０は同期テーブル３１を含み、該テーブルは、次いで、
複数の入力３２（１）ないし３２（Ｍ）（参照番号３２
で一般的に示す）を含んでいる。各入力３２は、２つの
フィールド、即ちフラグフィールド３６及びプロセッサ
識別フィールド３４を含む。

背景技術として、図示されたデジタルデータ処理システ
ムのプロセッサ１０は、複数の同期優先順位レベルの１
つで動作する。デジタルデータ処理システムが本発明の
譲受人であるデジタルイクイップメント社で販売されて
いるＶＡＸシステム（同社によって出版されたＶＡＸ−
１１アーキテクチヤレフアレンスマニユアルに説明され
ている）であるような１つの実施例においては、同期使
先順位レベルが割込み優先順位レベルに関係付けされる
。この実施例では、３２の割込み優先順位レベルがあり
、そのうちの１６はソフトウェア割込みに使用されるも
のであって、プログラムでオペレーティングシステムか
らのサービスを要求したりオペレーティングシステムへ
の呼び出しを同期したりできるようにし、そして残りの
１６はハードウェア割込みに使用されるものである。書
割込み優先順位レベルは多数の同期優先順位レベルに関
連され、そして各同期優先順位レベルは、選択されたデ
ータ構造体、ひいては、そのデータ構造体を使用する臨
界領域を制御する。このような領域は、その割込み優先
順位レベルで処理されるプログラムの一部分を形成する
。それ故、同期優先順位レベルは、データ構造体へのア
クセスを同期すると共に、プログラムの臨界領域の処理
を同期することが明らかであろう。

各プロセッサＩＯの中央処理ユニット１１は、ある同期
優先順位レベルに維持される。システム内のプロセッサ
１０によって処理されるプログラムの各臨界領域には同
期優先順位レベルが指定され、ある優先順位レベルでプ
ログラムを処理するためには、プロセッサが臨界領域を
処理する前に；壬りの同期優先順位レベルを調整しなけ
ればならない。システム内の全てのプログラム、ひいて
は、プログラムの全ての臨界領域は、システム内での処
理を同期するようにいずれのプロセッサｌＯによっても
処理され得るので、各同期優先順位レベルでは一度に１
つのプロセッサ１ｏしが作動することができない。

システム同期レベルテーブル３１は、デジタルデータ処
理システムの各々の同期優先順位レベルごとに１つの入
力３２を含んでおり、このテーブルにおける入力３２の
順序はその入力の当該同期優先順位レベルに対応してい
る。

各入力３２のプロセッサ識別フィールド３４は、その入
力の同期優先順位レベルによって識別された同期優先順
位レベルで作動するプロセッサ１０がもしあればそれを
識別する。同期優先順位レベルで作動しているプロセッ
サ１０がない場合には、プロセッサ識別フィールド３４
が空である。

各入力３２のフラグ３６は、プロセッサがその入力に関
連した同期優先順位レベルで作動しているかどうかを指
示する。入力３２のフラグ３６がクリア状態である場合
には、その同期優先順位レベルで作動しているプロセッ
サがない。一方、入力３２のフラグ３６がセットされた
場合には、入力３２のプロセッサ識別フィールド３４で
識別されたプロセッサ１０がその入力の同期優先順位レ
ベルで作動している。

プロセッサ１０、特に、中央処理ユニット１１が特定の
同期優先順位レベルを必要とするプログラムの臨界領域
を実行する必要があるときには、プロセッサ１０が、同
期レベルテーブル３１、ひいては、種々の同期優先順位
レベルへのアクセスを制御する通常のセマフォアブログ
ラムを実行する。その動作において、プロセッサｌｏは
、セマフォアブログラムの制御のもとで、その同期優先
順位レベルに関連した同期レベルテーブル３１の入力３
２の内容を検索しそしてそれに質問する。

入力３２のフラグ３６がクリアな状態である場合には、
そのときその同期優先順位レベルで作動しているプロセ
ッサ１０はなく、従って、プロセッサ１０がその同期優
先順位レベルを使用しようとする唯一のプロセッサ１０
である場合には、セマフォアブログラムがそのプロセッ
サ１０の識別をその入力３２のプロセッサ識別フィール
ド３４にロードし、入力３２に関連した同期優先順位レ
ベルがプロセッサ１０によって占有されたことを指示す
ると共に、入力３２のフラグ３６をセットしてその同期
優先順位レベルが占有されたことを指示する。次いで、
プロセッサ１０は、臨界領域を処理し、そしてそれが終
了したときに、入力３２のフラグ３６をクリアし、同期
優先順位が使用できることを指示する。

一方、２つ以上のプロセッサが同じ同期優先順位レベル
を使用しようとする場合には、各々のプロセッサが、ど
ちらのプロセッサ１０がその同期優先順位レベルを使用
するかを一緒に判断するようにセマフォアブログラムを
処理する。その競合に勝ったプロセッサ１０において実
行されるセマフォアブログラムは、フラグ３６をセット
し、そしてその識別を、その同期優先順位レベルに関連
した同期レベルテーブル３１の入力３２のプロセッサ識
別フィールド３４にロードする。その競合に勝ったプロ
セッサ１０は、臨界領域を処理し、それが終ると、入力
３２のフラグ３６をクリアし、同期優先順位レベルが使
用できることを指示する。

その競合に勝ったプロセッサ１０がその同期優先順位レ
ベルで臨界領域を実行する間に、その競合に負けたプロ
セッサ１０（１つ又は複数）はその同期優先順位レベル
へのアクセス権を得ようとし続ける。この動作において
、これらのプロセッサは、同期レベルテーブル３１にお
ける入力３２の状態、特に、入力フラグ３６を連続的に
監視し、その競合に勝ったプロセッサ１０がいつフラグ
３６をクリアして入力３２に関連した同期優先順位レベ
ルが使用できることを指示するかを判断する。これを行
なうために、中央処理ユニット１１は、そのバス１３を
経て検索動作を繰り返し開始し、入ツノ３２が記憶され
たメモリ１７内の記憶位置の内容を検索する。

キャッシュ制御回路２３は、メモリＪ７の記ｊＱ位置の
内容を検索しそしてそれをキャッシュメモリ２１に記憶
してしまうと、その後に、同期レベルテーブル３１から
の入力３２のコピーを記憶するキャッシュ入力２２の内
容を検索し、やがて、同期優先順位レベルの使用権を得
たプロセッサ１０がバスＩ４を経て書き込み動作を実行
して、その同期優先順位レベルに関連した入力３２のフ
ラグ３６をクリアする。これが生じると、他のプロセッ
サのキャッシュ制御回路２３がメモリ１７内のその位置
に対しそれらのキャッシュ入力２２を無効にする。従っ
て、中央処理ユニット１１がフラグ３６を検索するため
に次に検索動作を開始するときには、キャッシュ制御回
路２３がそれらのキャッシュ２１ではなくてメモリ１７
との検索動作を実行し、メモリ１７のシステム状態ブロ
ック３０かも更新したフラグ３６を検索する。

競合に負けたプロセッサ１０のキャッシュ１２のキャッ
シュ制御回路２３は、同期レベルテーブル３１における
入力３２の内容を検索するように繰り返し試みず、キャ
ッシュメモリ２１のキャッシュ入力２２の内容を使用す
るので、バスｌ１１を経ての動作が実質上減少される。

実際には、競合に勝ったプロセッサ１０が同期優先順位
レベルを放棄するために入力３２との動作を実行すると
きには、競合に負けたプロセッサ１０か入力３２の内容
を検索するように繰り返し試みることにより、それが遅
延されたりバス１４」−の動作の実行が阻止されたりし
ないようにされる。

更に、競合に勝ったプロセッサ１０は、ｌ１ｉＪ！υＩ
優先順位レベルを放棄するときに、キャッシュ入力３２
のフラグ３６の内容をリセットするために書き込み動作
を実行することが明らかであろう。

キャッシュ制御回路２３は、バス１４を経てのｔ’）き
込み動作を監視して、その占き込み動作中にアドレスフ
ィールド２５が識別されたキャッシュ入力２２のフラグ
３６をリセットするので、競合に勝ったプロセッサが同
期優先順位レベルを放棄するための書き込み動作を実行
するときに、競合に負けたプロセッサ１０のキャッシュ
制御回路２３がキャッシュ入力２２の有効フラグ２４を
リセットする。但し、そのアドレスフィールド２５は入
力３２を含むメモリ１７の記憶位置を識別するものであ
る。その後、競合に負けたプロセッサ１゜の中央処理ユ
ニットＩＩがキャッシュ制御回路２３へ検索要求を送信
して同期レベルテーブル３１から入力３２の検索を開始
するときに、キャッシュ制御回路２３はバス１４を経て
動作を開始してメモリ１７から入力を検索する。これが
生じるのは、競合に勝ったプロセッサ１０がその同期優
先順位レベルが使用できることを指示するように入力３
２を調整した後のみであるから、競合に負けたプロセッ
サ１０は、同期優先順位レベルが使用できるまでバス１
４上の動作を開始しない。

本発明の特定の実施例について説明したが、本発明に対
して種々の変更や修正を加えても、本発明の効果が幾つ
か又は全て達成できることが明らかであろう。それ故、
本発明の精神及び範囲内に入るこのような全ての変更や
修正は特許請求の範囲に包含されるものとする。

【図面の簡単な説明】

添付図面は、本発明によって溝底されたデジタルデータ
処理システムのブロック図である。 １ｏ・・・プロセッサ １１・・・中央処理ユニット １２・・・キャッシュ　　１３・・・バス１４・・・バ
ス　　　　　１６・・・コンソール１７・・・メモリ ２０・・・入力／出カニニット ２１・・・キャッシュメモリ ２２・・・入力 ２３・・・キャッシュ制御回路 ２４・・・有効化フラグ ２５・・・アドレスフィールド ２６・・・データフィールド

Claims (1)

1. 【特許請求の範囲】 Ａ）同期優先順位レベルに各々関連されそして同期状態
   を各々記憶する複数の入力を含んだ同期レベルテーブル
   手段と、 Ｂ）複数のプロセッサとを具備し、 上記プロセッサの各々は、 ｉ）上記同期レベルテーブル手段の入力の内容に関する
   転送を開始させるための転送要求を発生する処理手段と
   、 ｉｉ）キャッシュ手段とを備え、 上記キャッシュ手段は、 ａ）複数のキャッシュ記憶入力を含むキャッシュ入力手
   段と、 ｂ）上記処理手段及び上記同期レベルテーブル手段に接
   続され、他のプロセッサからの転送要求を受け取り、上
   記処理手段及び上記他のプロセッサからの転送要求に応
   答して上記キャッシュ入力手段又は上記同期レベルテー
   ブル手段に関する転送を制御するためのキャッシュ制御
   手段とを含むことを特徴とするデジタルデータ処理シス
   テム。