JPH01194050A - Ｄｍａデバイスの回路構成 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、ハードディスク装置や端末表示装置などで大
量のデータを高速に転送するために使用されるＤＭＡデ
バイスの回路構成に関し、特に、マイクロプロセッサと
ＤＭＡコントローラを効率よく動作させる回路構成に関
する。

Ｂ１発明の概要 本発明は、ハードディスク装置や端末表示装置などで大
量のデータを高速に転送す“るために使用される　ＤＭ
Ａデバイスの回路構成において、マイクロプロセッサと
ＤＭＡコントローラのバスをバッファにより分離するこ
とにより、マイクロプロセッサとＤＭＡコントローラと
を効率よく動作させ、ウェイト時間なども減らし、処理
速度を向上させる技術を開示するものである。

Ｃ０従来の技術 ＤＭＡ　（Ｄｉｒｅｃｔ　Ｍｅｍｏｒｙ　Ａｃｃｅｓｓ
）とは、通常のデータ授受がＣＰＵ（中央処理装置）を
経由して行なわれるのに対して、入出力装置と記憶装置
とが直接データを授受する方式を言い、入出力装置に特
殊なハードウェアを用いて高速でデータを送ることがで
きる。この制御は、ＣＰＵに代って、専用のＤＭＡ：）
ントローラ（ＤＭＡ　Ｃｏｎｔｒｏｌｌｅｒ、以下ＤＭ
ＡＣと呼称する）が実行し、通常ＤＭＡＣは１つのＩＣ
にまとめられている。

第２図は、従来のＤＭＡデバイスの一例を示す構成図で
ある。第２図において、２１はシステムバスであり、２
２はそのシステムバス２１に接続されたＤＭＡデバイス
のモジュールである。

モジュール内部には、ＤＭＡＣ２３，マイクロプロセッ
サ（以下ＭＰＵと呼称する）２４．内部メモリ２５．入
出力ポート（Ｉ　１０）２６が内部バス２７に接続され
ていて、その内部バス２７はシステムバスインタフェー
ス２８を介して前記システムバス２１に接続されている
。

上記装置の入力動作は、入出力ポート２６からのデータ
をＭＰＵ２４が取込み、シリ・パラ変換等の処理を行っ
たのち一旦内部メモリ２５に格納し、そのデータをＤＭ
Ａ　Ｃ２３が読込み、システムバスインタフェース２８
を介してシステムバス２１上に存在するメモリ（図示せ
ず）に書込む。

出力動作の場合は、システムバス２１上に存在する前記
メモリから、ＤＭＡＣ２，３がシステムバスインタフェ
ース２８を介してデータを読込んで内部メモリ２５に書
込み、ＭＰＵ２４は内部メモリ２５に格納されているデ
ータの処理を行って、入出力ポート２６へ出力する。

Ｄ１発明が解決しようとする課題 従来の装置が、ＤＭＡＣ２３及びＭＰＵ２４の２つのマ
スクを備え、上記の如く動作させているのは、それぞれ
のり−ド／ライトサイクルを有効に使用するためである
が、上記の構成では２つのマスクが同一の内部バス２７
上に配設されているため、一方が動作しているときは他
方が動作することができず、割込みを不当に待たせ、ア
クセスタイムにロスを生じ、全体的な処理時間もかかる
等、非常に効率が悪かった。

本発明は、このような課題を解決すべく創案されてもの
で、マイクロプロセッサとＤＭＡコントローラとを効率
よく動作させ、ウェイト時間なども減らし、処理速度を
向上させるＤＭＡデバイスの回路構成を提供することを
目的とする。

Ｅ１課題を解決するための手段 本発明において、上記の課題を解決するための手段は、
マイクロプロセッサ及びＤＭＡコントローラをバス接続
されるＤＭＡデバイスの回路構成において、マイクロプ
ロセッサとＤＭＡコントローラのバスをバッファにより
分離した回路構成とするものである。

Ｆ、作用 本発明では、従来の内部バスに相当する部分をバッファ
により分離し、ＤＭＡＣとＭＰＵが独立にバスにアクセ
スすることを可能にし、動作効率を向上させるものであ
る。

Ｇ、実施例 以下、図面を参照して、本発明の実施例を詳細に説明す
る。

第１図は、本発明を実施したＤ　Ｍ　Ａデバイスの一例
を示す構成図である。同図において、１１はシステムバ
スであり、１２はシステムバス１１に接続されたＤ　Ｍ
　Ａデバイスのモジュールである。

モジュール内部には、従来例と同様にＤＭＡＣｌ３、Ｍ
ＰＵ１４．内部メモリ１５及び入出力ボート１６を備え
ているが、ＤＭＡＣｌ３は専用のＤＭＡＣバス１７を有
し、そのＤＭＡＣバス１７がシステムバスインタフェー
ス１８を介して前記システムバス１１に接続されている
。

Ｄ　Ｍ　Ａ　Ｃバス１７は、バッファ１９を介して、内
部バス２０に連結されていて、該内部バス２０にＭＰＵ
１４．内部メモリ１５及び入出力ボート１６が接続され
ている。

即ち、従来の内部バスに相当する部分が、バッファ１９
によりＤ　Ｍ　Ａ　Ｃバス１７と内部バス２０とに分離
された形になっていて、ＤＭＡＣｌ　３とＭＰＵ１４が
独立してバスを使用することを可能にし、動作効率を向
上させている。

入力動作は、入出力ボート１６からのデータをＭＰＵ１
４が取込み、ソリ・パラ変換等の処理を行って内部メモ
リ１５に格納する。次にＤ　Ｍ　Ａ　Ｃ１３は、内部メ
モリ１５へのアクセス権利を得るために、ＭＰＵ１４に
対して内部バス２０の使用権の調停を行う。ＤＭＡＣＩ
　３が内部バス２０の使用権を獲得すると、バッファ１
９を開き、内部メモリ１５からのデータを読み込む（こ
の間は、Ｍ　Ｐ　Ｕ　１４はウェイト状態になる）。読
み込みが終了するとバッファ１９を閉じる（バッファ１
９を閉じることにより、ＭＰＵ１４のウェイト状態は解
除される）。次に、ＤＭＡＣｌ３はシステムバス１１の
使用権を得て、データをシステムバス１１上のメモリ（
図示せず）に書込む。

出力動作の場合は、ＤＭＡＣ１３は、システムバスｔｔ
の使用権を得て、そのシステムバス１１上に存在する前
記メモリからデータを読み込む。

次に、ＤＭＡＣ１３は、内部メモリ１５へのアクセス権
利を得るために、ＭＰＵ１４に対して内部バス２０の使
用権の調停を行う。ＤＭＡＣｌ３が内部バス２０の使用
権を獲得すると、前記バッファ１９を開き、内部メモリ
１５ヘデータを書込む（この間、ＭＰＵ１４はウェイト
状態になる）。書込みが終了するとバッファ１９を閉じ
る（バッファ１９を閉じることにより、ＭＰＵ１４のウ
ェイト状態は解除される）。ＭＰＵ１４は内部メモリ１
５に格納されているデータの処理を行って、人出力ポー
ト１６へ出力する。

このように、従来の回路構成ではＤＭＡＣ２３がシステ
ムバス２１をアクセスしている間、内部バス２７を占有
しているので、ＭＰＵ２４が動作できなかったが、本実
施例では、ＤＭＡＣｌ３がシステムバス１１をアクセス
するとき使用するのはＤＭＡＣバス１７たけで、バッフ
ァ１９は閉じられていて、ＭＰＵ１４は内部バス２０を
自由に使用することができ、各種の動作が可能になる。

Ｈ０発明の詳細 な説明したとおり、本発明は、上記の構成により、マイ
クロプロセッサとＤＭＡコントローラとを効率よく動作
させ、ウェイト時間を減らし、処理速度を向上させる効
果を奏する。

【図面の簡単な説明】

第１図は本発明の一実施例の構成図、第２図は従来例の
構成図である。 １１．１２・・・システムバス、１２．２２・・・モジ
ュール、１３．２３・・・ＤＭＡコントローラ、１４．
２４・・・マイクロプロセッサ、１５．２５・・・内部
メモリ、１６．２６・・・入出力ボート、１７・・・Ｄ
ＭＡＣバス、１８．２８・・システムバスインタフェー
ス、１９・・・バッファ、２０．２７・・・内部バス。

Claims (1)

【特許請求の範囲】
1. （１）マイクロプロセッサ及びＤＭＡコントローラをバ
   ス接続されるＤＭＡデバイスの回路構成において、マイ
   クロプロセッサとＤＭＡコントローラのバスをバッファ
   により分離したことを特徴とするＤＭＡデバイスの回路
   構成。