JPS61253570A - バス制御方式 - Google Patents
バス制御方式Info
- Publication number
- JPS61253570A JPS61253570A JP9542485A JP9542485A JPS61253570A JP S61253570 A JPS61253570 A JP S61253570A JP 9542485 A JP9542485 A JP 9542485A JP 9542485 A JP9542485 A JP 9542485A JP S61253570 A JPS61253570 A JP S61253570A
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- JP
- Japan
- Prior art keywords
- speed
- bus
- low
- speed bus
- group
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、ｕ −ＣＰ Ｕ制御のもとで動作するＩＯ群
から成る装置に係り、特に高速ＩＯと低速ＩＯが同時に
接続される装置で、処理能力を向上させるのに好適なバ
ス制御方式に関する。
から成る装置に係り、特に高速ＩＯと低速ＩＯが同時に
接続される装置で、処理能力を向上させるのに好適なバ
ス制御方式に関する。
従来のバス制御方式は、特開昭５９−６０６２２号公報
に記載のように、ｕ−ＣＰＵ、メモリ、高速ＩＯ，低速
ＩＯ群全てが、ｕ−ＣＰＵＪの一本のバスＶｃ１１続さ
れていた。この為、ｕ−ＣＰＵの処理能力も含め装置の
処理能力は、低速ＩＯの動作中はｕ −ＣＰ Ｕ及び高
速ＩＯが動作できない状態が生じることから低速ＩＯの
アクセス数で太き（低下することが生じ、装置全体の高
速化の点について配慮されていなかった。
に記載のように、ｕ−ＣＰＵ、メモリ、高速ＩＯ，低速
ＩＯ群全てが、ｕ−ＣＰＵＪの一本のバスＶｃ１１続さ
れていた。この為、ｕ−ＣＰＵの処理能力も含め装置の
処理能力は、低速ＩＯの動作中はｕ −ＣＰ Ｕ及び高
速ＩＯが動作できない状態が生じることから低速ＩＯの
アクセス数で太き（低下することが生じ、装置全体の高
速化の点について配慮されていなかった。
本発明の目的は、装置内に高速バスと低速バスを用意し
、二つのバスをバス変換回路で接続し低速バス群のアク
セス時間が高速バス群のアクセス時間を低下させないこ
とｋより、装置の処理能力を向上させることができるバ
ス構造を提供することにある。また、ｕ−ＣＰＵの変更
等による高速バス群の改造が低速バス群の改造に及ばな
い方式を提供することにある。
、二つのバスをバス変換回路で接続し低速バス群のアク
セス時間が高速バス群のアクセス時間を低下させないこ
とｋより、装置の処理能力を向上させることができるバ
ス構造を提供することにある。また、ｕ−ＣＰＵの変更
等による高速バス群の改造が低速バス群の改造に及ばな
い方式を提供することにある。
ｕ −ＣＰ Ｕ制御での端末装置は一般的なものとなっ
て来ているが％５インチハードディスク。
て来ているが％５インチハードディスク。
高速メモリ、処理項目の増加等により一高速ＩＯでのデ
ータ転送の増加、処理能力の向上、各種工Ｏｍ続が要求
されている中で、従来の一元バス方式で考えてみた時、
ｕ−ＣＰＵｉＣ依在し艷バスタイミングに成ることと１
高速ＩＯ，低速ＩＯが混在接続されている為、低速■０
アクセス回数が多くなるとバス専有時間が増加し高速Ｉ
Ｏ及びｕ−ＣＰＵの待ち時間が増加し処理能力の向上が
さまたげられる結果となっていた。
ータ転送の増加、処理能力の向上、各種工Ｏｍ続が要求
されている中で、従来の一元バス方式で考えてみた時、
ｕ−ＣＰＵｉＣ依在し艷バスタイミングに成ることと１
高速ＩＯ，低速ＩＯが混在接続されている為、低速■０
アクセス回数が多くなるとバス専有時間が増加し高速Ｉ
Ｏ及びｕ−ＣＰＵの待ち時間が増加し処理能力の向上が
さまたげられる結果となっていた。
これらの間厘点を検討してみると、低速ＩＯが見かけ上
高速になれることと、ＩＯ系のデータビット数は一般的
ｌＩＣ８ビットである為統−できることと、ｕ −ＣＰ
Ｕの動向は早い時期で推移していくことから、ｕ−Ｃ
ＰＵの変化にも追従できるバス構造であることの３点に
締ることができた。
高速になれることと、ＩＯ系のデータビット数は一般的
ｌＩＣ８ビットである為統−できることと、ｕ −ＣＰ
Ｕの動向は早い時期で推移していくことから、ｕ−Ｃ
ＰＵの変化にも追従できるバス構造であることの３点に
締ることができた。
すなわち、本発明は、高速バス系と低速バス系を分離し
、高速バス系はｕ −ＣＰ Ｕ 、メモリ。
、高速バス系はｕ −ＣＰ Ｕ 、メモリ。
及び高速ＩＯ群から成り、データ巾ｋｔ ｕ −ＣＰＵ
のデータビット＆（２バイト又は１′ゝイト）とし、低
速バス系は８ビツト数とする０高速バスと低速バスはバ
ス変換回路で接続し一データ線の接続と同時に、低速バ
スでデータ準備ができた時点で高速バスに接続する制御
と１高速バス系からのアクセスに対して高速応答ができ
る制御（これは高速バス系に対し応答はするが実処理は
低速バス上で引続き行なわせる方式）を持たせる。
のデータビット＆（２バイト又は１′ゝイト）とし、低
速バス系は８ビツト数とする０高速バスと低速バスはバ
ス変換回路で接続し一データ線の接続と同時に、低速バ
スでデータ準備ができた時点で高速バスに接続する制御
と１高速バス系からのアクセスに対して高速応答ができ
る制御（これは高速バス系に対し応答はするが実処理は
低速バス上で引続き行なわせる方式）を持たせる。
ｕ −ＣＰ Ｕ関係の変更対応については、高速バス系
の変更のみとし、低速バス系の変更は不要とするもので
ある。
の変更のみとし、低速バス系の変更は不要とするもので
ある。
［発明の実施例〕
以下、本発明の一実施例を図面により詳細に説明する。
第１図は、本発明の一実施例を示す端末装置のブロック
図である。
図である。
第１図において、１は該端末装置の制御を行なうｕ −
ＣＰ Ｕ等の主制御装置、２は主制御装置１のプログラ
ム及びデータを格納するメインメモリ、３は該端末装置
をホスト等へ接続する為の高速回線用アダプ）、４はプ
ログラム、データ等のベースファイルとなる５の５イン
チハードディスクを制御するリードディスクアダプタ、
６は高速データ転送ができる高速Ｉ（スである。７は高
速バスと８の低速バスを接続する７（ス変換回路で、デ
ータ巾の変換、高速・（ス系に接続している１の主制御
装置又は３，４の高速ＩＯからの低速バス系ＩＯへのア
クセスの制御を行なう。９は１０のプリンタを制御する
プリンタアダプタ、１１は１２のキーボードを制御する
キーボードアダプタ、１５は表示制御を行なう表示制宵
アにブタで、１４は端末の陰極線管である。
ＣＰ Ｕ等の主制御装置、２は主制御装置１のプログラ
ム及びデータを格納するメインメモリ、３は該端末装置
をホスト等へ接続する為の高速回線用アダプ）、４はプ
ログラム、データ等のベースファイルとなる５の５イン
チハードディスクを制御するリードディスクアダプタ、
６は高速データ転送ができる高速Ｉ（スである。７は高
速バスと８の低速バスを接続する７（ス変換回路で、デ
ータ巾の変換、高速・（ス系に接続している１の主制御
装置又は３，４の高速ＩＯからの低速バス系ＩＯへのア
クセスの制御を行なう。９は１０のプリンタを制御する
プリンタアダプタ、１１は１２のキーボードを制御する
キーボードアダプタ、１５は表示制御を行なう表示制宵
アにブタで、１４は端末の陰極線管である。
第２図は、１の主制御装置が２のメインメモ、 りの
アクセスを実行しなから５の５インチハードディスク内
データを４のハードディスクアダプタを経由してＤ Ｍ
Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
転送が行なわれている所を表わしている。この場合、当
然高速バス転送となる。
アクセスを実行しなから５の５インチハードディスク内
データを４のハードディスクアダプタを経由してＤ Ｍ
Ａ （Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
転送が行なわれている所を表わしている。この場合、当
然高速バス転送となる。
第３図は第２図のタイミングチャートを示すＯ第４図は
第２図と同様に、１の主間両装置が２のメインメモリの
アクセスを実行するが・メインメモリのデータ（第２図
で転送した５インチディスクデータ）を９のプリンタア
ダプタ経由で１０のプリンタへ転送し印字させている所
を示したものである。この時もデータ転送はＤＭＡ転送
である。この場合、高速バス、低速バス接続が必要とな
り、７のバス変換回路を経由してデータ転送を行なう。
第２図と同様に、１の主間両装置が２のメインメモリの
アクセスを実行するが・メインメモリのデータ（第２図
で転送した５インチディスクデータ）を９のプリンタア
ダプタ経由で１０のプリンタへ転送し印字させている所
を示したものである。この時もデータ転送はＤＭＡ転送
である。この場合、高速バス、低速バス接続が必要とな
り、７のバス変換回路を経由してデータ転送を行なう。
第５図はメインメモリ、プリンタ間のデータ転送で７の
バス変換回路を使用しない場合の待ち時間の大きいタイ
ミングチャートを表わし・第６図は第４図の見かけ上高
速化したタイミングチャートを示したものである。
バス変換回路を使用しない場合の待ち時間の大きいタイ
ミングチャートを表わし・第６図は第４図の見かけ上高
速化したタイミングチャートを示したものである。
第２図、第３図の高速バス接続のＩＯと、第４図、第５
図、第６図のバス変換回路で接続した低速バスのＩＯの
動作比較について述べる。
図、第６図のバス変換回路で接続した低速バスのＩＯの
動作比較について述べる。
第２図のハードウェアの動きとしては、１のＵ−ＣＰＵ
と２のメインメモリ間のデータ転送と、メインメモリと
４のディスクアダプタ間のデータ転送が考えられる。デ
ィスクアダプタと５のハードディスク間はバス上からは
直接見えないので無視することとする。
と２のメインメモリ間のデータ転送と、メインメモリと
４のディスクアダプタ間のデータ転送が考えられる。デ
ィスクアダプタと５のハードディスク間はバス上からは
直接見えないので無視することとする。
ここで、ハードディスクはデータ転送は高速に行なうこ
とができることとなっているので、データ転送時間はＣ
ＰＵサイクルの最小時間にデータ転送ができるものとし
、第５図のタイムチャートよりＴＳ−ＴＥの４サイクル
必要である。すなわちＤＭＡの処理時間はＣＰＵは待ち
時間となる。同じよう化第４図のハードウェアの動きを
考えてみると、ＣＰＵとメインメモリ間のデータ転送及
びメインメモリと７のバス変換回路を経由して９のプリ
ンタアダプタとのデータ転送が考えられる。
とができることとなっているので、データ転送時間はＣ
ＰＵサイクルの最小時間にデータ転送ができるものとし
、第５図のタイムチャートよりＴＳ−ＴＥの４サイクル
必要である。すなわちＤＭＡの処理時間はＣＰＵは待ち
時間となる。同じよう化第４図のハードウェアの動きを
考えてみると、ＣＰＵとメインメモリ間のデータ転送及
びメインメモリと７のバス変換回路を経由して９のプリ
ンタアダプタとのデータ転送が考えられる。
第５図はバス変換回路を使用しない接続を考えた時の時
間関係を示したもので、１０のプリンタは５のディスク
化比べ低速動作することからＤＭＡ転送も’Ｉ’３．
ＴＷ、 ＴＶの３サイクル余分忙必要となることとする
と、ＴＳ、、＝ＴＥの７サイクルがＣＰＵ待ち時間とな
る。すなわちプリンタ動作中は処理能力が落ちることと
なる。処理能力を上げる為には、ＣＰＵの待ち時間を少
なくすることが必要であり、バス変換回路で見かけ上高
速にすることとする。
間関係を示したもので、１０のプリンタは５のディスク
化比べ低速動作することからＤＭＡ転送も’Ｉ’３．
ＴＷ、 ＴＶの３サイクル余分忙必要となることとする
と、ＴＳ、、＝ＴＥの７サイクルがＣＰＵ待ち時間とな
る。すなわちプリンタ動作中は処理能力が落ちることと
なる。処理能力を上げる為には、ＣＰＵの待ち時間を少
なくすることが必要であり、バス変換回路で見かけ上高
速にすることとする。
第６図がバス変換回路を使用した時のタイミングで、高
速バスへの使用許可（ＩＯＲＤＹ信号）を最小サイクル
で応答する。但しそれ以降は低速バス上でバス変換回路
からプリンタアダプタへデータ転送が行なわれている動
作となる。これにより高速バス上はプリンタアダプタの
低速動作に影響されることなく最小サイクル数で動作可
能となる。本タイミングはＤＭＡ動作のみ記述している
が、ＣＰＵとＩＯ間のデータ転送の場合も同様な動きと
なり、高速バスの処理能力向上へ寄与が大きな効果とな
ってくる。
速バスへの使用許可（ＩＯＲＤＹ信号）を最小サイクル
で応答する。但しそれ以降は低速バス上でバス変換回路
からプリンタアダプタへデータ転送が行なわれている動
作となる。これにより高速バス上はプリンタアダプタの
低速動作に影響されることなく最小サイクル数で動作可
能となる。本タイミングはＤＭＡ動作のみ記述している
が、ＣＰＵとＩＯ間のデータ転送の場合も同様な動きと
なり、高速バスの処理能力向上へ寄与が大きな効果とな
ってくる。
本発明を実施することで以下の効果を得ることができる
。
。
（１） 高速バス、低速バスの採用で、低速Ｉ０接続
システム構成でも処理能力向上させることができる。
システム構成でも処理能力向上させることができる。
（２） バス変換回路による低速バス実現をしている
為、ｕ −ＣＰ Ｕ等高速バス仕様を変更する場合でも
低速ＩＯの開発は不要になり開発工数低減が行なえる。
為、ｕ −ＣＰ Ｕ等高速バス仕様を変更する場合でも
低速ＩＯの開発は不要になり開発工数低減が行なえる。
第１図は本発明の一実施例のシステムブロック図、第２
図は高速バス接続ＩＯのブロック図、第３図は第２図の
タイミングチャート図、第４図は高速バス低速バス接続
ブロック図、第５図は第４図を従来の一元化バスで接続
した時のタイミングチャート図、第６図は第４図のタイ
ミングチャート図である。 ２・・・メインメモリ、 ３・・・回線アダプタ、
４・・・ディスクアダプタ、 ６・・・高速バス、
７・・・バス変換回路、 ８・・・低速バス、９・・
・プリンタアダプタ、１０・・・プリンタ、第 １ 固 第 ３ 図 第５ 口 第６国
図は高速バス接続ＩＯのブロック図、第３図は第２図の
タイミングチャート図、第４図は高速バス低速バス接続
ブロック図、第５図は第４図を従来の一元化バスで接続
した時のタイミングチャート図、第６図は第４図のタイ
ミングチャート図である。 ２・・・メインメモリ、 ３・・・回線アダプタ、
４・・・ディスクアダプタ、 ６・・・高速バス、
７・・・バス変換回路、 ８・・・低速バス、９・・
・プリンタアダプタ、１０・・・プリンタ、第 １ 固 第 ３ 図 第５ 口 第６国
Claims (1)
- １、ｕ−ＣＰＵのプログラムを格納するメインメモリと
、高速のデータ転送を必要とするＩＯ群と、それらを接
続する高速バスのブロックと、低速データ転送で使用で
きるＩＯ群と、それらを接続する低速バスのブロックと
、高速バス群と低速バス群を接続するバス変換回路とか
ら成るｕ−ＣＰＵ制御装置において、高速バス群に接続
されるメモリ、ＩＯ群のアクセス速度がシステムの処理
能力に表われる様に、低速バス群のアクセスをバス変換
回路で見かけ上高速にすることができることを特徴とし
たバス制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9542485A JPS61253570A (ja) | 1985-05-07 | 1985-05-07 | バス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9542485A JPS61253570A (ja) | 1985-05-07 | 1985-05-07 | バス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61253570A true JPS61253570A (ja) | 1986-11-11 |
Family
ID=14137310
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9542485A Pending JPS61253570A (ja) | 1985-05-07 | 1985-05-07 | バス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61253570A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199153A (ja) * | 1987-10-12 | 1989-04-18 | Nippon Denso Co Ltd | 外部記憶装置を備えた車両用複合制御システム |
-
1985
- 1985-05-07 JP JP9542485A patent/JPS61253570A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0199153A (ja) * | 1987-10-12 | 1989-04-18 | Nippon Denso Co Ltd | 外部記憶装置を備えた車両用複合制御システム |
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