JPH03286224A - 自己同期型パイプライン処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、パイプライン処理装置によってメモリをア
クセスする自己同期パイプライン処理装置に関する。

〔従来の技術〕

コンピュータのアーキテクチャの１つにパイプライン処
理装置がある。このパイプライン処理装置は流れ作業の
概念と類似のものであり、各ブロックにおいて作業者が
個々に作業しているのに似ている。コンピュータにおい
ては各ブロック、つまり各パイプライン段で並列に演算
等の処理が行なわれることであり、処理の高速化を計る
ために用いられる。このパイプライン処理装置の１つに
自己同期型パイプライン処理装置がある。

第３図は従来の自己同期型パイプライン装置の構成を示
すブロック図である。図において、（１）〜（４）はデ
ータラッチ回路、（５）〜（７）はデータラッチ回路（
１）〜（３）でラッチされているデータに対して演算を
行う演算回路、（８）〜αＤはデータラッチ回路間でデ
ータ転送を制御する転送制御回路である。α□はデータ
ラッチ回路（１）と転送制御回路（８）と演算回路（５
）で構成されているパイプライン段Ａ、α３はデータラ
ッチ回路（２）と転送制御回路（９）と演算回路（６）
で構成されているパイプライン段Ｂ、α４はデータラッ
チ回路（３）と転送制御回路（１０）と演算回路（７）
で構成されているパイプライン段Ｃである。αジ〜αａ
は次段パイプライン段のデータラッチ回路にデータを転
送することを次段パイプライン段に要求するためのデー
タ転送要求信号であり、それぞれＴＩ倍信号Ｔ２信号、
Ｔ３信号、Ｔ４信号である。α９〜（２２）はデータ転
送要求信号に応じて次段パイプライン段のデータラッチ
回路が空きである。つまり、前段パイプライン段からの
データを受は入れられる事を示すデータ転送許可信号で
あり、それぞれＢｌ信号、Ｂ２信号、Ｂ３信号、Ｂ４信
号である。

（２３）〜（２６）はそれぞれＴＩ信号αす、Ｔ２信号
αＱ、Ｔ３信号０７）、Ｔ４信号α秒とそれぞれ同一の
出力論理値のラッチ制御信号であり、それぞれＤＩ倍信
号Ｂ２信号、Ｂ３信号、Ｂ４信号である。このラッチ制
御信号がアクティブ時にデータラッチ（１）〜（４）に
入力されたデータをラッチ（入力データ確定）する。な
お、転送制御回路（８）〜α旧二ついては例えば特開昭
６３−２０４３５５号公報に記載された転送制御回路を
用いることができる。

従来の装置は上記のように構成され、例えば、図示して
いない前段パイプライン段からパイプライン段ＡＯカに
データが入力されてきたとする。

このとき、Ｂ１信号（１９がアクティブになっておれば
、ＴＩ倍信号１シがアクティブとなり、同じタイミング
でＤＩ倍信号２３）がアクティブとなってデータラッチ
（１）がデータをラッチする。このＴｌ信号αＳは転送
制御回路（９）へ出力される。ＴＩ信号叫はデータラッ
チ回路（１）でラッチされたデータを次段パイプライン
段ＢＱ３へ出力するためのデータ転送要求信号であり、
Ｂ２信号ＱＯは次段パイプライン段Ｂｆ１３のデータラ
ッチ回路（２）にデータをラッチすることが出来るとき
に、アクティブとなるデータ転送許可信号会号である。

このＢ２信号ＱＯがアクティブとなったときに、パイプ
ライン段ＡＱＺからのデータがパイプライン段Ｂ（１３
のデータラッチ回路（２）に人力される。つまり、デー
タラッチ回路（１）からデータラッチ回路（２）へのデ
ータ転送か行われる。このように、転送制御回路（８）
〜（９）どうしてＴ１信号ＱＳ、Ｂ２信号２０のように
通信しあいながらデータラッチ回路（１）〜（２）間の
データ転送を行っている。このように、メモリ（図示せ
ず）で読み出されたデータは自己同期型パイプライン処
理装置に入力され、パイプライン段Ａ（社）のデータラ
ッチ回路（１）に到達し、そこでラッチされ、そのラッ
チされたデータは、例えば、データの一部のビットに対
して、演算回路（５）で論理演算のような演算が行われ
る。但し、メモリから読み出されたデータには、演算を
実行させるための命令コードや論理演算に必要な計算値
などが含まれており、その命令コードや計算値をデータ
ラッチ回路（１）から取り出して演算回路（５）で演算
を実行させる。そして、演算結果が次段パイプライン段
であるパイプライン段ＢＱ３のデータラッチ回路（２）
に出力されると同時に、演算に使用されなかった残りの
ピットもパイプライン段Ｂ（１３のデータラッチ回路（
２）に出力される。同様に、パイプライン段Ｂ（１３に
おいて、演算回路（６）で演算が行われ、その結果がパ
イプライン段ＣＱ４）のデータラッチ回路（３）に出力
される。このようにして、メモリから入力されたデータ
は自己同期型パイプライン処理装置のパイプライン段を
左から右へと、各パイプライン段において、メモリから
のデータに対して各演算回路（５）〜（７）で処理がな
され、その結果が自己同期型パイプライン処理装置から
外部のメモリに書き込まれたり、又他の周辺回路へ出力
される。

〔発明が解決しようとする課題〕

従来の自己同期型パイプライン処理装置は以上のように
構成されているので、データ処理のより高速化を計るた
めに、パイプライン処理装置の各パイプライン段を使っ
てメモリをアクセスしようとした場合、各パイプライン
段においては、それぞれ並列にデータ処理がなされてい
るので、メモリへのデータ読み出し動作と書き込み動作
のオーバラップが生じるという問題がある。

この発明は、係る問題点を解決するためになされたもの
であり、自己同期型パイプライン処理装置からメモリへ
の読み出し動作と書き込み動作のオーバラップを防ぐた
めに、パイプライン処理装置の各パイプライン段の排他
的制御を行うことを目的としている。

〔課題を解決するための手段〕

この発明に係る自己同期型パイプライン処理装置はデー
タラッチ回路と転送制御回路とを設けた複数のパイプラ
イン段と、パイプライン段からアクセスされてデータの
読み出し又は書き込みを行い、データを格納するための
メモリと、少なくとも１つのパイプライン段に設けられ
て、メモリからデータを読み出すための読み出し回路と
、少なくとも他の１つのパイプライン段に設けられて、
このパイプライン段のデータをメモリに書き込む１し き込み制御信号をメモリに出力すｒメモリ制御手段と、
メモリの書き込み状態が選択されたとき、読み出し回路
の動作を禁止するための読み出し禁止手段とを備えたも
のである。

〔作　用〕

上記の様に構成された自己同期型パイプライン処理装置
は、各パイプライン段を使ってメモリをアクセスしよう
とした場合、メモリへのデータ書き込み動作時にはメモ
リ読み出し動作を禁止させるため、各パイプライン段に
おけるメモリへの読み出し動作と書き込み動作のオーバ
ラップが起こらない。

〔実施例〕

第１図はこの発明の一実施例である自己同期型パイプラ
イン処理装置の構成を示すブロック図である。（２８）
〜（３２）はデータラッチ回路、（３３）〜（３７）は
転送制御回路、（３８）は複数のパイプライン段（３９
）の中間結果や処理結果を格納するためのメモリ、（４
０）はメモリ（３８）からデータを読み出すための読み
出し回路、（４Ｉ）は読み出し回路（４０）で読み出さ
れたデータに対して演算を行う演算回路、（４２）は演
算回路（４１）で処理された結果をメモリ（３８）に書
き込むための書き込み回路、（４３）〜（４６）はデー
タ転送要求信号であるＳｌ信号、Ｓ２信号、Ｓ３信号、
Ｓ４信号、（４７）〜（５０）はそれぞれＳｌ信号（４
３）、Ｓ２信号（４４）、Ｓ３信号（４５）、Ｓ４信号
（４６）とそれぞれ同じ出力論理値のＣＩ倍信号Ｃ２信
号、Ｃ３信号、Ｃ４信号て、各データラッチ回路（２８
）〜（３１）を制御するための信号である。例えば、Ｃ
Ｉ倍信号４７）がアクティブの時はデータラッチ回路（
２８）に入力されたデータがラッチ（入力データ確定）
される。

（５１）はＣＩ倍信号４７）、Ｃ２信号（４８）、Ｃ３
信号（４９）、Ｃ４信号（５０）を入力して、メモリ（
３８）に対して、データの読み出し動作を行うのか、書
き込み動作を行うのかを選択するための読み出し書き込
み制御信号（５２）　（以下、Ｒ／Ｗ信号と称す）をメ
モリ（３８）に出力し、書き込み動作時には書き込み状
態信号（５３）　（以下、ＷＲＣＯＭＰ信号と称す）を
生成するメモリ制御回路、（５４）はＷＲＣＯＭＰ信号
（５３）とＳ１信号（４３）を入力して、メモリの書き
込み動作時にはメモリ読み出し禁止信号（５５）を生成
して、それを転送制御回路（３４）に出力させる読み出
し禁止回路である。

データラッチ回路＃＠　（２９）と読み出し回路（４０
）と転送制御回路（３４）で構成されている部分を読み
出しパイプライン段（５６）、データラッチ回路（３０
）と演算回路（４１）と転送制御回路（３５）で構成さ
れている部分を処理パイプライン段（５７）、データラ
ッチ回路（３１）と書き込み回路（４２）と、転送制御
回路（３６）で構成されている部分を書き込みパイプラ
イン段（５８）と称す。

以下、実施例の動作について説明する。

なお、従来装置と同様に、転送制御回路（３３）〜（３
７）間の通信によりデータラッチ回路（２８）〜（３２
）間でデータ転送の制御が行なわれている。又、この実
施例においては４段のパイプライン段しか示していない
が、さらにたくさんのパイプライン段が左右に接続され
ている。転送制御回路（３３）と転送制御回路（３４）
の間でＳｌ信号（４３）とデータ転送許可信号であるＡ
Ｉ倍信号５９）の２信号により、通信が行われデータラ
ッチ回路（２８）と演算回路（６０）と転送制御回路（
３３）で構成されているパイプライン段から読み出しパ
イプライン段（５６）にデータが出力されると、Ｃ２信
号（４８）がアクティブとなってデータラッチ回路（２
９）がデータをラッチする。

読み出しパイプライン段（５６）では、読み出し回路（
４０）がデータラッチ回路（２９）にラッチされている
データからメモリ（３８）への読み出し用アドレスを抽
出して、メモリ（３８）に出力する。そして、メモリ（
３８）から読み出し用アドレスに対応したデータを読み
出し回路（４０）に入力して、処理パイプライン段〔５
７）のデータラッチ回路（３０）に出力する。それと同
時に、メモリ（３８）へのアクセスに使用されなかった
データの残りのビットもデータラッチ回路（３０）に出
力される。処理パイプライン段（５７）のデータラッチ
回路（３０）でラッチされたデータは演算回路（４１）
で、例えば、論理演算のような演算が行われ、書き込み
パイプライン段（５８）のデータラッチ回路（３１）に
出力される。データラッチ回路（３１）にラッチされて
いるデータの内、メモリ（３８）への書き込み用アドレ
スと演算結果が書き込み回路（４２）により抽出され、
メモリ（３８）に出力される。

そして、メモリ（３８）に演算結果が格納される。

第２図はメモリ制御回路（５１）の一実施例を示す回路
図である。メモリ制御回路（５１）はフリップフロップ
回路（６１）〜（６４）、論理素子（６５）〜（７６）
で構成されている。メモリ制御回路（５Ｉ）はＣＩ倍信
号４７）、Ｃ２信号（４８）、Ｃ３信号（４９）、Ｃ４
信号（５０）を入力信号として、Ｒ／Ｗ信号（５２）、
ＷＲＣＯＭＰ信号（５３）を出力信号とする。このメモ
リ制御回路（５１）の出力信号であるＲ／Ｗ信号（５２
）とＷＲＣＯＭＰ信号（５３）の論理値は、通常“Ｈ″
である（メモリ読み出し動作）。メモリ書き込み動作、
即ちＲ／Ｗ信号（５２）及びＷＲＣＯＭＰ信号（５３）
の論理値が“Ｌ”となるのは、Ｃ４信号（５ｏ）の論理
値が“Ｈ”でありＣＩ倍信号４７）、Ｃ２信号（４８）
Ｃ３信号（４９）が“Ｌ”の時、又はＣ３信号（４９）
とＣ４信号（５０）の論理値が共に“Ｈ”の時である。

っまりＣ４信号（５０）がアクティブ（論理値が“Ｈ”
）となり、書き込みパイプライン段（５８）のみが動作
してデータラッチ回路（３１）に入力されているデータ
がラッチ（入力データ確定）され、そのラッチされてい
るデータからメモリ（３８）へ書き込み用アドレスと演
算結果を出力する場合か、又は処理パイプライン段（５
７）と書き込みパイプライン段（５８）へデータ転送が
要求されている場合であり、Ｃ３信号（４９）がアクテ
ィブ（論理値が“Ｈ”）となりデータラッチ回路（３ｏ
）への人力データがラッチされ、演算が演算回路（４１
）で行われて、更にＣ４信号（５０）がアクティブとな
り、データラッチ回路（３１）への入力データがラッチ
され、そのラッチされたデータである演算結果がメモリ
（３８）に書き込まれる場合である。

以上の２通りの時に、メモリ（３８）への書き込み動作
が実行される。メモリ制御回路（５１）への入力信号で
ある０４信号（５０）の論理値が“Ｈ”でＣＩ倍信号４
７）〜Ｃ３信号（４９）の論理値が“Ｌ”、又はＣ３信
号（４９）及び０４信号（５０）の論理値が“Ｈ”の時
に論理素子（６８）からの論理４ｆＨ”となり、フリッ
プフロップ回路（６３）〜（６４）のクロック入力ピン
（Ｔ）に論理値”Ｈ”のクロックが入力される。そして
、フリップフロップ回路（６３）、（６４）の出力ピン
（Ｑ）の出力論理値が“Ｈ”となり、論理素子（６９）
を介してＲ／Ｗ信号（５２）の論理値が“Ｌ”、論理素
子（７２）を介してＷ　ＲＣＯＭ　Ｐ信号（５３）の論
理値が“Ｌ”となる。論理値が“Ｌ”となったＲ／Ｗ信
号（５２）はメモリ（３８）に入力される。

このＲ／Ｗ信号（５２）の制御により、メモリ（３８）
に入力されてくるアドレスが読み出し用のアドレスなの
か、書き込み用のアドレスなのかが決定される。つまり
、Ｒ／Ｗ信号（３８）の論理値が“Ｈ”の時はメモリ読
み出し用のアドレス、“Ｌ”の時はメモリ書き込み用の
アドレスが選択される。ＷＲＣＯＭＦ信号（５３）の論
理値“Ｌ”は、論理素子（２人力論理積回路）　（５４
）に出力される。そして論理素子（５４）の出力信号で
あるメモリ読み出し禁止信号（５５）の論理値は強制的
に“Ｌ”とされ、転送制御回路（３４）に出力される。

読み出しパイプライン段（５６）の転送制御回路（３４
）への入力信号の論理値が“Ｌ”なので、データラッチ
回路（２９）でのデータのラッチは行われない。このた
め、読み出しパイプライン段（５６）のメモリ（３８）
への読み出し動作は実行されない。この様に、読み出し
パイプライン段（５６）の動作を禁止させ、書き込みパ
イプライン段（５８）でメモリ（３８）への書き込み動
作を行わせる。Ｒ／Ｗ信号（５２）とＷＲＣＯＭＰ信号
（５３）が再び通常状態に戻るのは、フリップフロップ
回路（６３）、（６４）に接続された論理素子（６９）
〜（７６）の固有の遅延後である。ところで、フリップ
フロップ回路（６３）に接続されている論理素子（６９
）〜（７１）の数と、フリップフロップ回路（６４）に
接続されている論理素子（７２）〜（７６）の数が違っ
ている。このため、Ｒ／Ｗ信号（５２）より、ＷＲＣＯ
ＭＰ信号（５３）の方が論理値“Ｌ”の期間が長い。こ
れはＲ／Ｗ信号（５２）の論理値が“Ｈ”から“Ｌ”に
変化した時、メモリ（３８）へ入力されている読み出し
用アドレスが書き込み用アドレスに変換される時間が必
要なためであり、メモリ（３８）への書き込み動作を完
全に行うためである。

上記の実施例によれば、複数のパイプライン段（３９）
の書き込みパイプライン段（５８）が動作中は、読み出
しパイプライン段（５６）の動作を禁止するようにした
ので、メモリ（３８）への読み出し動作と書き込み動作
のオーバーラツプが起こらない。

なお、他の実施例として、転送制御回路（３３）〜（３
７）に対して、Ｃ，ミード、Ｌ、コンウェイ共著の”　
１ＮＴＲ０ＤＵＣＴＩＯＮ　Ｔｏ　ＶＬＳＩ　ＳＹＳＴ
ＥＭＳ　　超ＬＳＩシステム入門”第７章　Ｐ、２８０
〜Ｐ、２８３に記載された４サイクル信号によるＭｕｌ
ｌｅｒのＣ要素を用いても実現できる。

〔発明の効果〕

この発明は、複数のパイプライン段に対し、メモリから
のデータの読み出し動作とメモリへのデータの書き込み
動作を排他的に行うようにしたので、各パイプライン段
を使ってメモリをアクセスすることが可能となり、デー
タ処理のより高速化を計った自己同期型パイプライン処
理装置が得られるという効果を奏する。

【図面の簡単な説明】

第１図はこの発明の一実施例である自己同期型パイプラ
イン処理装置の構成を示すブロック図、第２図は第１図
に示す自己同期型パイプライン処理装置に内蔵されたメ
モリ制御回路の一実施例を示す回路図、第３図は従来の
自己同期型パイプライン処理装置の構成を示すブロック
図である。 図において、（２８）〜（３２）はデータラッチ回路、
（３３）〜（３７）は転送制御回路、（３８）はメモリ
、（４０）は読み出し回路、（４１）は演算回路、（４
２）は書き込み回路、（５１）はメモリ制御回路、（５
４）は読み出し禁止回路、（５６）は読み出しパイプラ
イン段、（５７）は処理パイプライン段、（５８）は書
き込みパイプライン段である。 なお、各図中、同一符号は同−又は相当部分を示す。

Claims (1)

【特許請求の範囲】
1. パイプラインバスに接続されたデータラッチ回路と前記
   データラッチ回路のデータ入出力を制御する転送制御回
   路をそれぞれ設けた複数のパイプライン段と、前記パイ
   プライン段からアクセスされ読み出し書き込み制御信号
   に応じてデータを格納するメモリと、前記パイプライン
   段の少なくとも１段に設けられて、前記データラッチ回
   路の出力に含まれる読み出しアドレスで前記メモリをア
   クセスし前記メモリからの読み出しデータを次段の前記
   パイプライン段へ出力する読み出し回路と、前記パイプ
   ライン段の少なくとも他の１段に設けられて、前記デー
   タラッチ回路の出力に含まれる書き込みアドレスで前記
   メモリをアクセスし該パイプライン段からの書き込みデ
   ータを前記メモリへ出力する書き込み回路と、前記転送
   制御回路から前記データラッチ回路への制御信号に応じ
   て前記読み出し書き込み制御信号を発生し、前記メモリ
   の読み出し状態と書き込み状態を選択するメモリ制御手
   段と、前記メモリの書き込み状態が選択されたとき、前
   記読み出し回路の動作を禁止する読み出し禁止手段とを
   備えた自己同期型パイプライン処理装置。