JPH07302239A - データ処理装置 - Google Patents
データ処理装置Info
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- JPH07302239A JPH07302239A JP11454494A JP11454494A JPH07302239A JP H07302239 A JPH07302239 A JP H07302239A JP 11454494 A JP11454494 A JP 11454494A JP 11454494 A JP11454494 A JP 11454494A JP H07302239 A JPH07302239 A JP H07302239A
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Abstract
(57)【要約】
【目的】 中央処理部にバスを介して複数のモジュ−ル
を接続したデータ処理装置においてモジュ−ル間で直接
データを転送する場合に高速な転送を行うこと。 【構成】 データの直接転送であることを指定したオペ
コードと、データの転送元及び転送先の夫々のモジュ−
ルの番号を指定した第１の転送情報コードと、読み出し
開始アドレス及び書き込み開始アドレス、転送バイト
数、読み出し側及び書き込み側のアドレスの変化パター
ンを指定した第２の転送情報コードとからなるＤＭＡ命
令を用意し、各モジュ−ルでＤＭＡ命令を監視して自己
のモジュ−ルが転送元か転送先であるか判断し、該当す
るときにはセレクト状態とし、一方中央処理部により第
２の情報転送コードを監視して、そのコードに基づき、
読み出し開始アドレス及び書き込み開始アドレスをアド
レスバスに同時に出力し、アドレスを制御する。
を接続したデータ処理装置においてモジュ−ル間で直接
データを転送する場合に高速な転送を行うこと。 【構成】 データの直接転送であることを指定したオペ
コードと、データの転送元及び転送先の夫々のモジュ−
ルの番号を指定した第１の転送情報コードと、読み出し
開始アドレス及び書き込み開始アドレス、転送バイト
数、読み出し側及び書き込み側のアドレスの変化パター
ンを指定した第２の転送情報コードとからなるＤＭＡ命
令を用意し、各モジュ−ルでＤＭＡ命令を監視して自己
のモジュ−ルが転送元か転送先であるか判断し、該当す
るときにはセレクト状態とし、一方中央処理部により第
２の情報転送コードを監視して、そのコードに基づき、
読み出し開始アドレス及び書き込み開始アドレスをアド
レスバスに同時に出力し、アドレスを制御する。
Description
【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、マイクロコントローラ
（ＭＣＵ）、マイクロプロセッサ（ＭＰＵ）あるいはＲ
ＩＳＣ ＭＣＵなどにおいてバスに接続されたモジュ−
ル間でデータを直接転送する場合に特徴のあるデータ処
理装置に関するものである。
（ＭＣＵ）、マイクロプロセッサ（ＭＰＵ）あるいはＲ
ＩＳＣ ＭＣＵなどにおいてバスに接続されたモジュ−
ル間でデータを直接転送する場合に特徴のあるデータ処
理装置に関するものである。
【０００２】
【従来の技術】データ転送方式の一つとしてＤＭＡ（ダ
イレクトメモリアクセス）と呼ばれる方式がある。この
ＤＭＡは、ＣＰＵを介さず直接モジュ−ル間でデータ転
送を行うものであり、１バイトまたは１ワードずつプロ
グラムを用いてＣＰＵを介して転送（データバス幅があ
れば３２ビット、６４ビット転送が可能）を行う場合に
比べて速度が早い利点がある。
イレクトメモリアクセス）と呼ばれる方式がある。この
ＤＭＡは、ＣＰＵを介さず直接モジュ−ル間でデータ転
送を行うものであり、１バイトまたは１ワードずつプロ
グラムを用いてＣＰＵを介して転送（データバス幅があ
れば３２ビット、６４ビット転送が可能）を行う場合に
比べて速度が早い利点がある。
【０００３】従来のＤＭＡの方式としては、 ＤＭＡ専用のＤＭＡコントローラをＣＰＵとは別途に
ハードウエハで設け、このコントローラを用いてモジュ
−ル間の直接データ転送を行う方式、 ＤＭＡ専用のセットアッププログラムを用意すると共
に、ＣＰＵ自身をＤＭＡコントローラとして使用し、Ｃ
ＰＵが前記プログラムを解読してＣＰＵの内部レジスタ
に、読み出し開始アドレス及び書き込み開始アドレス
と、転送すべきデータの数と、読み出し側及び書き込み
側のアドレスの変化パターン（アドレスが増加するのか
減少するのかそのままなのかの種別）とを設定した後Ｄ
ＭＡ転送命令を用いてＤＭＡを実行する方式。
ハードウエハで設け、このコントローラを用いてモジュ
−ル間の直接データ転送を行う方式、 ＤＭＡ専用のセットアッププログラムを用意すると共
に、ＣＰＵ自身をＤＭＡコントローラとして使用し、Ｃ
ＰＵが前記プログラムを解読してＣＰＵの内部レジスタ
に、読み出し開始アドレス及び書き込み開始アドレス
と、転送すべきデータの数と、読み出し側及び書き込み
側のアドレスの変化パターン（アドレスが増加するのか
減少するのかそのままなのかの種別）とを設定した後Ｄ
ＭＡ転送命令を用いてＤＭＡを実行する方式。
【０００４】などが知られている。
【０００５】
【発明が解決しようとしている課題】しかしながらの
ＤＭＡコントローラを用いる方式は、バイト数などの転
送方式を規定するためにＤＭＡコントローラ内のメモリ
に転送用のパラメータをＣＰＵを介して書き込む必要が
あるため、セットアップに時間がかかる上、広いシリコ
ンスペースを必要とするのでチップサイズが大きくなる
という欠点があるし、更にはモジュ−ルの数が増加した
場合にはチャンネルの数を変更しなければならず、対拠
が面倒であるという問題もある。更にＤＭＡコントロー
ラは同じ種類の転送を繰り返すには有効な手段である
が、種々の転送を実行しようとすると、セットアップに
時間がかかるという問題もある。
ＤＭＡコントローラを用いる方式は、バイト数などの転
送方式を規定するためにＤＭＡコントローラ内のメモリ
に転送用のパラメータをＣＰＵを介して書き込む必要が
あるため、セットアップに時間がかかる上、広いシリコ
ンスペースを必要とするのでチップサイズが大きくなる
という欠点があるし、更にはモジュ−ルの数が増加した
場合にはチャンネルの数を変更しなければならず、対拠
が面倒であるという問題もある。更にＤＭＡコントロー
ラは同じ種類の転送を繰り返すには有効な手段である
が、種々の転送を実行しようとすると、セットアップに
時間がかかるという問題もある。
【０００６】またのソフトウエアによる方式は、転送
の命令に基づいてＣＰＵ内部レジスタによりＤＭＡに必
要な上記の転送パラメータをセットアップしなければな
らないため、セットアップに要する時間が長くなる。更
にＣＰＵ内部レジスタのデータを一時他のモジュ−ルに
保存させなければならないが、この保存のための命令が
必要であるから、命令格納用のメモリ（通常はＲＯＭ）
にその分の領域を確保しなければならないし、保存処理
のサイクルが必要になるのでオーバーヘッドが多くな
り、セットアップの時間も加えると全体として処理時間
が長くなるという問題があった。
の命令に基づいてＣＰＵ内部レジスタによりＤＭＡに必
要な上記の転送パラメータをセットアップしなければな
らないため、セットアップに要する時間が長くなる。更
にＣＰＵ内部レジスタのデータを一時他のモジュ−ルに
保存させなければならないが、この保存のための命令が
必要であるから、命令格納用のメモリ（通常はＲＯＭ）
にその分の領域を確保しなければならないし、保存処理
のサイクルが必要になるのでオーバーヘッドが多くな
り、セットアップの時間も加えると全体として処理時間
が長くなるという問題があった。
【０００７】本発明は、このような事情のもとになされ
たものであり、その目的は、モジュ−ル間で直接データ
を転送するにあたり、高速に転送することのできるデー
タ処理装置を提供することにある。
たものであり、その目的は、モジュ−ル間で直接データ
を転送するにあたり、高速に転送することのできるデー
タ処理装置を提供することにある。
【０００８】
【課題を解決するための手段】請求項１の発明は、各々
データ記憶部を備えた複数のモジュ−ルを信号路を介し
て中央処理部に接続し、信号路に出力された命令に基づ
いて一のモジュ−ルのデータ記憶部から他のモジュ−ル
のデータ記憶部へデータを転送するデータ処理装置にお
いて、命令種別がデータ直接転送命令であることを指定
したオペコードと、データの転送元及び転送先の各モジ
ュ−ルを指定した第１の転送情報コードと、転送すべき
データのアドレス情報を指定した第２の転送情報コード
とを含むデータ直接転送命令と、前記中央処理部におけ
る命令の読み出し時に命令ロードサイクル信号を中央処
理部より出力するための命令ロードサイクル信号線と、
各モジュ−ル毎に設けられた命令監視部と、前記中央処
理部に設けられたアドレス制御部と、を備え、前記命令
監視部は、前記命令ロードサイクル信号線、オペコード
が読み出される信号路及び第１の転送情報コードが読み
出される信号路を監視し、夫々が命令ロードサイクル信
号、データ直接転送命令に相当する信号及び自己のモジ
ュ−ルをデータの転送元として指定した信号であるとき
にはデータの転送サイクル時に自己のモジュ−ルのデー
タ記憶部を読み出し状態とし、また夫々が命令ロードサ
イクル信号、データ直接転送命令に相当する信号及び自
己のモジュ−ルをデータの転送先として指定した信号で
あるときにはデータの転送サイクル時に自己のモジュ−
ルのデータ記憶部を書き込み状態とするよう構成され、
前記アドレス制御部は、前記第２の転送情報コードに基
づいてデータの転送サイクル時に読み出し側のデータの
アドレスと書き込み側のデータのアドレスとを同時に、
予め割り当てられた信号路に夫々出力するように構成さ
れていることを特徴とする。
データ記憶部を備えた複数のモジュ−ルを信号路を介し
て中央処理部に接続し、信号路に出力された命令に基づ
いて一のモジュ−ルのデータ記憶部から他のモジュ−ル
のデータ記憶部へデータを転送するデータ処理装置にお
いて、命令種別がデータ直接転送命令であることを指定
したオペコードと、データの転送元及び転送先の各モジ
ュ−ルを指定した第１の転送情報コードと、転送すべき
データのアドレス情報を指定した第２の転送情報コード
とを含むデータ直接転送命令と、前記中央処理部におけ
る命令の読み出し時に命令ロードサイクル信号を中央処
理部より出力するための命令ロードサイクル信号線と、
各モジュ−ル毎に設けられた命令監視部と、前記中央処
理部に設けられたアドレス制御部と、を備え、前記命令
監視部は、前記命令ロードサイクル信号線、オペコード
が読み出される信号路及び第１の転送情報コードが読み
出される信号路を監視し、夫々が命令ロードサイクル信
号、データ直接転送命令に相当する信号及び自己のモジ
ュ−ルをデータの転送元として指定した信号であるとき
にはデータの転送サイクル時に自己のモジュ−ルのデー
タ記憶部を読み出し状態とし、また夫々が命令ロードサ
イクル信号、データ直接転送命令に相当する信号及び自
己のモジュ−ルをデータの転送先として指定した信号で
あるときにはデータの転送サイクル時に自己のモジュ−
ルのデータ記憶部を書き込み状態とするよう構成され、
前記アドレス制御部は、前記第２の転送情報コードに基
づいてデータの転送サイクル時に読み出し側のデータの
アドレスと書き込み側のデータのアドレスとを同時に、
予め割り当てられた信号路に夫々出力するように構成さ
れていることを特徴とする。
【０００９】請求項２の発明は、請求項１記載のデータ
処理装置において、第２の転送情報コードは、読み出し
開始アドレス及び書き込み開始アドレスと、転送すべき
データの数と、読み出し側及び書き込み側のアドレスの
変化パターンとを含むものであることを特徴とする。
処理装置において、第２の転送情報コードは、読み出し
開始アドレス及び書き込み開始アドレスと、転送すべき
データの数と、読み出し側及び書き込み側のアドレスの
変化パターンとを含むものであることを特徴とする。
【００１０】請求項３の発明は、請求項１または請求項
２記載のデータ処理装置において、データ記憶部のデー
タのアドレスは各モジュ−ルに固有の第１のアドレスコ
ードと、各データ記憶領域に割り当てられた第２のアド
レスコードとの組み合わせよりなり、データの転送サイ
クル時に、信号路に同時に出力される読み出し側のデー
タのアドレス及び書き込み側のデータのアドレスは前記
第２のアドレスコードであり、モジュ−ル内で第１のア
ドレスコードと第２のアドレスコードとが組み合わされ
てデータ記憶部のデータのアドレスが指定されることを
特徴とする。
２記載のデータ処理装置において、データ記憶部のデー
タのアドレスは各モジュ−ルに固有の第１のアドレスコ
ードと、各データ記憶領域に割り当てられた第２のアド
レスコードとの組み合わせよりなり、データの転送サイ
クル時に、信号路に同時に出力される読み出し側のデー
タのアドレス及び書き込み側のデータのアドレスは前記
第２のアドレスコードであり、モジュ−ル内で第１のア
ドレスコードと第２のアドレスコードとが組み合わされ
てデータ記憶部のデータのアドレスが指定されることを
特徴とする。
【００１１】
【作用】データの直接転送命令がメモリから読み出さ
れ、この命令の第１の転送情報コードに例えばモジュ−
ルＭ１からモジュ−ルＭ２へデータを転送する旨指定さ
れていれば、モジュ−ルＭ１及びモジュ−ルＭ２は、第
１の転送情報コードを監視しているため夫々自己のモジ
ュ−ルが転送元、転送先であると判断してモジュ−ルＭ
１、Ｍ２内のデータ記憶部を夫々読み出し状態及び書き
込み状態とする。そして中央処理部は第２の転送情報を
解読してその情報に指定されている転送パターンに基づ
き読み出し側のアドレス及び書き込み側のアドレスを信
号路に同時に出力し、これによりモジュ−ルＭ１からモ
ジュ−ルＭ２へデータが直接転送される。このようにし
て転送を行えば、専用のＤＭＡコントローラを用いなく
てもよいし、また中央処理部の内部レジスタを用いた転
送パラメータの指定が不要になる。
れ、この命令の第１の転送情報コードに例えばモジュ−
ルＭ１からモジュ−ルＭ２へデータを転送する旨指定さ
れていれば、モジュ−ルＭ１及びモジュ−ルＭ２は、第
１の転送情報コードを監視しているため夫々自己のモジ
ュ−ルが転送元、転送先であると判断してモジュ−ルＭ
１、Ｍ２内のデータ記憶部を夫々読み出し状態及び書き
込み状態とする。そして中央処理部は第２の転送情報を
解読してその情報に指定されている転送パターンに基づ
き読み出し側のアドレス及び書き込み側のアドレスを信
号路に同時に出力し、これによりモジュ−ルＭ１からモ
ジュ−ルＭ２へデータが直接転送される。このようにし
て転送を行えば、専用のＤＭＡコントローラを用いなく
てもよいし、また中央処理部の内部レジスタを用いた転
送パラメータの指定が不要になる。
【００１２】
【実施例】図１は本発明の実施例で用いられるデータの
直接転送命令（以下「ＤＭＡ命令」という）を示す説明
図である。この命令は、例えば６個のアドレスに夫々割
り当てられた８ビットのコード群からなり、例えばアド
レス８０００、８００１には、この命令がＤＭＡ命令で
あることを指定したオペコードが、８００２にはデータ
の転送元及び転送先のモジュ−ル番号並びに後述する転
送パタ−ンが、８００３には転送データ（バイト）数
が、８００４には読み出し開始アドレスの下位８ビット
が、８００５には書き込み開始アドレスの下位８ビット
が夫々割り当てられている。
直接転送命令（以下「ＤＭＡ命令」という）を示す説明
図である。この命令は、例えば６個のアドレスに夫々割
り当てられた８ビットのコード群からなり、例えばアド
レス８０００、８００１には、この命令がＤＭＡ命令で
あることを指定したオペコードが、８００２にはデータ
の転送元及び転送先のモジュ−ル番号並びに後述する転
送パタ−ンが、８００３には転送データ（バイト）数
が、８００４には読み出し開始アドレスの下位８ビット
が、８００５には書き込み開始アドレスの下位８ビット
が夫々割り当てられている。
【００１３】図２は前記ＤＭＡ命令の具体例を示す説明
図であり、この実施例では、便宜上図２のＤＭＡ命令が
用いられるものとして説明する。アドレス８００２に割
り当てられたコード７４（ＢＣＤコード）の「７」は転
送元のモジュ−ルがＭ２、転送先のモジュ−ルがＭ３で
あることを表わし、「４」は読み出し側のアドレスが増
加し、書き込み側のアドレスが減少することを夫々表わ
している。この例ではモジュ−ルの番号を２ビットで規
定し、図３に示すように「００」をモジュ−ルＭ１、
「０１」をモジュ−ルＭ２、「１０」をモジュ−ルＭ
３、「１１」をモジュ−ルＭ４としている。そして上位
７ビット目、６ビット目の組み合わせが転送元のモジュ
−ルに、また５ビット目、４ビット目の組み合わせが転
送先のモジュ−ルに夫々割り当てられている。
図であり、この実施例では、便宜上図２のＤＭＡ命令が
用いられるものとして説明する。アドレス８００２に割
り当てられたコード７４（ＢＣＤコード）の「７」は転
送元のモジュ−ルがＭ２、転送先のモジュ−ルがＭ３で
あることを表わし、「４」は読み出し側のアドレスが増
加し、書き込み側のアドレスが減少することを夫々表わ
している。この例ではモジュ−ルの番号を２ビットで規
定し、図３に示すように「００」をモジュ−ルＭ１、
「０１」をモジュ−ルＭ２、「１０」をモジュ−ルＭ
３、「１１」をモジュ−ルＭ４としている。そして上位
７ビット目、６ビット目の組み合わせが転送元のモジュ
−ルに、また５ビット目、４ビット目の組み合わせが転
送先のモジュ−ルに夫々割り当てられている。
【００１４】アドレス８００３に割り当てられたコード
「０６」は、後述のモジュ−ル内のデータ記憶部におけ
る転送すべきデータ（バイト）の数を表わしている。ま
たアドレス８００４に割り当てられたコード「００」
は、転送元のモジュ−ル内のデータ記憶部のアドレスの
うち下位２桁のコードを表わしている。データ記憶部の
アドレスはこの例では４桁のコードからなり、一例とし
てこのコードが「３０１０」であるとすると上位２桁の
「３０」はそのモジュ−ルに固有の第１のアドレスコー
ドであり、下位２桁の「１０」はデータ記憶部内の各記
憶領域に割り当てられた第２のアドレスコードである。
即ちモジュ−ルが特定されていれば、下位２桁のアドレ
スコードを指定することにより、モジュ−ルのデータ記
憶部内のアドレスが指定されることにる。同様にアドレ
ス８００５に割り当てられたコード３３は転送先のモジ
ュ−ル内のデータ記憶部のアドレスのうち下位２桁のコ
ードを表わしている。このように指定した理由は、１６
ビットのアドレスバスを用いた場合に、そのアドレスバ
スの上位８ビット、下位８ビットに夫々転送元の第２の
アドレスコード、転送先の第２のアドレスコードを同時
に載せ、これにより転送元、転送先のモジュ−ルを同時
に夫々読み出し、書き込み状態とするためである。
「０６」は、後述のモジュ−ル内のデータ記憶部におけ
る転送すべきデータ（バイト）の数を表わしている。ま
たアドレス８００４に割り当てられたコード「００」
は、転送元のモジュ−ル内のデータ記憶部のアドレスの
うち下位２桁のコードを表わしている。データ記憶部の
アドレスはこの例では４桁のコードからなり、一例とし
てこのコードが「３０１０」であるとすると上位２桁の
「３０」はそのモジュ−ルに固有の第１のアドレスコー
ドであり、下位２桁の「１０」はデータ記憶部内の各記
憶領域に割り当てられた第２のアドレスコードである。
即ちモジュ−ルが特定されていれば、下位２桁のアドレ
スコードを指定することにより、モジュ−ルのデータ記
憶部内のアドレスが指定されることにる。同様にアドレ
ス８００５に割り当てられたコード３３は転送先のモジ
ュ−ル内のデータ記憶部のアドレスのうち下位２桁のコ
ードを表わしている。このように指定した理由は、１６
ビットのアドレスバスを用いた場合に、そのアドレスバ
スの上位８ビット、下位８ビットに夫々転送元の第２の
アドレスコード、転送先の第２のアドレスコードを同時
に載せ、これにより転送元、転送先のモジュ−ルを同時
に夫々読み出し、書き込み状態とするためである。
【００１５】次に本発明の実施例のハード構成について
図４及び図５を参照しながら述べると、１は中央処理部
であるＣＰＵであり、例えば１６ビットのデータバス２
及び１６ビットのアドレスバス３に接続されている。Ｃ
ＰＵ１は命令のオペコードを解読して当該命令の種別や
行数を把握するためのオペコードデコーダ１１、命令を
読み込むためにＲＯＭに対してアドレスを出力するとき
に命令ロードサイクル信号（ＬＩＣ［Ｌｏａｄ Ｉｎｓ
ｔｒｕｃｔｉｏｎ Ｃｙｃｌｅ］）を出力する出力部１
２、及びＤＭＡ命令のオペランドを監視して前記第２の
転送情報コードに基づき読み出し側のデータのアドレス
と書き込み側のデータのアドレスとを同時にアドレスバ
ス３に出力するアドレス制御部１３を備えている。
図４及び図５を参照しながら述べると、１は中央処理部
であるＣＰＵであり、例えば１６ビットのデータバス２
及び１６ビットのアドレスバス３に接続されている。Ｃ
ＰＵ１は命令のオペコードを解読して当該命令の種別や
行数を把握するためのオペコードデコーダ１１、命令を
読み込むためにＲＯＭに対してアドレスを出力するとき
に命令ロードサイクル信号（ＬＩＣ［Ｌｏａｄ Ｉｎｓ
ｔｒｕｃｔｉｏｎ Ｃｙｃｌｅ］）を出力する出力部１
２、及びＤＭＡ命令のオペランドを監視して前記第２の
転送情報コードに基づき読み出し側のデータのアドレス
と書き込み側のデータのアドレスとを同時にアドレスバ
ス３に出力するアドレス制御部１３を備えている。
【００１６】前記データバス２及びアドレスバス３に
は、複数のモジュールＭ１〜Ｍ４（図示の例では４個）
が例えば着脱可能に接続されており、これらモジュール
は、ＲＯＭ、ＲＡＭ、同期式高速シリアル通信ポート、
非同期式高速シリアル通信ポートなどが相当する。前記
ＣＰＵ１には、命令ロードサイクル信号出力部１２から
の命令ロードサイクル信号をＣＰＵ１の外へ出力するた
めの命令ロードサイクル信号線４１及び各モジュールＭ
１〜Ｍ４へ読み出し／書き込み（Ｒｅａｄ／Ｗｒｉｔ
ｅ）信号を送るための読み出し／書き込み信号（以下
「Ｒ／Ｗ」と略す）線４２が接続されている。
は、複数のモジュールＭ１〜Ｍ４（図示の例では４個）
が例えば着脱可能に接続されており、これらモジュール
は、ＲＯＭ、ＲＡＭ、同期式高速シリアル通信ポート、
非同期式高速シリアル通信ポートなどが相当する。前記
ＣＰＵ１には、命令ロードサイクル信号出力部１２から
の命令ロードサイクル信号をＣＰＵ１の外へ出力するた
めの命令ロードサイクル信号線４１及び各モジュールＭ
１〜Ｍ４へ読み出し／書き込み（Ｒｅａｄ／Ｗｒｉｔ
ｅ）信号を送るための読み出し／書き込み信号（以下
「Ｒ／Ｗ」と略す）線４２が接続されている。
【００１７】前記各モジュ−ルＭ１〜Ｍ４には図５に示
すように命令監視部５及びデータ記憶部６が設けられて
いる。前記命令監視部５はオペコード監視部５１と、転
送元監視部５２と、転送先監視部５３と、カウンタ５４
と、セレクト信号及びＲ／Ｗ信号を出力するロジック回
路と、ＤＭＡを行わない通常モード時にモジュールセレ
クト信号（Ｓｃｔ）及びモジュールＲ／Ｗを出力するた
めの通常Ｒ／Ｗ制御部８とを備えている。前記オペコー
ド監視部５１は、データバス２の全ビットと命令ロード
サイクル信号線４１とを監視し、命令ロードサイクル信
号が出力されかつデータバス２にＤＭＡ命令のオペコー
ドに相当するコードが出力されたときに転送元監視部５
２及び転送先監視部５２にイネーブル信号を出力すると
共にカウンタ５４にカウント指令信号を出力する機能を
有する。
すように命令監視部５及びデータ記憶部６が設けられて
いる。前記命令監視部５はオペコード監視部５１と、転
送元監視部５２と、転送先監視部５３と、カウンタ５４
と、セレクト信号及びＲ／Ｗ信号を出力するロジック回
路と、ＤＭＡを行わない通常モード時にモジュールセレ
クト信号（Ｓｃｔ）及びモジュールＲ／Ｗを出力するた
めの通常Ｒ／Ｗ制御部８とを備えている。前記オペコー
ド監視部５１は、データバス２の全ビットと命令ロード
サイクル信号線４１とを監視し、命令ロードサイクル信
号が出力されかつデータバス２にＤＭＡ命令のオペコー
ドに相当するコードが出力されたときに転送元監視部５
２及び転送先監視部５２にイネーブル信号を出力すると
共にカウンタ５４にカウント指令信号を出力する機能を
有する。
【００１８】前記転送元監視部５２はデータバスの上位
２ビットＤ15、Ｄ14を監視し、この２ビットの組み合わ
せが、先述したＤＭＡ命令にて指定された転送元のモジ
ュ−ル番号に対応するものであるときには後段のアンド
回路７１に論理「１」の信号を出力する機能を有する。
また前記転送先監視部５３は、データバスの上位２ビッ
トＤ13Ｄ12を監視し、この２ビットの組み合わせが、Ｄ
ＭＡ命令にて指定された転送先のモジュ−ル番号に対応
するものであるときには後段のアンド回路７２に論理
「１」の信号を出力する機能を有する。
２ビットＤ15、Ｄ14を監視し、この２ビットの組み合わ
せが、先述したＤＭＡ命令にて指定された転送元のモジ
ュ−ル番号に対応するものであるときには後段のアンド
回路７１に論理「１」の信号を出力する機能を有する。
また前記転送先監視部５３は、データバスの上位２ビッ
トＤ13Ｄ12を監視し、この２ビットの組み合わせが、Ｄ
ＭＡ命令にて指定された転送先のモジュ−ル番号に対応
するものであるときには後段のアンド回路７２に論理
「１」の信号を出力する機能を有する。
【００１９】前記カウンタ５４は前記カウント指令信号
が入力された後ＣＰＵ１からのクロックをカウントし
て、オペコードがＲＯＭより読み出されてから４サイク
ル目つまりＤＭＡ命令の次のサイクル（ＤＭＡ命令の実
行（転送）サイクル）中に論理「１」の信号を出力する
ように構成されている。前記アンド回路７１、７２及び
その後段のオア回路７３並びにアンド回路（一方の入力
端にノット回路が組み合わされている）７４は、自己の
モジュ−ルが転送元であるときには、ＤＭＡ命令の次の
サイクルにてデータ記憶部６にセレクト信号（Ｓｃｔ）
及び読み出し信号「１」を出力し、また転送先であれば
同様にセレクト信号（Ｓｃｔ）及び書き込み信号「０」
を出力するように組まれたロジック回路である。
が入力された後ＣＰＵ１からのクロックをカウントし
て、オペコードがＲＯＭより読み出されてから４サイク
ル目つまりＤＭＡ命令の次のサイクル（ＤＭＡ命令の実
行（転送）サイクル）中に論理「１」の信号を出力する
ように構成されている。前記アンド回路７１、７２及び
その後段のオア回路７３並びにアンド回路（一方の入力
端にノット回路が組み合わされている）７４は、自己の
モジュ−ルが転送元であるときには、ＤＭＡ命令の次の
サイクルにてデータ記憶部６にセレクト信号（Ｓｃｔ）
及び読み出し信号「１」を出力し、また転送先であれば
同様にセレクト信号（Ｓｃｔ）及び書き込み信号「０」
を出力するように組まれたロジック回路である。
【００２０】前記通常Ｒ／Ｗ制御部８は、カウンタ５４
の出力が論理「１」のときにはモジュールＲ／Ｗが
「１」で、カウンタ５４の出力が論理「０」（通常モー
ド時）のときにはＲ／Ｗ線４２の信号をそのままモジュ
ールＲ／Ｗとして出力すると共に、アドレスバス２の上
位８ビットＡ15〜Ａ08が自己のモジュールに固有のコー
ドに対応したコードになったときにモジュールＳｃｔを
出力するように構成されている。
の出力が論理「１」のときにはモジュールＲ／Ｗが
「１」で、カウンタ５４の出力が論理「０」（通常モー
ド時）のときにはＲ／Ｗ線４２の信号をそのままモジュ
ールＲ／Ｗとして出力すると共に、アドレスバス２の上
位８ビットＡ15〜Ａ08が自己のモジュールに固有のコー
ドに対応したコードになったときにモジュールＳｃｔを
出力するように構成されている。
【００２１】前記データ記憶部６は、例えば２５６バイ
トのメモリよりなり、命令監視部５から読み出し信号及
びセレクト信号が入力されたときに読み出し状態にされ
るとと共に自己のモジュ−ルに固有のコードに対応した
８ビット分の信号とアドレスバス２の上位８ビットＡ15
〜Ａ08の信号とを取り込み、また命令監視部５から書き
込み信号及びレクト信号が入力されたときに書き込み状
態にされると共に自己のモジュ−ルに固有のコードに対
応した８ビット分の信号とアドレスバス２の下位８ビッ
トＡ07〜Ａ00の信号とを取り込むように構成されてい
る。
トのメモリよりなり、命令監視部５から読み出し信号及
びセレクト信号が入力されたときに読み出し状態にされ
るとと共に自己のモジュ−ルに固有のコードに対応した
８ビット分の信号とアドレスバス２の上位８ビットＡ15
〜Ａ08の信号とを取り込み、また命令監視部５から書き
込み信号及びレクト信号が入力されたときに書き込み状
態にされると共に自己のモジュ−ルに固有のコードに対
応した８ビット分の信号とアドレスバス２の下位８ビッ
トＡ07〜Ａ00の信号とを取り込むように構成されてい
る。
【００２２】次に上述実施例の作用について、ＤＭＡ命
令が図２に示すように構成されている場合を例にとって
説明する。先ず図６に示すようにサイクル１でＣＰＵ１
によりアドレス８０００、８００１のコードがＲＯＭか
らデータバス２に読み出される。このときＣＰＵ１内の
命令ロードサイクル信号出力部１２より命令ロードサイ
クル信号線４１に命令ロードサイクル信号が出力され、
データバスにはＤＭＡ命令であることのコードが出力さ
れるので各モジュ−ルのオペコード監視部５１からは転
送元監視部５２及び転送先監視部５３にイネーブル信号
が出力されてラッチされると共にカウンタ５４にカウン
ト指令を出力してカウントさせる。なお命令ロードサイ
クル信号を監視しているので、他の命令のオペランドに
ＤＭＡ命令のオペコードと同じコードが出力されても誤
って解読することはない。
令が図２に示すように構成されている場合を例にとって
説明する。先ず図６に示すようにサイクル１でＣＰＵ１
によりアドレス８０００、８００１のコードがＲＯＭか
らデータバス２に読み出される。このときＣＰＵ１内の
命令ロードサイクル信号出力部１２より命令ロードサイ
クル信号線４１に命令ロードサイクル信号が出力され、
データバスにはＤＭＡ命令であることのコードが出力さ
れるので各モジュ−ルのオペコード監視部５１からは転
送元監視部５２及び転送先監視部５３にイネーブル信号
が出力されてラッチされると共にカウンタ５４にカウン
ト指令を出力してカウントさせる。なお命令ロードサイ
クル信号を監視しているので、他の命令のオペランドに
ＤＭＡ命令のオペコードと同じコードが出力されても誤
って解読することはない。
【００２３】続いてサイクル２で８００２、８００３の
コードがデータバス２に読みだされ、既に詳述したよう
にデータバス２の上位側２ビットＤ15、Ｄ14が「０
１」、次の２ビットＤ13、Ｄ12が「１１」であるから
（図３の４段目参照），転送元、転送先のモジュ−ルは
夫々Ｍ２、Ｍ４である。従ってモジュ−ルＭ２の転送元
監視部５２からは論理「１」の信号が出力されて例えは
当該転送元監視部５２内のラッチ回路によりラッチされ
る一方、モジュ−ルＭ４の転送先監視部５３からは論理
「１」の信号が出力されてラッチされる。
コードがデータバス２に読みだされ、既に詳述したよう
にデータバス２の上位側２ビットＤ15、Ｄ14が「０
１」、次の２ビットＤ13、Ｄ12が「１１」であるから
（図３の４段目参照），転送元、転送先のモジュ−ルは
夫々Ｍ２、Ｍ４である。従ってモジュ−ルＭ２の転送元
監視部５２からは論理「１」の信号が出力されて例えは
当該転送元監視部５２内のラッチ回路によりラッチされ
る一方、モジュ−ルＭ４の転送先監視部５３からは論理
「１」の信号が出力されてラッチされる。
【００２４】そしてＣＰＵ１内のアドレス制御部１３
は、データバス２の下位４ビットＤ3〜Ｄ0 を解読する
と共に続くサイクル３で読み出された８００４、８００
５に係るデータバス２のコードを解読し、これにより転
送パターンと、読み出し開始アドレスの下位２桁のコー
ド「００」と、書き込み開始アドレスの下位２行のコー
ド「３３」とを認識する。こうしてＤＭＡ命令の読み出
しが終った後、サイクル４では、ＣＰＵ１からアドレス
バスに読み出し開始アドレス「３３」及び書き込み開始
アドレス「００」を同時に夫々Ａ15〜Ａ08及びＡ07〜Ａ
00に出力する。
は、データバス２の下位４ビットＤ3〜Ｄ0 を解読する
と共に続くサイクル３で読み出された８００４、８００
５に係るデータバス２のコードを解読し、これにより転
送パターンと、読み出し開始アドレスの下位２桁のコー
ド「００」と、書き込み開始アドレスの下位２行のコー
ド「３３」とを認識する。こうしてＤＭＡ命令の読み出
しが終った後、サイクル４では、ＣＰＵ１からアドレス
バスに読み出し開始アドレス「３３」及び書き込み開始
アドレス「００」を同時に夫々Ａ15〜Ａ08及びＡ07〜Ａ
00に出力する。
【００２５】一方カウンタ５４からは４サイクル目に論
理「１」の信号が出力されるので、転送元であるモジュ
−ル２のアンド回路７１から論理「１」の信号が出力さ
れ、これがオア回路７３を通してセレクト信号になり、
またアンド回路７４を通して読み出し信号になってデー
タ記憶部６に入力される。このときＲ／Ｗ線４２の信号
は「１」であるが、カウンタ５４の出力が「１」である
からモジュールＲ／Ｗは「１」である。これによりモジ
ュ−ルＭ２のデータ記憶部６は読み出し状態とされると
共に、図７の概念図に示すように、当該モジュ−ルＭ２
に固有の第１コード例えば「２０」とアドレスバス３の
上位８ビットからなるコード「００」とを組み合わせ
た、データ記憶領域のアドレスである「２０００」とし
てデータ記憶部６内のアドレス選択部に取り込まれる。
理「１」の信号が出力されるので、転送元であるモジュ
−ル２のアンド回路７１から論理「１」の信号が出力さ
れ、これがオア回路７３を通してセレクト信号になり、
またアンド回路７４を通して読み出し信号になってデー
タ記憶部６に入力される。このときＲ／Ｗ線４２の信号
は「１」であるが、カウンタ５４の出力が「１」である
からモジュールＲ／Ｗは「１」である。これによりモジ
ュ−ルＭ２のデータ記憶部６は読み出し状態とされると
共に、図７の概念図に示すように、当該モジュ−ルＭ２
に固有の第１コード例えば「２０」とアドレスバス３の
上位８ビットからなるコード「００」とを組み合わせ
た、データ記憶領域のアドレスである「２０００」とし
てデータ記憶部６内のアドレス選択部に取り込まれる。
【００２６】そして転送先であるモジュ−ル４のアンド
回路７２から論理「１」の信号が出力され、同様にセレ
クト信号が生成されると共に、アンド回路７４の反転入
力端により書き込み信号「０」になってデータ記憶部６
に入力される。これによりモジュ−ルＭ４のデータ記憶
部６は書き込み状態とされると共に、当該モジュ−ルＭ
４に固有の第１コード例えば「４０」とアドレスバス３
の下位８ビットからなるコード「３３」とを組み合わせ
たアドレス「４０３３」がデータ記憶部６内のアドレス
選択部に取り込まれる。
回路７２から論理「１」の信号が出力され、同様にセレ
クト信号が生成されると共に、アンド回路７４の反転入
力端により書き込み信号「０」になってデータ記憶部６
に入力される。これによりモジュ−ルＭ４のデータ記憶
部６は書き込み状態とされると共に、当該モジュ−ルＭ
４に固有の第１コード例えば「４０」とアドレスバス３
の下位８ビットからなるコード「３３」とを組み合わせ
たアドレス「４０３３」がデータ記憶部６内のアドレス
選択部に取り込まれる。
【００２７】この結果モジュ−ルＭ２からのデータ記憶
部６のアドレス「２０００］から例えばデータ（１００
０）がモジュ−ルＭ４に直接転送され、データ記憶部６
のアドレス「４０３３」に書き込まれる。この例の転送
パターンは、読み出し側のアドレスが増加し、書き込み
側のアドレスが減少するので、サイクル５ではアドレス
バス３に「０１」と「３２」とが出力され、モジュ−ル
Ｍ２内のアドレス「２００１」からモジュ−ルＭ４内の
アドレス「４０３２」にデータ（１００１）が直接転送
される。こうして６バイト分のデータが順次転送される
とカウンタ５４、転送元監視部５２及び転送先監視部５
３がリセットされ、次の命令がＲＯＭから読み出され
る。
部６のアドレス「２０００］から例えばデータ（１００
０）がモジュ−ルＭ４に直接転送され、データ記憶部６
のアドレス「４０３３」に書き込まれる。この例の転送
パターンは、読み出し側のアドレスが増加し、書き込み
側のアドレスが減少するので、サイクル５ではアドレス
バス３に「０１」と「３２」とが出力され、モジュ−ル
Ｍ２内のアドレス「２００１」からモジュ−ルＭ４内の
アドレス「４０３２」にデータ（１００１）が直接転送
される。こうして６バイト分のデータが順次転送される
とカウンタ５４、転送元監視部５２及び転送先監視部５
３がリセットされ、次の命令がＲＯＭから読み出され
る。
【００２８】上述実施例によれば、各モジュ−ルでオペ
コード及びオペランドを監視し、ＤＭＡ命令がＲＯＭか
ら読み出されたときに、自己のモジュ−ルがデータの転
送元あるいは転送先であるかを判断して、該当するとき
には自己のモジュ−ルをセレクトする一方、ＣＰＵが読
み出し側のアドレス及び書き込み側のアドレス（この例
ではモジュ−ルに固有の第１のアドレスコードを除いた
下８ビットからなる第２のアドレスコード）をアドレス
バスに同時に出力し、そしてＣＰＵが本来持っている機
能、つまりデータバスのデータをラッチする機能、アド
レスをドライブする機能、転送バイトを数える機能、及
び読み出し側と書き込み側のアドレスの変化パターンを
設定する機能などを利用してモジュ−ル間でのデータの
直接転送を行っているため、ＣＰＵの内部レジスタを用
いた転送パラメータ設定が不要であり、従ってセットア
ップの時間を要しないし、内部レジスタのデータを一時
他のモジュ−ルへ保存してなくて済むので高速なデータ
転送を行うことができる。
コード及びオペランドを監視し、ＤＭＡ命令がＲＯＭか
ら読み出されたときに、自己のモジュ−ルがデータの転
送元あるいは転送先であるかを判断して、該当するとき
には自己のモジュ−ルをセレクトする一方、ＣＰＵが読
み出し側のアドレス及び書き込み側のアドレス（この例
ではモジュ−ルに固有の第１のアドレスコードを除いた
下８ビットからなる第２のアドレスコード）をアドレス
バスに同時に出力し、そしてＣＰＵが本来持っている機
能、つまりデータバスのデータをラッチする機能、アド
レスをドライブする機能、転送バイトを数える機能、及
び読み出し側と書き込み側のアドレスの変化パターンを
設定する機能などを利用してモジュ−ル間でのデータの
直接転送を行っているため、ＣＰＵの内部レジスタを用
いた転送パラメータ設定が不要であり、従ってセットア
ップの時間を要しないし、内部レジスタのデータを一時
他のモジュ−ルへ保存してなくて済むので高速なデータ
転送を行うことができる。
【００２９】また専用のＤＭＡコントローラが不要であ
るため広いシリコンスペースが占有されることがなく、
デバイスのサイズの増大を抑えることができる。そして
１本のＬＩＣの信号線を追加し、各モジュ−ル毎に監視
部を追加するだけで対応できるし、モジュ−ルを増設す
る場合には、監視部を備えたモジュ−ルを用意すればよ
いのでパフォーマンスの拡張が容易である。
るため広いシリコンスペースが占有されることがなく、
デバイスのサイズの増大を抑えることができる。そして
１本のＬＩＣの信号線を追加し、各モジュ−ル毎に監視
部を追加するだけで対応できるし、モジュ−ルを増設す
る場合には、監視部を備えたモジュ−ルを用意すればよ
いのでパフォーマンスの拡張が容易である。
【００３０】以上において読み出し側のアドレス及び書
き込み側のアドレスをアドレスバスに同時に出力する場
合、上述実施例のようにアドレスの第２のアドレスコー
ドのみを出力すれば、モジュ−ルのデータ記憶部内のア
ドレスとアドレスバスとがいずれも例えば１６ビットの
場合に有効な手法であるが、本発明では、第１のアドレ
スコード、第２のアドレスコードを合わせたアドレス全
体のコードをバスに出力するようにしてもよい。データ
直接転送時におけるバスの使い方としては、上述実施例
に限定されるものではなく、例えば３２ビットのデータ
バスを用いて読み出し側のアドレス及び書き込み側のア
ドレスをデータと共にデータバスに載せるようにしても
よいし、これとは逆にアドレスバスにアドレス及びデー
タを載せるようにしてもよく、これらは適宜設計するこ
とができる。更にＤＭＡ命令の読み出しについても例え
ばオペコード及びオペランドを１回のサイクルで同時に
バスに出力させるようにしてもよい。
き込み側のアドレスをアドレスバスに同時に出力する場
合、上述実施例のようにアドレスの第２のアドレスコー
ドのみを出力すれば、モジュ−ルのデータ記憶部内のア
ドレスとアドレスバスとがいずれも例えば１６ビットの
場合に有効な手法であるが、本発明では、第１のアドレ
スコード、第２のアドレスコードを合わせたアドレス全
体のコードをバスに出力するようにしてもよい。データ
直接転送時におけるバスの使い方としては、上述実施例
に限定されるものではなく、例えば３２ビットのデータ
バスを用いて読み出し側のアドレス及び書き込み側のア
ドレスをデータと共にデータバスに載せるようにしても
よいし、これとは逆にアドレスバスにアドレス及びデー
タを載せるようにしてもよく、これらは適宜設計するこ
とができる。更にＤＭＡ命令の読み出しについても例え
ばオペコード及びオペランドを１回のサイクルで同時に
バスに出力させるようにしてもよい。
【００３１】
【発明の効果】以上のように本発明によれば、モジュ−
ル間でデータを直接転送する場合に高速に行うことがで
きるという効果がある。
ル間でデータを直接転送する場合に高速に行うことがで
きるという効果がある。
【図１】本発明の実施例で用いられるＤＭＡ命令を示す
説明図である。
説明図である。
【図２】ＤＭＡ命令のオペランドの一部の内容を説明す
る説明図である。
る説明図である。
【図３】ＤＭＡ命令の具体的な内容を示す説明図であ
る。
る。
【図４】本発明の実施例の全体構成を示すブロック回路
図である。
図である。
【図５】本発明の実施例に係るモジュ−ルの内部を示す
ブロック回路図である。
ブロック回路図である。
【図６】本発明の実施例の作用を説明するために、サイ
クル毎のアドレスバス、データバス、モジュ−ルのセレ
クト信号及びリード／ライト信号を対応づけて示す説明
図である。
クル毎のアドレスバス、データバス、モジュ−ルのセレ
クト信号及びリード／ライト信号を対応づけて示す説明
図である。
【図７】アドレスの取り込みを概念的に示す説明図であ
る。
る。
１ ＣＰＵ １３ アドレス制御部 ２ データバス ３ アドレスバス ４１ 命令ロードサイクル信号線 ４２ 読み出し／書き込み信号線 ５ 命令監視部 ６ データ記憶部
Claims (3)
- 【請求項１】 各々データ記憶部を備えた複数のモジュ
−ルを信号路を介して中央処理部に接続し、信号路に出
力された命令に基づいて一のモジュ−ルのデータ記憶部
から他のモジュ−ルのデータ記憶部へデータを転送する
データ処理装置において、 命令種別がデータ直接転送命令であることを指定したオ
ペコードと、データの転送元及び転送先の各モジュ−ル
を指定した第１の転送情報コードと、転送すべきデータ
のアドレス情報を指定した第２の転送情報コードとを含
むデータ直接転送命令と、 前記中央処理部における命令の読み出し時に命令ロード
サイクル信号を中央処理部より出力するための命令ロー
ドサイクル信号線と、 各モジュ−ル毎に設けられた命令監視部と、 前記中央処理部に設けられたアドレス制御部と、を備
え、 前記命令監視部は、前記命令ロードサイクル信号線、オ
ペコードが読み出される信号路及び第１の転送情報コー
ドが読み出される信号路を監視し、夫々が命令ロードサ
イクル信号、データ直接転送命令に相当する信号及び自
己のモジュ−ルをデータの転送元として指定した信号で
あるときにはデータの転送サイクル時に自己のモジュ−
ルのデータ記憶部を読み出し状態とし、また夫々が命令
ロードサイクル信号、データ直接転送命令に相当する信
号及び自己のモジュ−ルをデータの転送先として指定し
た信号であるときにはデータの転送サイクル時に自己の
モジュ−ルのデータ記憶部を書き込み状態とするよう構
成され、 前記アドレス制御部は、前記第２の転送情報コードに基
づいてデータの転送サイクル時に読み出し側のデータの
アドレスと書き込み側のデータのアドレスとを同時に、
予め割り当てられた信号路に夫々出力するように構成さ
れていることを特徴とするデータ処理装置。 - 【請求項２】 第２の転送情報コードは、読み出し開始
アドレス及び書き込み開始アドレスと、転送すべきデー
タの数と、読み出し側及び書き込み側のアドレスの変化
パターンとを含むものであることを特徴とする請求項１
記載のデータ処理装置。 - 【請求項３】 データ記憶部のデータのアドレスは各モ
ジュ−ルに固有の第１のアドレスコードと、各データ記
憶領域に割り当てられた第２のアドレスコードとの組み
合わせよりなり、データの転送サイクル時に、信号路に
同時に出力される読み出し側のデータのアドレス及び書
き込み側のデータのアドレスは前記第２のアドレスコー
ドであり、モジュ−ル内で第１のアドレスコードと第２
のアドレスコードとが組み合わされてデータ記憶部のデ
ータのアドレスが指定されることを特徴とする請求項１
または請求項２記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11454494A JPH07302239A (ja) | 1994-04-28 | 1994-04-28 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11454494A JPH07302239A (ja) | 1994-04-28 | 1994-04-28 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07302239A true JPH07302239A (ja) | 1995-11-14 |
Family
ID=14640441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11454494A Pending JPH07302239A (ja) | 1994-04-28 | 1994-04-28 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07302239A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11205357A (ja) * | 1998-01-14 | 1999-07-30 | Sharp Corp | 複数個の機器を含むシステムにおけるデータ転送方法、データ転送システム、転送機器指定装置、ネットワーク機器の遠隔制御装置および情報機器 |
-
1994
- 1994-04-28 JP JP11454494A patent/JPH07302239A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11205357A (ja) * | 1998-01-14 | 1999-07-30 | Sharp Corp | 複数個の機器を含むシステムにおけるデータ転送方法、データ転送システム、転送機器指定装置、ネットワーク機器の遠隔制御装置および情報機器 |
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