JPS63201986A - ２ポ−トメモリ - Google Patents
２ポ−トメモリInfo
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- JPS63201986A JPS63201986A JP62035022A JP3502287A JPS63201986A JP S63201986 A JPS63201986 A JP S63201986A JP 62035022 A JP62035022 A JP 62035022A JP 3502287 A JP3502287 A JP 3502287A JP S63201986 A JPS63201986 A JP S63201986A
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- 230000015654 memory Effects 0.000 title claims abstract description 46
- 239000000872 buffer Substances 0.000 description 23
- 238000010586 diagram Methods 0.000 description 15
- 230000003068 static effect Effects 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 241001455214 Acinonyx jubatus Species 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
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- Static Random-Access Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置における２ポートメモリに関す
るものである。
るものである。
従来の技術
従来の２ポートメモリはスタチックメモリに比べて非常
に大きなチップ面積を必要としていた。
に大きなチップ面積を必要としていた。
従来の２ポ一トメモリセル回路図を第７図に示す。
第７図では通常のスタチックメモリセルに対して、ワー
ド線を１本追加してさらにビット線は２本追加している
ために、スタチックメモリセルに比べてセルサイズが大
きくなるためである。このような２ボートメモリセルを
用いてオンチップの２ポートメモリにすることは、大容
量化に対して非常に不利であり、２ポートメモリの仕様
用途に応じてコンパクトな方式を考えなければ、大容量
の２ポートメモリをオンチップ化することが困難となる
。
ド線を１本追加してさらにビット線は２本追加している
ために、スタチックメモリセルに比べてセルサイズが大
きくなるためである。このような２ボートメモリセルを
用いてオンチップの２ポートメモリにすることは、大容
量化に対して非常に不利であり、２ポートメモリの仕様
用途に応じてコンパクトな方式を考えなければ、大容量
の２ポートメモリをオンチップ化することが困難となる
。
発明が解決しようとする問題点
上記のように大容量の２ポートメモリをオンチップ化す
ることにより、マイクロプロセッサやデジタル信号処理
用プロセッサなどの高機能化、高性能化が望まれている
が、従来の技術では十分に対応することができなかった
。
ることにより、マイクロプロセッサやデジタル信号処理
用プロセッサなどの高機能化、高性能化が望まれている
が、従来の技術では十分に対応することができなかった
。
本発明では大容量の２ポートメモリをオンチップ化する
ことができる２ポートメモリを提供するものである。
ことができる２ポートメモリを提供するものである。
問題点を解決するだめの手段
本発明は上記の問題点を解決するために、２ポートメモ
リにおいて、読み出し動作時には２つの独立したアドレ
スに対してアクセスができ、書き込み動作時には２つの
独立したアドレスのどちらか一方に対してのみアクセス
ができ、かつ、読み出し動作を禁止する手段を有するこ
とを特徴とする２ポートメモリであゐ− 作用 本発明は上記の構成により、２ボートメモリセルとして
通常のスタテックメモリセルの配線を少し変形して、ワ
ード線を１本増やすだけで構成できるため大容量の２ポ
ートメモリを容易にオンチップ化することができる。
リにおいて、読み出し動作時には２つの独立したアドレ
スに対してアクセスができ、書き込み動作時には２つの
独立したアドレスのどちらか一方に対してのみアクセス
ができ、かつ、読み出し動作を禁止する手段を有するこ
とを特徴とする２ポートメモリであゐ− 作用 本発明は上記の構成により、２ボートメモリセルとして
通常のスタテックメモリセルの配線を少し変形して、ワ
ード線を１本増やすだけで構成できるため大容量の２ポ
ートメモリを容易にオンチップ化することができる。
実施例
第１図は本発明の実施例を示す構成図である。
第１図において、２は２ボートメモリセルをアレイ状に
配置したセルアレイ、４は第１のワード線を選択するア
ドレスデコーダ、６は第１のワード線駆動回路、８は第
２のワード線を選択するアドレスデコーダ、１０は第２
のワード線駆動回路、１２は第１および第２のビット線
をプリチャージするピット線プリチャージ手段、１４は
センスアンプ、１６は書き込み制御回路、１８は動作制
御回路である。動作制御回路１８は２ポートメモリの動
作状態を制御している。すなわち、読み出し状態か書き
込み状態か非選択状態かを制御している。読み出し状態
では、２組のアドレスを独立にアクセスすることができ
る。ただし、１組のアドレスは読み出し状態でもう一方
のアドレスは書き込み状態とすることを禁止している。
配置したセルアレイ、４は第１のワード線を選択するア
ドレスデコーダ、６は第１のワード線駆動回路、８は第
２のワード線を選択するアドレスデコーダ、１０は第２
のワード線駆動回路、１２は第１および第２のビット線
をプリチャージするピット線プリチャージ手段、１４は
センスアンプ、１６は書き込み制御回路、１８は動作制
御回路である。動作制御回路１８は２ポートメモリの動
作状態を制御している。すなわち、読み出し状態か書き
込み状態か非選択状態かを制御している。読み出し状態
では、２組のアドレスを独立にアクセスすることができ
る。ただし、１組のアドレスは読み出し状態でもう一方
のアドレスは書き込み状態とすることを禁止している。
書き込み状態では、最後にアクセスされた読み出し動作
が終了して後に、書き込み動作に移る。また、動作制御
回路１Ｂはビット線プリチャージ手段１２を制御する信
号Ｐ１．Ｐ２．Ｐ３を生成している。
が終了して後に、書き込み動作に移る。また、動作制御
回路１Ｂはビット線プリチャージ手段１２を制御する信
号Ｐ１．Ｐ２．Ｐ３を生成している。
Ｐｌは第１のビット線をプリチャージするだめの制御信
号、Ｐ２は第２のビット線をプリチャージするための制
御信号、Ｐ３は書き込み動作が終了したとき第１のビッ
ト線と第２のビット線をイコライズして高速にビット線
をプリチャージするための制御信号である。
号、Ｐ２は第２のビット線をプリチャージするための制
御信号、Ｐ３は書き込み動作が終了したとき第１のビッ
ト線と第２のビット線をイコライズして高速にビット線
をプリチャージするための制御信号である。
動作制御回路１８の入力信号として、第１のクロックφ
１と第２のクロックφ２と選択状態および非選択状態を
決める制御信号Ｏ８と第１のボートを読み出し状態およ
び書き込み状態にする制御信号ＲＷ１と第２のボートを
読み出し状態および書き込み状態にする制御信号ＲＷ２
とがある。動作制御回路１８では、第１のアドレスが書
き込み動作であるか、第２のアドレスが書き込み動作で
あるか、もしくは、読み出し動作であるかの情報（ＷＩ
ＣＩ 、ＷＩＣ２）を書き込み制御回路１６と第１のワ
ード線駆動回路６および第２のワード線駆動回路８に送
っている。瞥き込み制御回路１６では、第１のアドレス
が書き込み動作の場合（ｗｍ１＝ ｕ Ｈｔｊの場合）
に、第１のデータ線のデータＤ１を書き込みデータとし
て第１および第２のビット線に転送する。第２のアドレ
スが書き込み動作の場合（ＷＩＥ２＝”Ｈ”の場合）に
、第２のデータ線のデータＤ２を書き込みデータとして
第１および第２のビット線に転送する。読み出し動作の
場合（ＷＸｌ−ＷＫ２＝”Ｌ”（Ｄ場合）Ｋは！き込み
制御回路１６の出力はハイインピーダンス状態になる。
１と第２のクロックφ２と選択状態および非選択状態を
決める制御信号Ｏ８と第１のボートを読み出し状態およ
び書き込み状態にする制御信号ＲＷ１と第２のボートを
読み出し状態および書き込み状態にする制御信号ＲＷ２
とがある。動作制御回路１８では、第１のアドレスが書
き込み動作であるか、第２のアドレスが書き込み動作で
あるか、もしくは、読み出し動作であるかの情報（ＷＩ
ＣＩ 、ＷＩＣ２）を書き込み制御回路１６と第１のワ
ード線駆動回路６および第２のワード線駆動回路８に送
っている。瞥き込み制御回路１６では、第１のアドレス
が書き込み動作の場合（ｗｍ１＝ ｕ Ｈｔｊの場合）
に、第１のデータ線のデータＤ１を書き込みデータとし
て第１および第２のビット線に転送する。第２のアドレ
スが書き込み動作の場合（ＷＩＥ２＝”Ｈ”の場合）に
、第２のデータ線のデータＤ２を書き込みデータとして
第１および第２のビット線に転送する。読み出し動作の
場合（ＷＸｌ−ＷＫ２＝”Ｌ”（Ｄ場合）Ｋは！き込み
制御回路１６の出力はハイインピーダンス状態になる。
第２図に本発明の２ポートメモリに用いる２ボートメモ
リセルの具体的な回路図である。これは、通常のスタチ
ックメモリセルと比べると、素子数は同じで、配線はワ
ード線が２本になっている。
リセルの具体的な回路図である。これは、通常のスタチ
ックメモリセルと比べると、素子数は同じで、配線はワ
ード線が２本になっている。
インバータ２０．２２はフリップフロップを構成してデ
ータの記憶を行ない、２本のワード線Ｗ１゜Ｗ２は読み
出し動作時にはそれぞれ独立に各トランスファーゲート
２４．２６を選択し、書き込み動作時には一方のワード
線によって両方のトランスファーグー）２４．２６を選
択する。この回路構成では、ワード線の配線が１本増え
ただけなので、゛従来のスタチックメモリセルのセルサ
イズに比べて、少し大きくなるだけである。これによっ
ｉ）Ｃ・大容量０２＋−））％すをｉ：／ｆ、７’化す
６′°ことが容易に実現できる。
ータの記憶を行ない、２本のワード線Ｗ１゜Ｗ２は読み
出し動作時にはそれぞれ独立に各トランスファーゲート
２４．２６を選択し、書き込み動作時には一方のワード
線によって両方のトランスファーグー）２４．２６を選
択する。この回路構成では、ワード線の配線が１本増え
ただけなので、゛従来のスタチックメモリセルのセルサ
イズに比べて、少し大きくなるだけである。これによっ
ｉ）Ｃ・大容量０２＋−））％すをｉ：／ｆ、７’化す
６′°ことが容易に実現できる。
読み出し動作においては、第１のワード線ｗ１が選択さ
れたときには、記憶されているデータＱは第１のビット
線Ｂ１に転送される。第２のワード線Ｗ２が選択された
ときには、記憶されているデータＱ−は第２のビット線
Ｂ２に転送される。
れたときには、記憶されているデータＱは第１のビット
線Ｂ１に転送される。第２のワード線Ｗ２が選択された
ときには、記憶されているデータＱ−は第２のビット線
Ｂ２に転送される。
この時、書き込み動作は禁止されている。
書き込み動作においては、第１のワード線Ｗ１が選択さ
れた場合および第２のワード線Ｗ２が選択された場合で
も、書き込み動作では２本のビット線を同時に使用する
ため、先に選択されたワード線の書き込み動作を終了さ
せてから、次の選択されたワード線の書き込み動作を実
行することになる。すなわち、書き込み動作が実行され
ているときに、他の書き込み動作を実行しようとしても
、無視されることになる。この時、当然読み出し動作は
禁止されている。書き込み動作では、第１のワード線Ｗ
１および第２のワード線Ｗ２が選択されて、第１のビッ
ト線Ｂ１は書き込みデータが、第２のビット線Ｂ２は書
き込みデータの反転したデータがそれぞれ転送されてフ
リップフロップに記憶される。
れた場合および第２のワード線Ｗ２が選択された場合で
も、書き込み動作では２本のビット線を同時に使用する
ため、先に選択されたワード線の書き込み動作を終了さ
せてから、次の選択されたワード線の書き込み動作を実
行することになる。すなわち、書き込み動作が実行され
ているときに、他の書き込み動作を実行しようとしても
、無視されることになる。この時、当然読み出し動作は
禁止されている。書き込み動作では、第１のワード線Ｗ
１および第２のワード線Ｗ２が選択されて、第１のビッ
ト線Ｂ１は書き込みデータが、第２のビット線Ｂ２は書
き込みデータの反転したデータがそれぞれ転送されてフ
リップフロップに記憶される。
第３図は本発明の２ポートメモリに用いるアドレスデコ
ーダおよびワード線駆動回路の具体的な回路構成図であ
る。第３図において、２８は第１のアドレス線をデコー
ドするアドレスデコーダ、３ｏは第２のアドレス線をデ
コードするアドレスデコーダ、３２は第１のアドレス線
が読み出し動作時に駆動されるトライスティトバッファ
、３４は第２のアドレス線が読み出し動作時に駆動され
るトライスティトバッファ、３６は第１のアドレス線が
書き込み動作時にのみ駆動されるトライスティトバッフ
ァ、３８は第２のアドレス線が書き込み動作時にのみ駆
動されるトライスティトバッフ７．４ｏは書き込み動作
および読み出し動作に応じて各トライスティトバッファ
を制御するだめの制御信号発生回路である。
ーダおよびワード線駆動回路の具体的な回路構成図であ
る。第３図において、２８は第１のアドレス線をデコー
ドするアドレスデコーダ、３ｏは第２のアドレス線をデ
コードするアドレスデコーダ、３２は第１のアドレス線
が読み出し動作時に駆動されるトライスティトバッファ
、３４は第２のアドレス線が読み出し動作時に駆動され
るトライスティトバッファ、３６は第１のアドレス線が
書き込み動作時にのみ駆動されるトライスティトバッフ
ァ、３８は第２のアドレス線が書き込み動作時にのみ駆
動されるトライスティトバッフ７．４ｏは書き込み動作
および読み出し動作に応じて各トライスティトバッファ
を制御するだめの制御信号発生回路である。
第１のアドレスデコーダは第１のアドレスをデコードし
てワード線駆動回路に選択されたワードを”Ｌ”にして
いる。ワード線駆動回路は４本の制御信号によシ２つの
トライスティトバッファを動作状態に応じてｔａｌｌ
、 ｔｔＩ、 １１およびハイインピダンス状態にし
ている。すなわち、第１のアドレスが読み出し状態なら
ば第１のワード線を°′Ｈ″とし、第２のワード線をハ
イインピダンス状態ニしている。第２のアドレスが読み
出し状態ならば第２のワード線を＋１”とし、第１のワ
ード線をハイインピダンス状態にしている。書き込み状
態では、第１のアドレスによる書き込み動作の場合では
トライスティトバッファ３２により第１のワード線を”
Ｈ”とし、トライスティトバッファ３６によυ第２のワ
ード線も第１のワード線と同様に°°Ｈ”とし、第１の
アドレスによる書き込み動作の場合では第２のアドレス
による選択を禁止するためにトライスティトバッファ３
４．３８の両方をハイインピダンス状態にする。第２の
アドレスによる書き込み動作の場合ではトライスティト
バッファ３４により第２のワード線をｔａ−トじ、トラ
イスティトバッフ７３８により第１のワード線も第２の
ワード線と同様に６Ｈ”とし、第１のアドレスによる選
択を禁止するためにトライスティトバッファ３２．３６
の両方をハイインピダンス状態にする。
てワード線駆動回路に選択されたワードを”Ｌ”にして
いる。ワード線駆動回路は４本の制御信号によシ２つの
トライスティトバッファを動作状態に応じてｔａｌｌ
、 ｔｔＩ、 １１およびハイインピダンス状態にし
ている。すなわち、第１のアドレスが読み出し状態なら
ば第１のワード線を°′Ｈ″とし、第２のワード線をハ
イインピダンス状態ニしている。第２のアドレスが読み
出し状態ならば第２のワード線を＋１”とし、第１のワ
ード線をハイインピダンス状態にしている。書き込み状
態では、第１のアドレスによる書き込み動作の場合では
トライスティトバッファ３２により第１のワード線を”
Ｈ”とし、トライスティトバッファ３６によυ第２のワ
ード線も第１のワード線と同様に°°Ｈ”とし、第１の
アドレスによる書き込み動作の場合では第２のアドレス
による選択を禁止するためにトライスティトバッファ３
４．３８の両方をハイインピダンス状態にする。第２の
アドレスによる書き込み動作の場合ではトライスティト
バッファ３４により第２のワード線をｔａ−トじ、トラ
イスティトバッフ７３８により第１のワード線も第２の
ワード線と同様に６Ｈ”とし、第１のアドレスによる選
択を禁止するためにトライスティトバッファ３２．３６
の両方をハイインピダンス状態にする。
読み出し動作では第１のワード線はトライスティトバッ
ファ３２で駆動され、第２のワード線ハトライスティト
バッファ３４で駆動される。すなわち、読み出し動作で
はトライスティトバッファ３６．３８は駆動されること
がなく、ハイインピダンス状態になっている。
ファ３２で駆動され、第２のワード線ハトライスティト
バッファ３４で駆動される。すなわち、読み出し動作で
はトライスティトバッファ３６．３８は駆動されること
がなく、ハイインピダンス状態になっている。
書き込み動作では第１のワード線はトライスティトバッ
ファ３２および３６で駆動され、第２のワード線はトラ
イスティトバッファ３４および３８で駆動される。下記
に各トライスティトバッファが各動作状態によシどのよ
うになるか（動作状態／待機状態）をまとめておく。
ファ３２および３６で駆動され、第２のワード線はトラ
イスティトバッファ３４および３８で駆動される。下記
に各トライスティトバッファが各動作状態によシどのよ
うになるか（動作状態／待機状態）をまとめておく。
動作状態 待機状態
読み出し動作（ム１） ３２ ３６ ３８読み出
し動作（Ａ２） ３４ ３６ ３８書き込み動
作（ム１）３２ ３６ ３４ ３Ｂ書き込み動作（ム２
）３４ ３８ ３２ ３６第４図は本発明の２ボートメ
モリに用いるデータ書き込み制御回路の具体的な回路図
である。書き込み制御回路には、第１のデータ線Ｄ１と
第２のデータ線Ｄ２のうちのどちらかの書き込みデータ
を選択するためのセレクタ４２に第１の書き込み制御線
Ｗｌ＋と第２の書き込み制御線Ｗ］Ｅ２を入力する。Ｗ
ＥｌもしくはＷＥ２のいずれかによシ、書き込みデータ
が選択されて第１のビット線を駆動するバッファ４４と
第２のビット線を駆動するために書き込みデータを反転
するインバータ４６を介してバッファ４８に転送される
。バッファ４４．４８はＷＩＣＩとＷＥ２の論理和ゲー
ト６ｏで生成される信号ＷＥで制御されて、ＷＥが“′
Ｈ”レベルならばバッファ４４．４Ｂは駆動されてビッ
ト線Ｂ１．Ｂ２に書き込みデータが転送される。Ｗｘが
”Ｌ”レベルなラハバッ７７４４ 。
し動作（Ａ２） ３４ ３６ ３８書き込み動
作（ム１）３２ ３６ ３４ ３Ｂ書き込み動作（ム２
）３４ ３８ ３２ ３６第４図は本発明の２ボートメ
モリに用いるデータ書き込み制御回路の具体的な回路図
である。書き込み制御回路には、第１のデータ線Ｄ１と
第２のデータ線Ｄ２のうちのどちらかの書き込みデータ
を選択するためのセレクタ４２に第１の書き込み制御線
Ｗｌ＋と第２の書き込み制御線Ｗ］Ｅ２を入力する。Ｗ
ＥｌもしくはＷＥ２のいずれかによシ、書き込みデータ
が選択されて第１のビット線を駆動するバッファ４４と
第２のビット線を駆動するために書き込みデータを反転
するインバータ４６を介してバッファ４８に転送される
。バッファ４４．４８はＷＩＣＩとＷＥ２の論理和ゲー
ト６ｏで生成される信号ＷＥで制御されて、ＷＥが“′
Ｈ”レベルならばバッファ４４．４Ｂは駆動されてビッ
ト線Ｂ１．Ｂ２に書き込みデータが転送される。Ｗｘが
”Ｌ”レベルなラハバッ７７４４ 。
４８は出力をハイインピダンス状態にして読み出し動作
の妨げにならないようにしている。
の妨げにならないようにしている。
第６図は本発明の２ボートメモリに用いるプリチャージ
回路の具体的な回路図である。プリチャージ回路は第１
のビット線Ｂ１をプリチャージするＭＯ８ＦＸＴ５２と
、第２のビット線Ｂ２をプリチャージするＭＯ８ＦＩＣ
Ｔ５４と、第１のビット線Ｂ１と第２のビット線Ｂ２を
イコライズするＭＯ８ＦＥＴ５６とからなる。読み出し
動作では、第１のビット線Ｂ１および第２のビット線Ｂ
２は独立にアクセスされるために、ビット線のプリチャ
ージ動作も独立に行なわれる。一方、書き込み動作にお
いては、第１のビット線Ｂ１および第２のビット線Ｂ２
はひとつのデータの正転信号と反転信号を持つことにな
るため、例えば、第１のピッ）［はＨ”レベル、第２の
ビット線はＩＪ”レベルとなる。書き込み動作が終了さ
れて、直ちに、読み出し動作をおこないたいに、ビット
線が十分にプリチャージされていないと正しい読み出し
動作がおこなえないので、書き込み動作終了後に、ＭＯ
８ＦＥＴ５ｅを導通状態にして第１のビット線Ｂ１と第
２のビット線Ｂ２をイコライズすることで、十分にビッ
ト線がプリチャージされるようにしている。プリチャー
ジを制御する信号としてＰｌ 、Ｐ２．Ｐ３を動作制御
回路で発生させて、ビット線のプリチャージを制御して
いる。
回路の具体的な回路図である。プリチャージ回路は第１
のビット線Ｂ１をプリチャージするＭＯ８ＦＸＴ５２と
、第２のビット線Ｂ２をプリチャージするＭＯ８ＦＩＣ
Ｔ５４と、第１のビット線Ｂ１と第２のビット線Ｂ２を
イコライズするＭＯ８ＦＥＴ５６とからなる。読み出し
動作では、第１のビット線Ｂ１および第２のビット線Ｂ
２は独立にアクセスされるために、ビット線のプリチャ
ージ動作も独立に行なわれる。一方、書き込み動作にお
いては、第１のビット線Ｂ１および第２のビット線Ｂ２
はひとつのデータの正転信号と反転信号を持つことにな
るため、例えば、第１のピッ）［はＨ”レベル、第２の
ビット線はＩＪ”レベルとなる。書き込み動作が終了さ
れて、直ちに、読み出し動作をおこないたいに、ビット
線が十分にプリチャージされていないと正しい読み出し
動作がおこなえないので、書き込み動作終了後に、ＭＯ
８ＦＥＴ５ｅを導通状態にして第１のビット線Ｂ１と第
２のビット線Ｂ２をイコライズすることで、十分にビッ
ト線がプリチャージされるようにしている。プリチャー
ジを制御する信号としてＰｌ 、Ｐ２．Ｐ３を動作制御
回路で発生させて、ビット線のプリチャージを制御して
いる。
第６図ではＮチャンネルＭＯ８ＦＥＴを具体例として示
しているが、もちろん、ＰチャンネルＭＯ８ＦＫＴを用
いてプリチャージを制御している制御信号の論理極性を
反転すれば同等の効果が得られることは言うまでもない
。
しているが、もちろん、ＰチャンネルＭＯ８ＦＫＴを用
いてプリチャージを制御している制御信号の論理極性を
反転すれば同等の効果が得られることは言うまでもない
。
第６図は本発明の２ボートメモリに用いるセンスアンプ
の回路図の一例であ′る。第６図において、６０．６２
はスイッチング電圧をたかくしたインバータ、６４は通
常のインバータ、６６．６８は制御信号（８１，５２）
により動作するトライスティトインバータである。
の回路図の一例であ′る。第６図において、６０．６２
はスイッチング電圧をたかくしたインバータ、６４は通
常のインバータ、６６．６８は制御信号（８１，５２）
により動作するトライスティトインバータである。
センスアンプは通常のスタチックメモリのように２本の
ビット線の電位差を検出して動作させるのではなく、１
本のビット線を用いてメモリセルから読み出されたデー
タを増幅している。センスアンプの制御信号（８１，８
２）は読み出し動作時にＩＩＨ”レベルとなり、ビット
線の電位に応じて増幅される。読み出された信号は第１
のデータ線もしくは第２のデータ線に転送される。ここ
では、ビット線のプリチャージをＮチャンネルＭＯ３Ｆ
ＲＴでおこなっているので、プリチャージレベルは４ｖ
付近となシ、センスアンプのスイッチング電圧を４ｖよ
りも少し低い値（例えば、３ｖから３．６ｖ程度）にし
ておくことによシ高速の読み出し動作を実現することが
できる。一方、書き込み動作時にはセンスアンプの制御
信号（８１，８２）は”Ｌ”レベルとなるため、センス
アンプの出力はハイインビダンス状態になる。
ビット線の電位差を検出して動作させるのではなく、１
本のビット線を用いてメモリセルから読み出されたデー
タを増幅している。センスアンプの制御信号（８１，８
２）は読み出し動作時にＩＩＨ”レベルとなり、ビット
線の電位に応じて増幅される。読み出された信号は第１
のデータ線もしくは第２のデータ線に転送される。ここ
では、ビット線のプリチャージをＮチャンネルＭＯ３Ｆ
ＲＴでおこなっているので、プリチャージレベルは４ｖ
付近となシ、センスアンプのスイッチング電圧を４ｖよ
りも少し低い値（例えば、３ｖから３．６ｖ程度）にし
ておくことによシ高速の読み出し動作を実現することが
できる。一方、書き込み動作時にはセンスアンプの制御
信号（８１，８２）は”Ｌ”レベルとなるため、センス
アンプの出力はハイインビダンス状態になる。
ここでは、書き込み動作が第１のアドレスおよび第２の
アドレスの両方からできる場合について説明したが、書
き込み動作が第１のアドレスのみで、第２のアドレスが
読み出し専用の場合についても同等の効果が得られるこ
とは言うまでもないことである。
アドレスの両方からできる場合について説明したが、書
き込み動作が第１のアドレスのみで、第２のアドレスが
読み出し専用の場合についても同等の効果が得られるこ
とは言うまでもないことである。
発明の効果
上記の説明から明らかなように、本発明の２ボートメモ
リの構成では、２ボートメモリとして通常のスタチック
メモリセルを少し配線を変形し、ワード線を１本増やす
だけで構成できるため大容景の２ボートメモリを容易に
オンチップ化できる。
リの構成では、２ボートメモリとして通常のスタチック
メモリセルを少し配線を変形し、ワード線を１本増やす
だけで構成できるため大容景の２ボートメモリを容易に
オンチップ化できる。
第１図は本発明の実施例を示す構成図、第２図は本発明
の２ボートメモリに用いる２ボートメモリセルの具体的
な回路図、第３図は本発明の２ポ−トメモリに用いるア
ドレスデコーダおよびワード線駆動回路の具体的な回路
図、第４図は本発明の２ポートメモリに用いる書き込み
制御回路の具体的な回路図、第６図は本発明の２ポート
メモリに用いるプリチャージ回路の具体的な回路図、第
６図は本発明の２ポートメモリに用いるセンスアンプの
具体的な回路図、第７図は従来の２ポートメモリセルの
回路図である。 ２・・・・・・２ポートメモリアレイ、４・・・・・・
第１のアドレスデコーダ、６・・・・・・第１のワード
線駆動回路、８・・・・・・第２のワード線駆動回路、
１０・・・・・・第２のアドレスデコーダ、１ｅ・・・
・・・書き込み制御回路、１８・・・・・・動作制御回
路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 ＷＥ２ Ｖｌ／Ｅｌ １ＡＥ２ ＷＥ＋第 ４
［！１ 第５図 第６図 東２のチータ穐
の２ボートメモリに用いる２ボートメモリセルの具体的
な回路図、第３図は本発明の２ポ−トメモリに用いるア
ドレスデコーダおよびワード線駆動回路の具体的な回路
図、第４図は本発明の２ポートメモリに用いる書き込み
制御回路の具体的な回路図、第６図は本発明の２ポート
メモリに用いるプリチャージ回路の具体的な回路図、第
６図は本発明の２ポートメモリに用いるセンスアンプの
具体的な回路図、第７図は従来の２ポートメモリセルの
回路図である。 ２・・・・・・２ポートメモリアレイ、４・・・・・・
第１のアドレスデコーダ、６・・・・・・第１のワード
線駆動回路、８・・・・・・第２のワード線駆動回路、
１０・・・・・・第２のアドレスデコーダ、１ｅ・・・
・・・書き込み制御回路、１８・・・・・・動作制御回
路。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 ＷＥ２ Ｖｌ／Ｅｌ １ＡＥ２ ＷＥ＋第 ４
［！１ 第５図 第６図 東２のチータ穐
Claims (1)
- ２ポートメモリにおいて、読み出し動作時には２つの
独立したアドレスに対するアクセス手段と、書き込み動
作時には２つの独立したアドレスのどちらか一方をアク
セスする選択手段と、書き込み時の読み出し動作を禁止
する手段とを備えたことを特徴とする２ポートメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035022A JPS63201986A (ja) | 1987-02-18 | 1987-02-18 | ２ポ−トメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62035022A JPS63201986A (ja) | 1987-02-18 | 1987-02-18 | ２ポ−トメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63201986A true JPS63201986A (ja) | 1988-08-22 |
Family
ID=12430433
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62035022A Pending JPS63201986A (ja) | 1987-02-18 | 1987-02-18 | ２ポ−トメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63201986A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03286224A (ja) * | 1990-03-30 | 1991-12-17 | Mitsubishi Electric Corp | 自己同期型パイプライン処理装置 |
| US5384734A (en) * | 1992-03-17 | 1995-01-24 | Mitsubishi Denki Kabushiki Kaisha | Multiport memory device and an operation method thereof |
| JP2006244194A (ja) * | 2005-03-04 | 2006-09-14 | Kyocera Mita Corp | Ｕｓｂ制御装置、デバイス制御装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107228A (en) * | 1978-02-09 | 1979-08-22 | Nec Corp | Memory circuit |
| JPS60111394A (ja) * | 1983-11-22 | 1985-06-17 | Toshiba Corp | メモリセル |
-
1987
- 1987-02-18 JP JP62035022A patent/JPS63201986A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54107228A (en) * | 1978-02-09 | 1979-08-22 | Nec Corp | Memory circuit |
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