JPH0616621B2 - 通信装置 - Google Patents

Description

【発明の詳細な説明】 〔概 要〕 通信装置において、受信データのミスサンプリングを防
止するため、受信側装置は、１対の書込信号作成回路と
切替回路とオア回路とにより、送信側装置から供給され
るデータストローブ信号に基づくタイミング信号を作成
する。

〔産業上の利用分野〕

本発明は通信装置に係り、特に、プロセッサ間でデータ
の高速転送を行うためのデータ受信制御回路に関する。

近年、プロセッサ間の通信が広く行われている。この場
合、そのシステム構成を第４図に示すように、プロセッ
サ１は通信装置２及びプロセッサ通信バス３を介して相
互に接続される。

上記通信装置２は、プロセッサ１間でのデータの送受信
を行うものであり、その一例が第５図に示されている。
第５図において、今、通信装置２が受信状態にあるとす
ると、図示しない他の送信側装置からプロセッサ通信バ
ス３を介して供給されるデータストローブ信号は、バッ
ファ４を介してデータ受信制御回路５及びフリップフロ
ップ１０に供給される。制御回路５は、供給されたデー
タストローブ信号に基づいてバス出力信号及びバッファ
メモリ書込信号を作成し、作成したバス出力信号をゲー
ト１２に、そしてバッファメモリ書込信号をアンドゲー
ト８を介してフリップフロップ１１、及びバッファメモ
リ１３にそれぞれ供給する。また、送信側装置からのデ
ータ信号は、バッファ９を介して一旦フリップフロップ
１０にラッチされた後にフリップフロップ１１に再度ラ
ッチされ、その後、上記バス出力信号に同期してバッフ
ァメモリ１３に書き込まれる。そして、バッファメモリ
１３に書き込まれたデータはプロセッサ１（第４図）に
読み出される。

他方、通信装置２が送信状態にあるときには、送信クロ
ック回路７から出力されるクロック信号はバッファ６及
びバス３を介してデータストローブ信号として受信側装
置（図示せず）に供給されると共に、プロセッサ１（第
４図）からの送信データは、送信データ回路１５により
データ信号に変換され、バッファ１４及びバス３を介し
て受信側装置に送出される。

ところで、データ受信制御回路５は、上述したように、
送信側装置からのデータストローブ信号に基づいてタイ
ミング信号すなわち上記バス出力信号及びバッファメモ
リ書込信号を作成し、もって送信側装置からのデータ信
号を確実にサンプリングするためのものである。

〔従来の技術〕

従来のデータ受信制御回路５′の構成を第６図に示す。
第６図に示すように、従来の制御回路５′は１個の書込
信号作成回路５２からなり、書込信号作成回路５２は第
１のフリップフロップ（以下ＦＦと称す）521、第２の
ＦＦ522及び第３のＦＦ523から構成されている。

第７図は第６図に示される従来例における波形説明図
（その１）であり、第８図は第６図に示される従来例に
おける波形説明図（その２）である。第７図はデータを
正常に受信できる場合であり、データストローブ信号の
周期がクロック１信号及びクロック２信号の周期の２倍
よりも長い場合である。第８図はデータを正常に受信で
きない場合であり、データストローブ信号の周期がクロ
ック１信号及びクロック２信号の周期の２倍よりも短い
場合である。

第１のＦＦ521のＣＰ端子には図示しない送信側装置か
らのデータストローブ信号（第７図(b)）が供給され、
Ｄ端子には図示しない直流電源から“１”信号が供給さ
れる。第２のＦＦ522及び第３のＦＦ523の各ＣＰ端子に
は送信クロック回路７（第５図）が作成する送信用のデ
ータストローブ信号の１／２の周期を有し、互いに位相
が180゜異なっているクロック１信号（第７図(d)）及び
クロック２信号（第７図(f)）がそれぞれ供給される。

第２のＦＦ522が出力する信号（第７図(e)）は、第３の
ＦＦ523のＤ端子に供給されると同時に、バッファメモ
リ書込信号としてアンドゲート８（第５図）及びバッフ
ァメモリ１３（第５図）に供給される。また、第３のＦ
Ｆ523が出力する信号（第７図(g)）はバス出力信号とし
てゲート１２（第５図）に供給される。そして、バッフ
ァメモリ書込信号及びバス出力信号が出力されるタイミ
ングは送信側装置からのデータストローブ信号、クロッ
ク１信号及びクロック２信号によって決定される。

第８図の矢印で示すｘ，ｙにおいて、第６図のＦＦ５２
１の出力が「０」のままとなるのは、ＦＦ５２３の出力
＊Ｑ（Ｑの反転）が、ＦＦ５２１のリセット入力Ｒに接
続されており、このときＦＦ５２３の出力＊Ｑが「０」
で、ＦＦ５２１がリセット状態となるため、ＦＦ５２１
には値「１」はセットされないからである。即ち、ＦＦ
５２１のリセット入力Ｒに「０」が入力されると、ＦＦ
５２１はリセット状態となり、ＦＦ５２１の出力Ｑは
「０」となる。これはリセット入力Ｒが「０」である
間、継続される。

〔発明が解決しようとする問題点〕

従来の通信装置におけるデータ受信側回路５′は上述の
ように構成されているため、送信側及び受信側の通信装
置がそれぞれ具備する送信クロック回路７が発生するク
ロックパルスの各パルス幅が完全に一致しない場合に
は、受信側装置が受信すべきデータのサンプリングをし
損なうという問題点がある。すなわち、送信側のクロッ
クパルス幅が受信側のそれりも狭い場合には、第７図中
に矢印Ｘ及びＹで示すように、第１のＦＦ521はデータ
ストローブ信号を供給されても“１”信号をラッチでき
ない場合が生ずる。これは前回データのバッファメモリ
１３への書き込みが終了していないためであり（第７図
(g)が“１”）、この結果、タイミング信号すなわちバ
ス出力信号及びバッファメモリ書込信号が発生されず、
データＤ４及びＤ８がサンプリングされないことにな
る。

なお、前述の「送信側のクロックパルスが受信側のそれ
よりも狭い場合」とは送信側装置から送られてくるデー
タストローブ信号が受信側装置で使用されるクロック１
信号及びクロック２信号の周期よりも短い場合である。
これをさらに補足説明すると、１つの装置においては送
信回路と受信回路がそれぞれ備えられており、その装置
内では同一の基本クロックによって動作しているので、
送信用のデータストローブ信号と、受信用のクロック１
（又はクロック２）信号の関係は、正確に保持される
（データストローブ信号の周期がクロック１又はクロッ
ク２の周期の２倍に保持される）。しかし、この装置が
複数台用意され、送信側装置と受信側装置が別々の装置
となった場合には、両者の基本クロックも別のものとな
り、非同期となる。従って、送信側のデータストローブ
信号の周期と、受信側のクロック１（又はクロック２）
との周期の関係は一定に保たれなくなる。

本発明はこのような点に鑑みてなされたもので、タイミ
ング信号を確実に発生するデータ受信制御回路を備えた
通信装置を提供することを目的とする。

〔問題点を解決するための手段〕

第１図は本発明の通信装置が具備するデータ受信制御回
路５の原理ブロック図である。

第１図において、５１は切替回路であり、切替回路５１
は、データストローブ信号を受信する毎に、受信したデ
ータストローブ信号を、それが有する２個の出力端子の
内の一方から交互に出力する。

５２及び５２′は１対の書込信号作成回路であり、各書
込信号作成回路52，52′は切替回路から供給されたデー
タストローブ信号と該データストローブ信号の周期の略
１／２の周期を有するクロック信号とに基づきタイミン
グ信号を作成する。

５３はオア回路であり、オア回路５３は１対の書込信号
作成回路52，52′がそれぞれ出力する信号の論理和を作
成する。

〔作 用〕

各書込信号作成回路52，52′は切替回路５１からデータ
ストローブ信号を供給される毎にタイミング信号を作成
する。このとき、各書込信号作成回路52，52′は、交互
にデータストローブ信号を供給されるので、すなわち動
作同期を半分におとされるので、確実にタイミング信号
を作成することができる。

各書込信号作成回路52，52′が別々に且つ交互に作成す
るタイミング信号は、オア回路５３によって論理和がと
られ、１つのタイミング信号として出力される。

〔実施例〕

第２図は本発明の通信装置が具備するデータ受信制御回
路５の一実施例を示す回路図である。なお、全図を通じ
て同一の構成要素には同一の参照符号または記号を付し
て示す。

第２図において、切替回路５１はフリップフロップ（以
下ＦＦと称す）511、インバータ512、アンドゲート513
及び一方が反転入力端子であるアンドゲート514から構
成されている。

第１書込信号作成回路５２及び第２書込信号作成回路５
２′は互いに同じものであり、それぞれ第１のＦＦ521
及びＦＦ521′、第２のＦＦ522及びＦＦ522′、並びに
第３のＦＦ523及びＦＦ523′から構成されている。ただ
し、第１のＦＦ521のＣＰ端子はアンドゲート513の出力
端子に、第１のＦＦ521′のＣＰ端子はアンドゲート514
の出力端子にそれぞれ接続されている。また、第１のＦ
Ｆ521，ＦＦ521′のＤ端子には図示しない直流電源から
“１”信号が、第２のＦＦ522，ＦＦ522′のＣＰ端子に
はクロック１信号（第３図(D)）が、そして第３のＦＦ5
23，Ｆ523′のＣＰ端子にはクロック２信号（第３(F)）
がそれぞれ供給される。ここで、クロック１信号及びク
ロック２信号は送信クロック回路７（第５図）が作成す
る送信用のデータストローブ信号の１／２の周期を有
し、それらの位相は互いに180゜異なっている。

オア回路５３は第１オアゲート531及び第２オアゲート5
32から構成されている。そして、第１オアゲート531の
２個の入力端子の各々は第３のＦＦ523，ＦＦ523′の各
Ｑ端子にそれぞれ接続され、出力端子はゲート１２（第
５図）に接続されている。また、第２オアゲート532の
２個の入力端子の各々は第２のＦＦ522，ＦＦ522′の各
Ｑ端子にそれぞれ接続され、出力端子はアンドゲート８
（第５図）及びバッファメモリ１３（第５図）に接続さ
れている。

以下、第３図の波形説明図を参照して上記構成の動作を
説明する。

今、図示しない送信側装置から、データ信号（Ａ）と共
に、データ信号（Ａ）の内のデータＤ１に対応するデー
タストローブ信号(B)（参照)が切替回路５１のアンドゲ
ート513から第１のＦＦ521のＣＰ端子に供給されたとす
ると、第１のＦＦ521の出力は“１”になり((C)参照)、
同時に、データＤ１がこのデータストローブ信号に同期
してＦＦ１０（第５図）にラッチされる((H)参照)。す
ると、第２のＦＦ522の出力はクロック１信号（Ｄ）に
同期して“１”になり((E)参照)、この“１”信号は、
第３のＦＦ523のＤ端子に供給されると同時に、オア回
路５３の第２オアゲート532を介して、バッファメモリ
書込信号としてオアゲート８（第５図）及びバッファメ
モリ１３に供給される。そして、アンドゲート８は、ク
ロック１信号と同時に“１”信号を供給されることによ
り、“１”信号をＦＦ１１（第５図）のＣＰ端子に供給
する。この結果、ＦＦ１０にラッチされていたデータＤ
１がＦＦ１１にラッチされることになる。

第３のＦＦ523のＤ端子には“１”信号が供給されてい
るので、第３のＦＦ523はクロック２信号（Ｆ）に同期
してその出力が“１”になる((G)参照)。この結果、
“１”信号が、第１オアゲート531を介して、バス出力
信号としてゲート１２（第５図）に供給されるので、ゲ
ート１２は開き、ＦＦ１１にラッチされていたデータＤ
１はバッファメモリ１３に供給され((Ｉ)参照)、そこに
書き込まれる。なお、データＤ１に対応するデータスト
ローブ信号は第２書込信号作成回路５２′に供給されな
いので、第２書込信号作成回路５２′はこのデータスト
ローブ信号に基づく動作は行わない。

次に、データＤ２に対応するデータストローブ信号が切
替回路５１に供給されると、ＦＦ511のＱ出力が“０”
になるので、データストローブ信号はアンドゲート514
から第２書込信号作成回路５２′に供給される。する
と、第２書込信号作成回路５２′は上述した第１書込信
号作成回路５２の動作と同じ動作を行い、データＤ２は
バッファメモリ１３に書き込まれることになる。他方、
第１書込信号作成回路５２は、このデータＤ２に対応す
るデータストローブ信号を供給されないので、この信号
に基づく動作は行わない。

以後、各書込信号作成回路52，52′は、データストロー
ブ信号を供給される毎に、上記動作を交互に繰り返す。

〔発明の効果〕

以上説明したように、本発明によれば、データ受信制御
回路に１対の書込信号作成回路を設け、それらを交互に
動作させることにより、１個の書込信号作成回路の動作
周期をおとすようにしたので、受信側より送信側のクロ
ックが速いような場合であっても、書込信号作成回路は
確実にタイミング信号の作成ができ、この結果、高速デ
ータ転送の実現が可能になる。

【図面の簡単な説明】

第１図は本発明の通信装置が具備するデータ受信制御回
路の原理ブロック図、 第２図は本発明に係るデータ受信制御回路の一実施例を
示す回路図、 第３図は第２図に示される実施例における波形説明図、 第４図はプロセッサ間通信システムの構成図、第５図は
第４図の通信装置２の構成図、 第６図は従来のデータ受信制御回路を示す回路図、 第７図は第６図に示される従来例における波形説明図
（その１）である。 第８図は第６図に示される従来例における波形説明図
（その２）である。 １……プロセッサ、 ２……通信装置、 ３……プロセッサ通信バス、 ５，５′……データ受信制御回路、 ５１……切替回路、 52，52′……書込信号作成回路、 ５３……オア回路。

フロントページの続き (56)参考文献 特開 昭56−7546（ＪＰ，Ａ) 特開 昭60−58739（ＪＰ，Ａ) 特公 昭58−56886（ＪＰ，Ｂ２) 特公 昭56−45544（ＪＰ，Ｂ２)

Claims (1)

【特許請求の範囲】
1. 【請求項１】送信側の通信装置は受信側の通信装置に対
   して送信データと共にデータストローブ信号を送出する
   一方、該受信側装置は、それが具備するデータ受信制御
   回路（５）が該データストローブ信号に基づいて作成す
   るタイミング信号により受信データをサンプリングし、
   サンプリングした受信データを、該受信側装置が備える
   バッファメモリに書き込むものにおいて、 該データ受信制御回路（５）が、 受信信号に対して非同期に入力される該データストロー
   ブ信号を、該データストローブ信号の約１／２の周期を
   有し、互いに１８０度位相の異なる２種類の、受信側装
   置内のクロック信号により順番にラッチして同期化する
   ことにより、受信側装置内での書込みタイミング信号を
   作成する書込み信号作成回路（５２，５２′）と、 該データストローブ信号を受信する毎に、受信したデー
   タストローブ信号を、一対の該書込み信号作成回路（５
   ２，５２′）の一方又は他方に交互に伝達する切替回路
   （５１）と、 一対の該書込み信号作成回路（５２，５２′）がそれぞ
   れ出力する信号の論理和を作成するオア回路（５３）
   と、 を備えたことを特徴とする通信装置。