JPH087644B2 - カウンタ出力転送方式 - Google Patents
カウンタ出力転送方式Info
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- JPH087644B2 JPH087644B2 JP2066272A JP6627290A JPH087644B2 JP H087644 B2 JPH087644 B2 JP H087644B2 JP 2066272 A JP2066272 A JP 2066272A JP 6627290 A JP6627290 A JP 6627290A JP H087644 B2 JPH087644 B2 JP H087644B2
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Description
【発明の詳細な説明】 〔目次〕 概要 産業上の利用分野 従来の技術（第７図） 発明が解決しようとする課題 課題を解決するための手段（第１図） 作用 実施例（第２図〜第６図） 発明の効果 〔概要〕 カウンタの出力を、このカウンタのクロックと非同期
のクロックで動作されるプロセッサに伝達するためのカ
ウンタ出力転送方式に関し、 カウンタの出力が不定の期間はその出力を伝達するこ
とがないよう抑止することを目的とし、 カウンタと、このカウンタと非同期のクロックで動作
するプロセッサとの間のデータ転送方式において、プロ
セッサのクロックと同期して動作される同期化バッファ
を設けてカウンタの出力をセットするとともに、前記カ
ウンタの出力データを変更したとき、このカウンタの出
力が不定の間、前記同期化バッファへの印加クロックの
伝達を抑止することにより同期化バッファにセットされ
るカウンタの出力データを安定なものとするよう構成す
る。
のクロックで動作されるプロセッサに伝達するためのカ
ウンタ出力転送方式に関し、 カウンタの出力が不定の期間はその出力を伝達するこ
とがないよう抑止することを目的とし、 カウンタと、このカウンタと非同期のクロックで動作
するプロセッサとの間のデータ転送方式において、プロ
セッサのクロックと同期して動作される同期化バッファ
を設けてカウンタの出力をセットするとともに、前記カ
ウンタの出力データを変更したとき、このカウンタの出
力が不定の間、前記同期化バッファへの印加クロックの
伝達を抑止することにより同期化バッファにセットされ
るカウンタの出力データを安定なものとするよう構成す
る。
本発明はカウンタ出力転送方式に係り、特に非同期で
動作するカウンタとCPUとの間のデータ転送方式に関す
る。
動作するカウンタとCPUとの間のデータ転送方式に関す
る。
データ処理装置では種々のカウンタ回路が使用されて
いる。これらのカウンタ回路の中には、例えばTOD（Tim
e Of Day）のように、CPUの命令によりその値を正確に
読み出す必要があるものが多い。
いる。これらのカウンタ回路の中には、例えばTOD（Tim
e Of Day）のように、CPUの命令によりその値を正確に
読み出す必要があるものが多い。
ところで、データ処理装置の構成によっては、これら
のカウンタの動作クロックと異なるクロックで動作して
いるプロセッサから、これらのカウンタ値を読まれなけ
ればならない場合があるが、このような場合でも正確な
カウンタ値を読む必要がある。
のカウンタの動作クロックと異なるクロックで動作して
いるプロセッサから、これらのカウンタ値を読まれなけ
ればならない場合があるが、このような場合でも正確な
カウンタ値を読む必要がある。
例えば第７図（Ａ）に示す如く、カウンタ70（00〜31
の32ビット・カウンタ）の出力をプロセッサのデータバ
ス71に出力するとき、カウンタ70を、第７図（Ｂ）に示
すカウンタ・クロックCLK10、CLK11…でカウンタのセッ
トあるいはカウント・アップを行い、前記カウンタ・ク
ロックCLK10、CLK11…と非同期のプロセッサ・クロック
ICLK10、ICLK11、ICLK12、ICLK13…により前記カウンタ
の出力を図示省略したプロセッサのレジスタにセットす
ることがある。
の32ビット・カウンタ）の出力をプロセッサのデータバ
ス71に出力するとき、カウンタ70を、第７図（Ｂ）に示
すカウンタ・クロックCLK10、CLK11…でカウンタのセッ
トあるいはカウント・アップを行い、前記カウンタ・ク
ロックCLK10、CLK11…と非同期のプロセッサ・クロック
ICLK10、ICLK11、ICLK12、ICLK13…により前記カウンタ
の出力を図示省略したプロセッサのレジスタにセットす
ることがある。
この場合、カウンタ70は、前記の如く、カウンタ・ク
ロックCLK10、CLK11によりカウンタのセットが行われた
りカウント・アップが行われる。通常は、これらのカウ
ンタ・クロックCLK10、CLK11の立下りで、そのセットや
カウント・アップが行われる。
ロックCLK10、CLK11によりカウンタのセットが行われた
りカウント・アップが行われる。通常は、これらのカウ
ンタ・クロックCLK10、CLK11の立下りで、そのセットや
カウント・アップが行われる。
ところで、カウンタのセット又はカウント・アップの
直後は、値が安定になるまで一定の時間が係り、その一
定時間内の値は不定である。即ち、第７図（Ｂ）に示す
如き、カウントのデータは一定時間t0の間の値は不定で
ある。したがってこのとき、図示省略したプロセッサ等
からプロセッサ・クロックICLK10〜ICLK13により、プロ
セッサのレジスタにセットするとき、カウンタのデータ
が不定のt0の期間は、プロセッサ・クロックに対するカ
ウンタのデータのセット・アップもしくはホールドが満
足にできない場合があり、その場合は第７（Ｂ）に示す
如く、不定データがセットされてしまう。
直後は、値が安定になるまで一定の時間が係り、その一
定時間内の値は不定である。即ち、第７図（Ｂ）に示す
如き、カウントのデータは一定時間t0の間の値は不定で
ある。したがってこのとき、図示省略したプロセッサ等
からプロセッサ・クロックICLK10〜ICLK13により、プロ
セッサのレジスタにセットするとき、カウンタのデータ
が不定のt0の期間は、プロセッサ・クロックに対するカ
ウンタのデータのセット・アップもしくはホールドが満
足にできない場合があり、その場合は第７（Ｂ）に示す
如く、不定データがセットされてしまう。
したがって、本発明の目的は、このような場合、不定
データがプロセッサのレジスタにセットされないように
したカウンタ出力転送方式を提供することである。
データがプロセッサのレジスタにセットされないように
したカウンタ出力転送方式を提供することである。
前記目的を達成するため、本発明では、第１図（Ａ）
に示す如く、カウンタ１の出力を、転送先のクロックと
同期するクロックで制御される同期化バッファ２に一度
セットし、これをバス３に出力してCPUに転送する。
に示す如く、カウンタ１の出力を、転送先のクロックと
同期するクロックで制御される同期化バッファ２に一度
セットし、これをバス３に出力してCPUに転送する。
このとき、第１図（Ｂ）のカウンタ・データ（D0〜
D2）に示す不定期間における同期化バッファ２へのクロ
ックICLKを、後述する手法により抑止する。
D2）に示す不定期間における同期化バッファ２へのクロ
ックICLKを、後述する手法により抑止する。
したがって、例えば第１図（Ｂ）のに示す如く、カ
ウンタ更新タイミング信号CUTODにより、同に示す如
く、カウンタが更新して斜線で示す不定期間の間、同
に示す同期化バッファ２へのクロックICLKは、同に示
す如く抑止される。
ウンタ更新タイミング信号CUTODにより、同に示す如
く、カウンタが更新して斜線で示す不定期間の間、同
に示す同期化バッファ２へのクロックICLKは、同に示
す如く抑止される。
このため同期化バッファ２にセットされるカウンタの
データD0、D1、D1はいずれも安定時間のものがセットさ
れる正確なものであり、第１図（Ｂ）で示す、プロセ
ッサ・クロックによりプロセッサ・レジスタにセットさ
れるデータは、同で示す如く、いずれも正確なものと
なる。
データD0、D1、D1はいずれも安定時間のものがセットさ
れる正確なものであり、第１図（Ｂ）で示す、プロセ
ッサ・クロックによりプロセッサ・レジスタにセットさ
れるデータは、同で示す如く、いずれも正確なものと
なる。
本発明の一実施例構成を、第２図〜第６図にもとづ
き、他図を参照しながら説明する。
き、他図を参照しながら説明する。
第２図は本発明の一実施例構成図、第３図はカウンタ
１をカウント・アップする更新タイミング信号（CUTO
D）発生回路、第４図はカウンタのデータが不定期間の
ときバッファ２に印加されるクロック（ICLK）を抑制す
る抑制信号（BUFSP）発生回路、第５図は更新タイミン
グ信号印加時の抑制信号発生状態説明図、第６図はカウ
ンタ・セット時の抑制信号発生状態説明図である。
１をカウント・アップする更新タイミング信号（CUTO
D）発生回路、第４図はカウンタのデータが不定期間の
ときバッファ２に印加されるクロック（ICLK）を抑制す
る抑制信号（BUFSP）発生回路、第５図は更新タイミン
グ信号印加時の抑制信号発生状態説明図、第６図はカウ
ンタ・セット時の抑制信号発生状態説明図である。
第２図において、第１図と同一部分は同記号を付し、
１はカウンタ、２は同期化バッファ、３はバス、４は第
1CPU、５は第2CPU、６はインバータ、７はアンド回路、
８−１〜８−８はドライバである。また、第３図におい
て、11、12、13はそれぞれフリップ・フロップ（以下FF
という）、14はアンド回路であり、第４図において、1
5、16、17はFF、18、19はオア回路である。
１はカウンタ、２は同期化バッファ、３はバス、４は第
1CPU、５は第2CPU、６はインバータ、７はアンド回路、
８−１〜８−８はドライバである。また、第３図におい
て、11、12、13はそれぞれフリップ・フロップ（以下FF
という）、14はアンド回路であり、第４図において、1
5、16、17はFF、18、19はオア回路である。
カウンタセット信号CNTSETは、第1CPUがカウンタ１に
対して初期値を設定する命令を発行した時、CPUが出力
するカンウンタデータの初期値をカウンタ１にセットす
るために、第1CPUから出力されるタイミング信号であ
る。本信号が「１」の時に、第1CPUから出力されたデー
タがカウンタ１にセットされる。
対して初期値を設定する命令を発行した時、CPUが出力
するカンウンタデータの初期値をカウンタ１にセットす
るために、第1CPUから出力されるタイミング信号であ
る。本信号が「１」の時に、第1CPUから出力されたデー
タがカウンタ１にセットされる。
カウンタ１は、４ビットカウンタ１−１〜１−８を直
列接続することにより32ビットのカウンタを構成するも
のであり、第1CPU4と同じクロックSCLKに同期して動作
され、また更新タイミング信号CUTODが入力される毎
に、カウント・アップする。そしてラインＬを経由して
カウンタセット信号CNTSETが例えば「１」になったと
き、第1CPU4より出力される初期値DA、DB、DC、DD、
DE、DF、DG、DHがそれぞれのカウンタ１−１〜１−８に
初期値セットされDA〜DHのデータが初期値として出力さ
れることになる。
列接続することにより32ビットのカウンタを構成するも
のであり、第1CPU4と同じクロックSCLKに同期して動作
され、また更新タイミング信号CUTODが入力される毎
に、カウント・アップする。そしてラインＬを経由して
カウンタセット信号CNTSETが例えば「１」になったと
き、第1CPU4より出力される初期値DA、DB、DC、DD、
DE、DF、DG、DHがそれぞれのカウンタ１−１〜１−８に
初期値セットされDA〜DHのデータが初期値として出力さ
れることになる。
同期化バッファ２は、前記クロックSCLKとは同期しな
いクロックICLKに同期して動作するものであり、前記カ
ウンタ１の出力をクロックICLに同期して保持するもの
である。同期化バッファ２はバッファ２−１、２−２、
２−３、２−４により構成されている。バッファ２−１
は４ビットカウンタ１−１、１−２の８ビット出力をセ
ットするよう動作し、バッファ２−２は４ビットカウン
タ１−３、１−４の８ビット出力をセットするよう動作
し、バッファ２−３は４ビットカウンタ１−５、１−６
の８ビット出力をセットするように動作し、バッファ２
−４は４ビットカウンタ１−７、１−８の８ビット出力
をセットするように動作する。そしてバッファ２は、ア
ンド回路７から出力されるクロックICLKの立下りで、カ
ウンタ１からの出力をセットする。
いクロックICLKに同期して動作するものであり、前記カ
ウンタ１の出力をクロックICLに同期して保持するもの
である。同期化バッファ２はバッファ２−１、２−２、
２−３、２−４により構成されている。バッファ２−１
は４ビットカウンタ１−１、１−２の８ビット出力をセ
ットするよう動作し、バッファ２−２は４ビットカウン
タ１−３、１−４の８ビット出力をセットするよう動作
し、バッファ２−３は４ビットカウンタ１−５、１−６
の８ビット出力をセットするように動作し、バッファ２
−４は４ビットカウンタ１−７、１−８の８ビット出力
をセットするように動作する。そしてバッファ２は、ア
ンド回路７から出力されるクロックICLKの立下りで、カ
ウンタ１からの出力をセットする。
バス３は同期化バッファ２より出力される32ビットを
第2CPU5に伝送するものであり、第２図に示す如く、４
ビット幅の８本のラインを具備している。
第2CPU5に伝送するものであり、第２図に示す如く、４
ビット幅の８本のラインを具備している。
第1CPU4は、クロックSCLKに同期して動作するもので
あり、カウンタ１への初期セット用のデータDA、DB、
DC、DD、DE、DF、DG、DHを出力したり、これをカウンタ
１にセットすることを指示するカウンタセット信号CNTS
ETを出力するものである。
あり、カウンタ１への初期セット用のデータDA、DB、
DC、DD、DE、DF、DG、DHを出力したり、これをカウンタ
１にセットすることを指示するカウンタセット信号CNTS
ETを出力するものである。
第2CPU5は同期化バッファ２をリード・ライトしてデ
ータ処理を行うプロセッサであり、クロックICLKに同期
して動作するものである。なお、第２図では、第2CPU5
はバッファ２をリードのみを行う場合について説明され
る。
ータ処理を行うプロセッサであり、クロックICLKに同期
して動作するものである。なお、第２図では、第2CPU5
はバッファ２をリードのみを行う場合について説明され
る。
インバータ６は抑制信号BUFSP「１」が印加されると
き「０」を出力してアンド回路７をオフにし、バッファ
２にクロックICLKを印加しないように動作するものであ
る。
き「０」を出力してアンド回路７をオフにし、バッファ
２にクロックICLKを印加しないように動作するものであ
る。
ドライバ８−１〜８−８は４ビットカウンタ１−１〜
１−８の出力を第1CPU4側に送出して、カウンタ１の出
力状態を第1CPU4が読み取り、これをチエックできるよ
うにするものであり、例えばカウンタ１に第1CPU4の出
力データDA〜DHを初期セットしたとき、その初期セット
が正確に行われたか否かをチエックするものである。
１−８の出力を第1CPU4側に送出して、カウンタ１の出
力状態を第1CPU4が読み取り、これをチエックできるよ
うにするものであり、例えばカウンタ１に第1CPU4の出
力データDA〜DHを初期セットしたとき、その初期セット
が正確に行われたか否かをチエックするものである。
次に本発明の動作を、カウントアップの場合及びカウ
ンタ初期設定の場合についてそれぞれ説明する。
ンタ初期設定の場合についてそれぞれ説明する。
（１） カウンタのカウントアップの場合、 カウントアップに際して、第３図に示すFF11にカンウ
ントアップ指示信号TODCKが伝達される。このカウント
アップ指示信号TODCKは、第５図に示す如く、クロックS
CLKとは非同期である。このときカウンタ１はｎを出力
しているものとする。各FF11〜13には、クロックSCLKが
印加されているので、第５図に示す状態でFF11〜13の出
力TDCKD、TDCKE、TDCKFが生じ、これによりアンド回路1
4から、第５図に示すタイミングで更新タイミング信号C
UTODが出力され、これが第２図に示す４ビットカウンタ
１−８に入力され、かくしてカウンタ１がｎからｎ＋１
にカウントアップ動作する。
ントアップ指示信号TODCKが伝達される。このカウント
アップ指示信号TODCKは、第５図に示す如く、クロックS
CLKとは非同期である。このときカウンタ１はｎを出力
しているものとする。各FF11〜13には、クロックSCLKが
印加されているので、第５図に示す状態でFF11〜13の出
力TDCKD、TDCKE、TDCKFが生じ、これによりアンド回路1
4から、第５図に示すタイミングで更新タイミング信号C
UTODが出力され、これが第２図に示す４ビットカウンタ
１−８に入力され、かくしてカウンタ１がｎからｎ＋１
にカウントアップ動作する。
ところで前記カウントアップ指示信号TODCKは、第４
図に示す如く、オア回路18にも入力され、FF15に伝達さ
れる。ここでFF15〜17は、クロックICLKにより動作され
ているので、FF15〜17は、第５図のBUF1〜BUF3で示す出
力を生じ、これによりオア回路19より制御信号BUFSPが
出力される。
図に示す如く、オア回路18にも入力され、FF15に伝達さ
れる。ここでFF15〜17は、クロックICLKにより動作され
ているので、FF15〜17は、第５図のBUF1〜BUF3で示す出
力を生じ、これによりオア回路19より制御信号BUFSPが
出力される。
この制御信号BUFSPが、第２図に示すインバータ６に
印加されて抑制信号BUFSPが「１」の期間、アンド回路
７よりクロックICLKの送出が制御されるので、第５図に
示す、カウンタがｎからｎ＋１をカウントした直後の不
定期間の間クロックICLKは同期化バッファ２に印加され
ない。そしてこのカウンタ１の出力が安定したあとでク
ロックICLKが同期化バッファ２に印加され、カウンタ１
のカウント値ｎ＋１をセットする。
印加されて抑制信号BUFSPが「１」の期間、アンド回路
７よりクロックICLKの送出が制御されるので、第５図に
示す、カウンタがｎからｎ＋１をカウントした直後の不
定期間の間クロックICLKは同期化バッファ２に印加され
ない。そしてこのカウンタ１の出力が安定したあとでク
ロックICLKが同期化バッファ２に印加され、カウンタ１
のカウント値ｎ＋１をセットする。
（２） カウンタを初期設定する場合、 カウンタ１の初期設定に際し、第1CPU4は初期設定値
Ｍ（32ビット）をカウンタ１に送出し、カウンタセット
信号CNTSET「１」を、第６図に示す如く、出力する。こ
れにより、第６図に示す如く、カウンタ１はそれまでの
出力値ｎからＭに初期セットされる。
Ｍ（32ビット）をカウンタ１に送出し、カウンタセット
信号CNTSET「１」を、第６図に示す如く、出力する。こ
れにより、第６図に示す如く、カウンタ１はそれまでの
出力値ｎからＭに初期セットされる。
ところで、このカウンタセット信号CNTSETは、第４図
に示す如く、オア回路18にも入力され、FF15に伝達され
る。ここでFF15〜17は、クロックICLKにより動作される
ので、FF15〜17は第５図のBUF1〜BUF3で示す出力を生
じ、これによりオア回路19より抑制信号BUFSPが出力さ
れる。
に示す如く、オア回路18にも入力され、FF15に伝達され
る。ここでFF15〜17は、クロックICLKにより動作される
ので、FF15〜17は第５図のBUF1〜BUF3で示す出力を生
じ、これによりオア回路19より抑制信号BUFSPが出力さ
れる。
この制御信号BUFSPが、第２図に示すインバータ６に
印加されて、抑制信号BUFSPが「１」の期間、アンド回
路７よりクロックICLKの送出が制御されるので、第６図
に示すカウンタがｎからＭに初期設定された直後の不定
初期の間クロックICLKは同期化バッファ２に印加されな
い。そしてこのカウンタ１の初期設定状態が安定したあ
とでクロックICLKが同期化バッファ２に印加され、カウ
ンタ１の初期設定値Ｍをセットする。
印加されて、抑制信号BUFSPが「１」の期間、アンド回
路７よりクロックICLKの送出が制御されるので、第６図
に示すカウンタがｎからＭに初期設定された直後の不定
初期の間クロックICLKは同期化バッファ２に印加されな
い。そしてこのカウンタ１の初期設定状態が安定したあ
とでクロックICLKが同期化バッファ２に印加され、カウ
ンタ１の初期設定値Ｍをセットする。
なお、前記説明は32ビットカウンタの例および、FFが
３段の例について説明したが、本発明は勿論これらに限
定されるものではない。
３段の例について説明したが、本発明は勿論これらに限
定されるものではない。
本発明によれば、非同期で動作するカウンタ１と第2C
PU5との間のデータ転送を、バッファを経由して行うと
ともに、これに印加するクロックをカウンタ１の出力が
不安定な期間抑制することにより第2CPUに伝達されるデ
ータを正確なものとすることができる。
PU5との間のデータ転送を、バッファを経由して行うと
ともに、これに印加するクロックをカウンタ１の出力が
不安定な期間抑制することにより第2CPUに伝達されるデ
ータを正確なものとすることができる。
第１図は本発明の原理説明図、 第２図は本発明の一実施例構成図、 第３図は更新タイミング信号発生回路、 第４図は抑制信号発生回路、 第５図は更新タイミング信号印加時の抑制信号発生状態
説明図、 第６図はカウンタセット時の抑制信号発生状態説明図、 第７図は従来例説明図を示す。 １……カウンタ ２……同期化バッファ ３……バス ４……第1CPU ５……第2CPU ６……インバータ ７……アンド回路 ８−１〜８−８……ドライバ
説明図、 第６図はカウンタセット時の抑制信号発生状態説明図、 第７図は従来例説明図を示す。 １……カウンタ ２……同期化バッファ ３……バス ４……第1CPU ５……第2CPU ６……インバータ ７……アンド回路 ８−１〜８−８……ドライバ
Claims (1)
- 【請求項１】カウンタ（１）と、このカウンタ（１）と
非同期のクロックで動作するプロセッサとの間のデータ
転送方式において、 前記プロセッサのクロックと同期して動作される同期化
バッファ（２）を設けてカウンタ（１）の出力をセット
するとともに、 前記カウンタ（１）の出力データを変更したとき、この
カウンタ（１）の出力が不定の間、前記同期化バッファ
（２）への印加クロックの伝達を抑止することにより同
期化バッファ（２）にセットされるカウンタ（１）の出
力データを安定なものとしたことを特徴とする カウンタ出力転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066272A JPH087644B2 (ja) | 1990-03-16 | 1990-03-16 | カウンタ出力転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2066272A JPH087644B2 (ja) | 1990-03-16 | 1990-03-16 | カウンタ出力転送方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03266109A JPH03266109A (ja) | 1991-11-27 |
| JPH087644B2 true JPH087644B2 (ja) | 1996-01-29 |
Family
ID=13311042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2066272A Expired - Fee Related JPH087644B2 (ja) | 1990-03-16 | 1990-03-16 | カウンタ出力転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH087644B2 (ja) |
-
1990
- 1990-03-16 JP JP2066272A patent/JPH087644B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03266109A (ja) | 1991-11-27 |
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