JP2925282B2 - データ転送回路 - Google Patents
データ転送回路Info
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- JP2925282B2 JP2925282B2 JP2248909A JP24890990A JP2925282B2 JP 2925282 B2 JP2925282 B2 JP 2925282B2 JP 2248909 A JP2248909 A JP 2248909A JP 24890990 A JP24890990 A JP 24890990A JP 2925282 B2 JP2925282 B2 JP 2925282B2
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Description
【発明の詳細な説明】 〔概要〕 送受信レジスタ間のデータ転送をＮτで行なうデータ
転送回路に関し、 ゲーテッドクロックの一時停止を行なったとき転送デ
ータに欠落を生ずることの防止を目的とし、 ゲーテッドクロックの発生と停止を検出しその出力と
データが有効であることを示す信号との論理積によって
生成される信号を用いて受信側のバッファ回路にデータ
を入力する如く構成する。
転送回路に関し、 ゲーテッドクロックの一時停止を行なったとき転送デ
ータに欠落を生ずることの防止を目的とし、 ゲーテッドクロックの発生と停止を検出しその出力と
データが有効であることを示す信号との論理積によって
生成される信号を用いて受信側のバッファ回路にデータ
を入力する如く構成する。
本発明は論理回路間のデータ転送方式に関し、特にレ
ジスタ−レジスタ間のデータ転送をＮτ（Ｎ≧２）で行
なうデータ転送において、障害の探索やデバッグなどの
ため、クロックを一時停止した場合のデータの欠落を防
止し得るデータ転送方式に係る。
ジスタ−レジスタ間のデータ転送をＮτ（Ｎ≧２）で行
なうデータ転送において、障害の探索やデバッグなどの
ため、クロックを一時停止した場合のデータの欠落を防
止し得るデータ転送方式に係る。
従来、論理回路内のレジスタ間のデータ転送は、該シ
ステムのクロックに同期して行なわれていた。近年、シ
ステムの処理速度の向上に伴い、サイクルタイムが高速
化して来ており、この場合、レジスタ−レジスタ間のデ
ータ遅延時間がシステムのサイクルタイム（τ）より大
きくなるような場合はレジスタ−レジスタ間のデータ転
送をＮτ（Ｎ≧２）で行なわなければならない。このよ
うな、データ転送においては、τの値に応じて２τ転
送、３τ転送等と呼ぶ。ここで、２τ転送とは、データ
遅延時間がシステムサイクルタイムより大きく、システ
ムサイクルタイムの２倍より小さい場合のデータ転送で
あり、３τ転送とは、データ遅延時間がシステムサイク
ルタイムの２倍より大きく、システムサイクルタイムの
３倍より小さい場合のデータ転送である。
ステムのクロックに同期して行なわれていた。近年、シ
ステムの処理速度の向上に伴い、サイクルタイムが高速
化して来ており、この場合、レジスタ−レジスタ間のデ
ータ遅延時間がシステムのサイクルタイム（τ）より大
きくなるような場合はレジスタ−レジスタ間のデータ転
送をＮτ（Ｎ≧２）で行なわなければならない。このよ
うな、データ転送においては、τの値に応じて２τ転
送、３τ転送等と呼ぶ。ここで、２τ転送とは、データ
遅延時間がシステムサイクルタイムより大きく、システ
ムサイクルタイムの２倍より小さい場合のデータ転送で
あり、３τ転送とは、データ遅延時間がシステムサイク
ルタイムの２倍より大きく、システムサイクルタイムの
３倍より小さい場合のデータ転送である。
このようなデータ転送では、転送先へのデータの到着
が、若干の遅延を伴うことにはなるが、通常の動作を行
なっている限りでは特に不都合を生ずることはない。
が、若干の遅延を伴うことにはなるが、通常の動作を行
なっている限りでは特に不都合を生ずることはない。
論理回路において発生した障害について、その原因を
探索するためには、障害発生時点付近でクロックを止め
て、そのときの各部の状態を調べたり、クロックを１ク
ロックずつ歩進させて、各部の状態の推移を調査すると
云う方法が採られる。
探索するためには、障害発生時点付近でクロックを止め
て、そのときの各部の状態を調べたり、クロックを１ク
ロックずつ歩進させて、各部の状態の推移を調査すると
云う方法が採られる。
ところが前述したような、データ転送をＮτで行なう
ような方式においては、クロックを止めると、次にクロ
ックを与えたとき、その間にいくつかのデータが欠落す
るという問題点があった。
ような方式においては、クロックを止めると、次にクロ
ックを与えたとき、その間にいくつかのデータが欠落す
るという問題点があった。
以下、その理由について説明する。第４図は従来のデ
ータ転送回路の例を示す図であって、50は出力回路、51
はＮτ転送区間、52は入力回路、53はデータの有効性を
示すＶ信号を保持するレジスタ（VA）、54は同じくレジ
スタ（VB）、55は出力回路側で転送データを保持するレ
ジスタ（DA）、56は入力回路側で受信したデータを保持
するレジスタ（DB）を表わしている。また、Ｇは後述す
るGCLKを示している。
ータ転送回路の例を示す図であって、50は出力回路、51
はＮτ転送区間、52は入力回路、53はデータの有効性を
示すＶ信号を保持するレジスタ（VA）、54は同じくレジ
スタ（VB）、55は出力回路側で転送データを保持するレ
ジスタ（DA）、56は入力回路側で受信したデータを保持
するレジスタ（DB）を表わしている。また、Ｇは後述す
るGCLKを示している。
第５図は従来のデータ転送の例を示すタイムチャート
である。同図において、57はクロックを示しており、FC
LKは、基本クロック、GCLKはFCLKを基にシステム内各部
に供給され実際に使用されるためのクロックとして生成
されたクロックを示している。
である。同図において、57はクロックを示しており、FC
LKは、基本クロック、GCLKはFCLKを基にシステム内各部
に供給され実際に使用されるためのクロックとして生成
されたクロックを示している。
また、58は第４図に示した出力回路50の各レジスタの
出力を示すものでVOはレジスタ53の出力、DOはレジスタ
55の出力、を示している。
出力を示すものでVOはレジスタ53の出力、DOはレジスタ
55の出力、を示している。
さらに、59,60はそれぞれ２τ転送時、３τ転送時の
入力回路（第４図の入力回路52）のVI,DI、および、レ
ジスタ56（DB）へのデータのセットの状態を示してい
る。
入力回路（第４図の入力回路52）のVI,DI、および、レ
ジスタ56（DB）へのデータのセットの状態を示してい
る。
同図において、GCLKは０〜４で一旦停止し、５で１ク
ロックパルスを送出して再び停止し、次に6,7と２クロ
ックパルスを送出してからまた、停止し、次に8,9,10と
３クロックパルスを送出してからも、再び停止し、11か
ら通常に戻ると言う状態が示されている。
ロックパルスを送出して再び停止し、次に6,7と２クロ
ックパルスを送出してからまた、停止し、次に8,9,10と
３クロックパルスを送出してからも、再び停止し、11か
ら通常に戻ると言う状態が示されている。
このときの、出力回路側のデータが同図58のDOで示さ
れるようであるとき、入力回路側ではそれが例えば２τ
転送であれば、転送区間の遅延で第５図の59に示される
ように受信される。
れるようであるとき、入力回路側ではそれが例えば２τ
転送であれば、転送区間の遅延で第５図の59に示される
ように受信される。
同図で明らかなように転送区間で２τの遅延を生ずる
結果、転送データが入力回路側のレジスタ（第４図の5
6）にセットされるべきタイミングで、すでにGCLKが停
止してしまっているので、データ抜けが発生する（第５
図のD3,D6,D9等がこれに相当する）。
結果、転送データが入力回路側のレジスタ（第４図の5
6）にセットされるべきタイミングで、すでにGCLKが停
止してしまっているので、データ抜けが発生する（第５
図のD3,D6,D9等がこれに相当する）。
同様に数字符60で示す３τ転送時には、D2,D3,D6,D8,
D9が抜けていることが分かる。
D9が抜けていることが分かる。
上述のように従来のデータ転送方式においては、GCLK
を停止したとき、データの正常な転送が損なわれ、障害
解析などに支障を生ずると云う問題点があった。
を停止したとき、データの正常な転送が損なわれ、障害
解析などに支障を生ずると云う問題点があった。
本発明は、このような従来の問題点に鑑み、データＮ
τ転送を行なう回路において、クロックの一時停止を行
なってもデータ抜けを生ずることのない制御方式を提供
することを目的としている。
τ転送を行なう回路において、クロックの一時停止を行
なってもデータ抜けを生ずることのない制御方式を提供
することを目的としている。
本発明によれば、上述の目的は前記特許請求の範囲に
記載した手段により達成される。
記載した手段により達成される。
一定の周期でシステムサイクルを発生するフリーラン
クロック（Ｆ）と、フリーランクロック（Ｆ）に同期
し、任意の周期で発生され、システム動作の契機となる
ゲーテッドクロック（Ｇ）と、データが有効であること
を示すデータバリッド信号（VO）とを用い、送信レジス
タと受信レジスタの間のデータ転送をＮτ（Ｎ≧２）に
より行うデータ転送回路において、送信側に、ゲーテッ
ドクロックの発生と停止を検出してその結果を信号（GC
LKS）として出力する回路と、該信号（GCLKS）と前記バ
リッド信号（VO）との論理積からなる信号（GDO）を生
成する回路とを設けると共に、受信側に、受信レジスタ
としてバッファ回路（IQB）と、前記データと同じ区間
を、同じくＮτ（Ｎ≧２）で転送された前記信号（GD
O）を受信し、当該受信した前記信号（GDO）がオンのと
き、受信データをバッファ回路（IQB）に入力するごと
く制御する手段とを設けたことを特徴とするデータ転送
回路である。
クロック（Ｆ）と、フリーランクロック（Ｆ）に同期
し、任意の周期で発生され、システム動作の契機となる
ゲーテッドクロック（Ｇ）と、データが有効であること
を示すデータバリッド信号（VO）とを用い、送信レジス
タと受信レジスタの間のデータ転送をＮτ（Ｎ≧２）に
より行うデータ転送回路において、送信側に、ゲーテッ
ドクロックの発生と停止を検出してその結果を信号（GC
LKS）として出力する回路と、該信号（GCLKS）と前記バ
リッド信号（VO）との論理積からなる信号（GDO）を生
成する回路とを設けると共に、受信側に、受信レジスタ
としてバッファ回路（IQB）と、前記データと同じ区間
を、同じくＮτ（Ｎ≧２）で転送された前記信号（GD
O）を受信し、当該受信した前記信号（GDO）がオンのと
き、受信データをバッファ回路（IQB）に入力するごと
く制御する手段とを設けたことを特徴とするデータ転送
回路である。
第１図は本発明の原理を説明する図であって、１は出
力回路、２はＮτ転送区間、３は入力回路、４はデータ
が有効であることを示すバリット信号を保持するレジス
タ、５は転送すべきデータを保持するレジスタ、６はゲ
ーテッドクロック検出回路、７はアンド回路、８はバッ
ファ制御回路、９はバッファ回路を表わしている。
力回路、２はＮτ転送区間、３は入力回路、４はデータ
が有効であることを示すバリット信号を保持するレジス
タ、５は転送すべきデータを保持するレジスタ、６はゲ
ーテッドクロック検出回路、７はアンド回路、８はバッ
ファ制御回路、９はバッファ回路を表わしている。
同図において、ゲーテッドクロック検出回路６はシス
テム動作の契機となるゲーテッドクロックの発生および
その停止を検出してその結果を信号GCLKSとして出力す
る。すなわち、この例では、ゲーテッドクロックが発生
している間は信号GCLKSは“1"となり、ゲーテッドクロ
ックが停止すると信号GCLKSは“0"となる。
テム動作の契機となるゲーテッドクロックの発生および
その停止を検出してその結果を信号GCLKSとして出力す
る。すなわち、この例では、ゲーテッドクロックが発生
している間は信号GCLKSは“1"となり、ゲーテッドクロ
ックが停止すると信号GCLKSは“0"となる。
従って、バリッド信号が“1"（データが有効）であ
り、ゲーテッドクロックが発生している間は信号GDOは
“1"となる。
り、ゲーテッドクロックが発生している間は信号GDOは
“1"となる。
該信号GDOは、データと同じ区間をＮτ転送される。
入力回路３側では受信した上記GDO信号を用いて、バッ
ファ制御回路８がバッファ回路に出力回路から転送され
て来たデータを格納する。
入力回路３側では受信した上記GDO信号を用いて、バッ
ファ制御回路８がバッファ回路に出力回路から転送され
て来たデータを格納する。
このとき、ゲーテッドクロックはすでに停止している
が、GDO信号はデータと同様に遅延して入力回路側に到
達して来るので、これとフリーランクロック（Ｆ）とに
より制御が行なわれる。
が、GDO信号はデータと同様に遅延して入力回路側に到
達して来るので、これとフリーランクロック（Ｆ）とに
より制御が行なわれる。
以上の動作により、ゲーテッドクロックが停止しても
出力回路から送られたデータは欠落することなく、その
総てを入力回路で受信することができる。
出力回路から送られたデータは欠落することなく、その
総てを入力回路で受信することができる。
第２図は本発明の一実施例を示す図であって、１〜９
はそれぞれ第１図の場合と同様であり、10,11はフリッ
プフロップ、12は排他的論理和回路を表わしている。
はそれぞれ第１図の場合と同様であり、10,11はフリッ
プフロップ、12は排他的論理和回路を表わしている。
また、図中のＦはフリーランクロック、Ｇはゲーテッ
ドクロックを表わしている。
ドクロックを表わしている。
第３図は本発明の実施例の動作の例を示すタイムチャ
ートであって、13はクロックであり、Ｆはフリーランク
ロック、Ｇはゲーテッドクロック、14は出力回路の信号
でDOはレジスタ５の出力（転送データ）、VOはレジスタ
４の出力（バリッド信号）、15はゲーテッドクロック検
出回路の出力であるGCLKS信号、16はGCLKS信号とバリッ
ド信号VOとの論理和の結果として生成される信号（GD
O）、17は２τ転送時の入力回路側のバリッド信号とデ
ータの状態、18は３τ転送時の入力回路側のバリッド信
号とデータの状態を示している。
ートであって、13はクロックであり、Ｆはフリーランク
ロック、Ｇはゲーテッドクロック、14は出力回路の信号
でDOはレジスタ５の出力（転送データ）、VOはレジスタ
４の出力（バリッド信号）、15はゲーテッドクロック検
出回路の出力であるGCLKS信号、16はGCLKS信号とバリッ
ド信号VOとの論理和の結果として生成される信号（GD
O）、17は２τ転送時の入力回路側のバリッド信号とデ
ータの状態、18は３τ転送時の入力回路側のバリッド信
号とデータの状態を示している。
以下第２図および第３図を用いて実施例の動作につい
て説明する。
て説明する。
第２図において、ゲーテッドクロック検出回路６は、
フリップフロップ10、フリップフロップ11、および排他
的論理和回路12とから構成されている。フリップフロッ
プ10はそのQ2出力が入力側に帰還されているので、ゲー
テッドクロック（Ｇ）が与えられる都度反転する。
フリップフロップ10、フリップフロップ11、および排他
的論理和回路12とから構成されている。フリップフロッ
プ10はそのQ2出力が入力側に帰還されているので、ゲー
テッドクロック（Ｇ）が与えられる都度反転する。
フリップフロップ10の出力はフリップフロップ11に入
力され、フリーランクロック（Ｆ）によってフリップフ
ロップ11にセットされる。
力され、フリーランクロック（Ｆ）によってフリップフ
ロップ11にセットされる。
フリップフロップ10の出力とフリップフロップ11の出
力は排他的論理和回路12によって排他的論理和が採ら
れ、その結果が信号GCLKSとして出力される。そして、
この信号GCLKSとバリッド信号VOとの論理積が論理積回
路７によって採られ、信号GDOが生成される。
力は排他的論理和回路12によって排他的論理和が採ら
れ、その結果が信号GCLKSとして出力される。そして、
この信号GCLKSとバリッド信号VOとの論理積が論理積回
路７によって採られ、信号GDOが生成される。
これらの各信号とクロックとの関係を第３図に13〜16
として示している。
として示している。
第３図では、ゲーテッドクロック（Ｇ）が４〜５の
間、５日６の間、７〜８の間、および10〜11の間で一時
停止した場合の各信号の状態を示している。
間、５日６の間、７〜８の間、および10〜11の間で一時
停止した場合の各信号の状態を示している。
出力側がこのような状態にあるときの入力回路３の信
号VI、データDI、およびバッファ回路９へのデータのセ
ット等の様子は同図17あるいは18に示すようになる。す
なわち、２τ転送においての各部の信号は数字符17で示
す如く、データDIはDI−２τ、信号VIはVI−２τ、バッ
ファ回路９へのデータのセットは1QB−２τとして示さ
れるチャートのようになる。
号VI、データDI、およびバッファ回路９へのデータのセ
ット等の様子は同図17あるいは18に示すようになる。す
なわち、２τ転送においての各部の信号は数字符17で示
す如く、データDIはDI−２τ、信号VIはVI−２τ、バッ
ファ回路９へのデータのセットは1QB−２τとして示さ
れるチャートのようになる。
また、３τ転送においての各部の信号は数字符18で示
されるようになり、DI−３τ、VI−３τ、1QB−３τは
それぞれ、それが３τ転送時のものであることを示して
いる。
されるようになり、DI−３τ、VI−３τ、1QB−３τは
それぞれ、それが３τ転送時のものであることを示して
いる。
これらの図から明らかなように、本発明では出力回路
側で、ゲーテッドクロックの発生、停止を検出して、こ
れによりバリッド信号の送出を制御すると共に、入力回
路側では受信したデータをバッファ制御回路８の制御に
より該データと同じ遅延時間を有するバリッド信号とフ
リーランクロック（Ｆ）を用いて、バッファ回路９に格
納するようにしている。すなわち、バッファ制御回路８
はフリーランクロック（Ｆ）により信号VIがオンの時バ
ッファ回路９に対して書込み制御信号を出力し、バッフ
ァ回路９はこの書込み制御信号により転送データ（DI）
を取り込む。信号VIとデータDIは互いに同期し、同じ遅
延時間であるので第３図のタイムチャートに示されるよ
うにデータの抜けは生じない。
側で、ゲーテッドクロックの発生、停止を検出して、こ
れによりバリッド信号の送出を制御すると共に、入力回
路側では受信したデータをバッファ制御回路８の制御に
より該データと同じ遅延時間を有するバリッド信号とフ
リーランクロック（Ｆ）を用いて、バッファ回路９に格
納するようにしている。すなわち、バッファ制御回路８
はフリーランクロック（Ｆ）により信号VIがオンの時バ
ッファ回路９に対して書込み制御信号を出力し、バッフ
ァ回路９はこの書込み制御信号により転送データ（DI）
を取り込む。信号VIとデータDIは互いに同期し、同じ遅
延時間であるので第３図のタイムチャートに示されるよ
うにデータの抜けは生じない。
以上説明したように、本発明によれば、障害探索やデ
バッグ等のため、システムのゲーテッドクロックを停止
させても常にデータを正常に転送することができるか
ら、その動作分析などを正確に行ない得る利点がある。
また、本発明のＮの値はデータの転送時間のみに依存し
ているものであるので、データの遅延時間が変化しても
回路設定を変更する必要がないと言う利点もある。
バッグ等のため、システムのゲーテッドクロックを停止
させても常にデータを正常に転送することができるか
ら、その動作分析などを正確に行ない得る利点がある。
また、本発明のＮの値はデータの転送時間のみに依存し
ているものであるので、データの遅延時間が変化しても
回路設定を変更する必要がないと言う利点もある。
第１図は本発明の原理を説明する図、第２図は本発明の
一実施例を示す図、第３図は実施例の動作の例を示すタ
イムチャート、第４図は従来のデータ転送回路の例を示
す図、第５図は従来のデータ転送の例を示すタイムチャ
ートである。 １……出力回路、２……Ｎτ転送区間、３……入力回
路、4,5……レジスタ、６……ゲーテッドクロック検出
回路、７……アンド回路、８……バッファ制御回路、９
……バッファ回路、10,11……フリップフロップ、12…
…排他的論理和回路、13……クロック、14……出力回路
の信号、15……GCLKS信号、16……GDO信号、17……２τ
転送時の入力回路側のバリッド信号とデータの状態、18
……３τ転送時の入力回路側のバリッド信号とデータの
状態。
一実施例を示す図、第３図は実施例の動作の例を示すタ
イムチャート、第４図は従来のデータ転送回路の例を示
す図、第５図は従来のデータ転送の例を示すタイムチャ
ートである。 １……出力回路、２……Ｎτ転送区間、３……入力回
路、4,5……レジスタ、６……ゲーテッドクロック検出
回路、７……アンド回路、８……バッファ制御回路、９
……バッファ回路、10,11……フリップフロップ、12…
…排他的論理和回路、13……クロック、14……出力回路
の信号、15……GCLKS信号、16……GDO信号、17……２τ
転送時の入力回路側のバリッド信号とデータの状態、18
……３τ転送時の入力回路側のバリッド信号とデータの
状態。
Claims (1)
- 【請求項１】一定の周期でシステムサイクルを発生する
フリーランクロック（Ｆ）と、 フリーランクロック（Ｆ）に同期し、任意の周期で発生
され、システム動作の契機となるゲーテッドクロック
（Ｇ）と、 データが有効であることを示すデータバリッド信号（V
O）とを用い、 送信レジスタと受信レジスタの間のデータ転送をＮτ
（Ｎ≧２）により行うデータ転送回路において、 送信側に、ゲーテッドクロックの発生と停止を検出して
その結果を信号（GCLKS）として出力する回路と、該信
号（GCLKS）と前記バリッド信号（VO）との論理積から
なる信号（GDO）を生成する回路とを設けると共に、 受信側に、受信レジスタとしてバッファ回路（IQB）
と、 前記データと同じ区間を、同じくＮτ（Ｎ≧２）で転送
された前記信号（GDO）を受信し、当該受信した前記信
号（GDO）がオンのとき、受信データをバッファ回路（I
QB）に入力するごとく制御する手段とを設けたことを特
徴とするデータ転送回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248909A JP2925282B2 (ja) | 1990-09-20 | 1990-09-20 | データ転送回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2248909A JP2925282B2 (ja) | 1990-09-20 | 1990-09-20 | データ転送回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04129343A JPH04129343A (ja) | 1992-04-30 |
| JP2925282B2 true JP2925282B2 (ja) | 1999-07-28 |
Family
ID=17185232
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2248909A Expired - Fee Related JP2925282B2 (ja) | 1990-09-20 | 1990-09-20 | データ転送回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2925282B2 (ja) |
-
1990
- 1990-09-20 JP JP2248909A patent/JP2925282B2/ja not_active Expired - Fee Related
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| Publication number | Publication date |
|---|---|
| JPH04129343A (ja) | 1992-04-30 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |