JPH1173389A

JPH1173389A - データ伝送路

Info

Publication number: JPH1173389A
Application number: JP9232209A
Authority: JP
Inventors: Takeshi Kameda; 健亀田; Goji Muramatsu; 剛司村松
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1997-08-28
Filing date: 1997-08-28
Publication date: 1999-03-16
Anticipated expiration: 2017-08-28
Also published as: US6882695B1; JP3488812B2

Abstract

(57)【要約】【課題】非同期系のデータ伝送路において外部の同期
系からの出力データを所望される任意のタイミングで該
伝送路に取込むことを可能とするデータ伝送路を提供す
る。【解決手段】非同期系において複数段に連続接続され
て用いられるデータ伝送路において、データ伝送路２は
データ伝送路１０から伝送されたデータＤＩまたはクロ
ック同期回路４からの出力データｄＩを入力して保持し
データ伝送路３０へ出力して伝送する場合に、タイミン
グ調整回路２ｄは転送制御回路２ａによるデータｄＩお
よびＤＩの同期系および非同期系保持回路２ｂおよび２
ｃへの入力のタイミングを両データが確実に取込まれる
ようなタイミング調整をする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】この発明は非同期系において
複数段に連続接続されて用いられるデータ伝送路に関
し、特に、外部のクロック同期系からのデータをも該伝
送路に取込み伝送可能なデータ伝送路に関する。

【０００２】

【従来の技術】ＦＩＦＯ（ファーストイン・ファースト
アウト）メモリを用いたデータの入出力動作、またはデ
ータ駆動型の情報処理動作を含むデータ処理装置には、
非同期のハンドシェイク方式を採用したデータ伝送装置
が用いられることがある。このようなデータ伝送装置で
は、複数のデータ伝送路が接続され、それらのデータ伝
送路がデータの転送要求信号およびデータの転送を許可
するか否かを示す転送許可（Ａｃｋｎｏｗｌｅｄｇｅ）
信号を互いに送受信しながら、自律的なデータ転送が行
なわれる。

【０００３】図７は、従来のハンドシェイク方式を採用
したデータ伝送装置の一例を示すブロック図である。

【０００４】図８は、図７に示されたデータ伝送路の構
成を示すブロック図である。図７において、このデータ
伝送装置はデータ伝送路１０、２０および３０を含む。
各データ伝送路は、転送制御回路１０ａ、２０ａおよび
３０ａをそれぞれ含み、さらにデータ保持回路１０ｂ、
２０ｂおよび３０ｂをそれぞれ含む。各データ伝送路
は、所定のロジック回路を介してシーケンスに接続され
ている。図７には、データがデータ伝送路１０→２０→
３０と順に転送されていく間に、ロジック回路１５→２
５→３５でシーケンスに処理される構成となっている。

【０００５】図７に示された各データ伝送路のブロック
構成が図８に示される。図８には、データ伝送路１０に
関するブロック構成を示しているが、その他のデータ伝
送路についても同様な構成が採用されるので、それらに
関する説明は省略する。図８において、伝送路１０は、
自己同期型の転送制御回路１０ａおよびＤタイプフリッ
プフロップからなるデータ保持回路１０ｂを含む。転送
制御回路１０ａは、前段部（図示せず）からパルスを受
けるパルス入力端子ＣＩ、前段部に転送の許可または転
送の禁止を示す転送許可信号を出力する転送許可出力端
子ＲＯ、後段部（図示せず）にパルスを出力するパルス
出力端子ＣＯ、後段部から転送の許可または転送の禁止
を示す転送許可信号を受ける転送許可入力端子ＲＩ、お
よびデータ保持回路１０ｂにデータ保持動作を制御する
クロックパルスを与えるためのパルス出力端子ＣＰを有
している。転送制御回路１０ａは、前段部からのパルス
を受けると、後段部からの転送許可信号が許可状態であ
るならば、後段部にパルスを出力するとともにデータ保
持回路１０ｂにパルスを出力する。データ保持回路１０
ｂは、転送制御回路１０ａから与えられるパルスに応答
して、前段部から与えられるデータＤＩを保持し、その
保持したデータを後段部に出力データＤＯとして与え
る。

【０００６】図７に戻り、転送制御回路２０ａのパルス
入力端子ＣＩには転送制御回路１０ａのパルス出力端子
ＣＯが接続され、転送要求信号Ｃ２０が伝送される。転
送制御回路２０ａのパルス出力端子ＣＯには転送制御回
路３０ａのパルス入力端子ＣＩが接続され、転送要求信
号Ｃ３０を伝送する。転送制御回路２０ａの転送許可出
力端子ＲＯには転送制御回路１０ａの転送許可入力端子
ＲＩが接続され、転送許可信号Ｒ２０を伝送する。転送
制御回路２０ａの転送許可入力端子ＲＩには転送制御回
路３０ａの転送許可出力端子ＲＯが接続され、転送許可
信号Ｒ３０が伝送される。さらに、転送制御回路１０ａ
のパルス入力端子ＣＩは図示されない前段部の転送制御
回路のパルス出力端子ＣＯに接続され、転送要求信号Ｃ
１０を受ける。転送制御回路３０ａのパルス出力端子Ｃ
Ｏは、図示されない後段部の転送制御回路のパルス入力
端子ＣＩに接続され、転送要求信号Ｃ４０を出力する。
転送制御回路１０ａの転送許可出力端子ＲＯは図示され
ない前段部の転送制御回路の転送許可入力端子ＲＩに接
続され、転送許可信号Ｒ１０を出力する。転送制御回路
３０ａの転送許可入力端子ＲＩは図示されない後段部の
転送制御回路の転送許可出力端子ＲＯに接続され、転送
許可信号Ｒ４０を受ける。

【０００７】図７において、たとえばデータ伝送路１０
がデータ保持状態にある場合、後段のデータ伝送路２０
がデータ保持状態にあれば、データ伝送路１０からデー
タ伝送路２０にデータは送られない。また、後段のデー
タ伝送路２０がデータを保持していない状態にあれば
（保持していない状態になれば）、少なくとも予め設定
された遅延時間をかけてデータが伝送路１０からデータ
伝送路２０に送られる。

【０００８】このように、接続された隣のデータ伝送路
との間で送受信される転送要求信号および転送許可信号
に従って非同期に、そして少なくとも予め設定された遅
延時間をかけてデータ転送を行なうような制御を自己同
期型転送制御と呼び、そのようなデータ転送を制御する
回路を自己同期型転送制御回路と呼ぶ。

【０００９】図９は、従来の自己同期型転送制御回路の
一例を示す回路図である。図１０は、図９に示された回
路動作を説明するためのタイミングチャートである。

【００１０】図９において、パルス入力端子ＣＩは前段
部からのパルス状の転送要求信号を受け、転送許可出力
端子ＲＯは前段部に転送許可信号を出力する。パルス出
力端子ＣＯは後段部にパルス状の転送要求信号を出力
し、転送許可入力端子ＲＩは後段部から転送許可信号を
受ける。マスタリセット入力端子／ＭＲはマスタリセッ
ト信号を受ける。

【００１１】ＮＡＮＤゲート１１０および１２０は、Ｒ
Ｓフリップフロップ１１１を構成している。ノード／Ｓ
に“Ｌ”のパルスが与えられると、応じてＲＳフリップ
フロップ１１１はセットされる。これにより、ＲＳフリ
ップフロップ１１１は「Ｌ」のパルスを記憶し、ノード
Ｑに「Ｈ」を出力する。また、ノード／Ｒに「Ｌ」のパ
ルスが与えられると、ＲＳフリップフロップ１１１はリ
セットされる。これにより、ＲＳフリップフロップ１１
１はノードＱに「Ｌ」を出力する。ＮＡＮＤゲート１５
０および１６０もまたＲＳフリップフロップ１１２を構
成する。ＲＳフリップフロップ１１２の動作は、ＲＳフ
リップフロップ１１１の動作と同様である。

【００１２】４入力ＮＡＮＤゲート１４０の第１の入力
端子はパルス入力端子ＣＩに接続され、第２の入力端子
はＲＳフリップフロップ１１１のノードＱに接続され、
第３の入力端子は転送許可入力端子ＲＩおよびＲＳフリ
ップフロップ１１２のノード／Ｓに接続され、第４の入
力端子は後述するインバータ１８０の出力ノードに接続
される。

【００１３】転送許可出力端子ＲＯの出力が“Ｈ”であ
ることは、転送許可状態を示し、逆に“Ｌ”であること
は転送禁止状態を示している。また、パルス入力端子Ｃ
Ｉの入力が“Ｌ”であることは前段からデータ転送が要
求されていることを表わし、逆に“Ｈ”であることは前
段からデータ転送が要求されていないことを表わしてい
る。

【００１４】次に、図１０のタイミングチャートを参照
しながら図９の転送制御回路の動作を説明する。

【００１５】まず、マスタリセット端子／ＭＲに“Ｌ”
のパルスが与えられると、この転送制御回路は初期化さ
れる。これにより、パルス出力端子ＣＯ，ノード／Ｑお
よび転送許可出力端子ＲＯにそれぞれ“Ｈ”が出力され
る。

【００１６】転送許可出力端子ＲＯからの転送許可信号
が許可状態であることに基づいてパルス入力端子ＣＩに
前段部から“Ｌ”のパルスが与えられると、ＲＳフリッ
プフロップ１１１がセットされ、ノードＱの出力が
“Ｈ”となる。これにより、転送許可出力端子ＲＯから
の出力が“Ｌ”（禁止状態）となるので、前段部に対し
てさらなるデータ転送を禁止する。その後、所定時間を
経過するとパルス入力端子ＣＩに与えられるパルスが
“Ｈ”となる。ＮＡＮＤゲート１４０は、前段からデー
タ転送要求を受け取ったことをＲＳフリップフロップ１
１１が記憶しており（ノードＱ＝“Ｈ”）、かつ、パル
ス入力端子ＣＩが“Ｈ”に復帰しており、かつ、この転
送制御回路が後段にデータ転送要求を出している途中で
なく（パルス出力端子ＣＯ＝“Ｈ”）、かつ転送許可信
号入力端子ＲＩに転送許可状態の信号入力があるとき
（端子ＲＩ＝“Ｈ”）であるとき、その出力ノードＧは
“Ｌ”となる。ＮＡＮＤゲート１４０の出力ノードＧが
“Ｌ”になると、前段のＲＳフリップフロップ１１１が
リセットされ、また次段のＲＳフリップフロップ１１２
がリセットされる。ＲＳフリップフロップ１１２の出力
ノードは“Ｌ”を有するので、次段のインバータ１７０
を介して得られる対応のデータ保持回路に対するパルス
出力端子ＣＰは“Ｈ”に立上がる。このパルス出力端子
ＣＰが“Ｈ”に立上がったときに、対応のデータ保持回
路にデータ保持のためのクロックパルスが与えられるの
で、応じてデータ保持回路は入力データＤＩをラッチし
出力データＤＯにして送出する。さらに、インバータ１
７０の出力はインバータ１８０を通り、遅延素子１９０
を通ってパルス出力端子ＣＯを“Ｌ”にする。これによ
り、後段の転送制御回路にデータ転送を要求するように
そのパルス入力端子の信号レベルを“Ｌ”に設定する。
したがって、次段の転送制御回路は前段の転送制御回路
からの転送要求信号を受け取ることになる。

【００１７】その後、一定時間期間経過後、転送要求信
号を受け取った後段の転送制御回路は、転送許可信号を
禁止状態（＝“Ｌ”）にして転送許可入力端子ＲＩに返
してくる。転送許可入力端子ＲＩの信号レベルはフリッ
プフロップ１１２をセットする。これに伴いパルス出力
端子ＣＰは“Ｌ”の信号レベルになり、さらにパルス出
力端子ＣＯは“Ｈ”に戻る。

【００１８】その後、後段のデータ伝送路が該伝送路よ
りもさらに後段の伝送路にデータを転送し、それによっ
て転送許可入力端子ＲＩは“Ｈ”に戻る。これにより、
次段のデータ伝送路に対して新たなデータ転送が可能と
なる。

【００１９】また上述した転送制御回路を改良したもの
が特開平６−８３７３１号公報に示される。その内容に
ついては、公報に詳述されているので、ここでは簡単に
述べる。この公報に開示のものは任意のタイミングでデ
ータの転送を抑止または許可できる自己同期型転送制御
回路を提供する。そのため、この公報に開示のものによ
る自己同期型転送制御回路を含んで構成されるデータ伝
送路および各データ伝送路間に配置されるロジック回路
などにおいて、データまたは信号転送時のタイミング検
証や、処理内容のデバッグに際して動作の追跡を１ステ
ップずつ行なうことが可能となっている。

【００２０】

【発明が解決しようとする課題】上述したような従来の
転送制御回路においては、後段のデータ伝送路が空き状
態（転送許可入力端子ＲＩ＝“Ｈ”）の場合であれば、
データが自律的に順次後段のデータ伝送路に伝送されて
しまう。そのため、外部のクロック同期回路（たとえ
ば、時計やＣＰＵ（中央装置）での計算結果の書込まれ
たレジスタなど）からの出力データをデータ伝送装置の
途中の非同期データ伝送路で取込むことを想定した場
合、クロック同期回路の出力データは転送制御回路から
のクロックパルス（パルス出力端子ＣＰの信号レベル）
のタイミングでデータ保持回路に取込まれることにな
る。

【００２１】クロック同期回路を駆動しているクロック
と非同期データ伝送路の転送制御回路からのクロックパ
ルスは全く無相関であるから、言い換えれば、非同期系
は同期系に対して全く任意のタイミングで動作するか
ら、クロック同期回路の出力データは全く予想できない
タイミングでデータ保持回路に取込まれる。したがっ
て、クロック同期回路の出力データを所望のタイミング
でデータ保持回路に取込めないばかりか、クロック同期
回路中で変化している途中のデータをデータ保持回路に
取込んでしまうおそれがある。

【００２２】また、上述の特開平６−８３７３１号公報
に開示の技術では、データ駆動型の情報処理動作を含む
データ処理装置のデバッグ作業について考慮されたもの
である。たとえば、データ駆動型の情報処理動作とノイ
マン型のＣＰＵのようなクロック同期型回路を混載した
ＩＣなどについて考慮されたものではない。したがっ
て、外部のクロック同期回路からの出力データをデータ
伝送装置の途中の非同期データ伝送路に取込むことを想
定したものではなかった。

【００２３】それゆえに、この発明の目的は、データ駆
動型の情報処理動作を含む非同期系のデータ伝送路に外
部の同期系から出力されるデータ（信号）を所望される
任意のタイミングで取込むことを可能とするデータ伝送
路を提供することである。

【００２４】

【課題を解決するための手段】請求項１に記載のデータ
伝送路は、非同期系において複数段に連続接続されて用
いられるデータ伝送路であり、各データ伝送路は、前段
部から伝送されたデータまたは外部の同期系から出力さ
れるデータを入力して保持し、後段部へ出力して伝送す
るためのデータ保持部と、データ保持部におけるデータ
の入力および出力を制御するための転送制御部と、同期
系から出力されるデータを非同期系の伝送路に取込み伝
送するモード指定時に、転送制御部による同期系から出
力されるデータおよび前段部から非同期系で伝送される
データのデータ保持部への入力タイミングを調整するた
めの調整部とを備えて構成される。

【００２５】したがって、調整部が非同期系のデータ伝
送路において、転送制御部による同期系から出力される
データおよび前段部から非同期系で伝送されるデータの
データ保持部への入力タイミングを調整するので、外部
から同期系のデータを取込んで非同期系で伝送すること
が可能となる。

【００２６】これにより、データ駆動型の情報処理動作
を含む非同期系のデータ伝送路にノイマン型ＣＰＵのよ
うな同期系からの出力データを任意のタイミングで取込
んで処理し伝送できるので、データ駆動型の情報処理動
作の回路とノイマン型のクロック同期型の情報処理動作
の回路とを混載したＩＣを提供することが容易に可能と
なる。

【００２７】請求項１に記載のデータ伝送路のデータ保
持部が、非同期系で伝送されるデータを保持する非同期
系保持回路と同期系から出力されるデータを保持する同
期系保持回路とを備えて構成されてもよい。

【００２８】したがって、データ保持部は同期系用のデ
ータ保持回路と非同期系用のデータ保持回路とを個別に
設けて、それぞれ専用の処理を行なうことが可能にな
る。

【００２９】請求項２に記載のデータ伝送路は、請求項
１に記載のデータ伝送路がさらに同期系により制御され
るバッファ手段を有し、このバッファ手段は同期系とデ
ータ保持部との間に設けられるよう構成される。

【００３０】したがって、このバッファ手段が設けられ
ることにより、同期系からの出力データをデータ保持部
に連続して取込むことが可能となる。

【００３１】それゆえに、同期系の出力データが非同期
系の伝送路の非同期ハンドシェイクより速く変化する場
合であっても、同期系からの出力データをデータ保持部
に連続的に取込むことが可能となって伝送の効率が向上
する。

【００３２】請求項３に記載のデータ伝送路は請求項１
または２に記載のデータ伝送路において、データ保持部
へのデータ入力完了に応じて、モード指定が解除される
よう構成される。

【００３３】したがって、データ保持部に非同期系およ
び同期系のデータが入力完了したとき、モード指定が解
除されてタイミング調整部は動作しなくなるので、デー
タ伝送路は通常の非同期系の動作状態へ移行する。

【００３４】それゆえに、外部の同期系からの出力デー
タ取込時以外は、タイミング調整部によるタイミング調
整は図られないので、データ伝送路における不必要な時
間調整がなくなって、同期系のデータを取込可能な伝送
路であってもその伝送速度は低下しない。

【００３５】請求項４に記載のデータ伝送路は、請求項
１ないし３のいずれかに記載のデータ伝送路において、
転送制御部が、転送の許可または禁止を指示する指示信
号に基づいて、前段部から与えられる第１のパルスを第
２のパルスとして後段部に転送するために、第１のパル
スを記憶する第１の記憶手段と、指示信号の禁止状態に
応答してリセットされる第２の記憶手段と、第１のパル
スの入力に応答してセットされ、かつ任意に与えられる
第３のパルスの入力に応答してリセットされる第３の記
憶手段と、第１の記憶手段が第１のパルスを記憶してい
ること、第１の記憶手段に第１のパルスが与えられてい
ないこと、第２の記憶手段がリセット状態であること、
指示信号が許可状態であること、および第３の記憶手段
がリセット状態であることに応答して第４のパルスを出
力する論理手段とを備えて、第１の記憶手段は第４のパ
ルスの入力によりリセットされ、第２の記憶手段は第４
のパルスを記憶して第２のパルスを発生するよう構成さ
れ、調整部は、第１の記憶手段が第１のパルスを記憶し
ていることおよび第１の記憶手段に第１のパルスが与え
られていないことに応答して、非同期系のデータ伝送と
同期系のクロック間に所望のタイミングを設けて第３の
パルスを発生するよう構成される。

【００３６】したがって、転送制御部においては、少な
くとも第３の記憶手段がセット状態にある限り、言い換
えれば少なくとも第３の記憶手段が外部から第３のパル
スが与えられずにリセット状態にならない限り、論理手
段は第４のパルスを発生せず、第１の記憶手段から第２
の記憶手段へのパルスの転送が抑制される。

【００３７】それゆえに、所望に応じて任意に第３のパ
ルスを与えるだけで、転送制御部において伝送路の前段
部から与えられる第１のパルスを第２のパルスとして後
段部の伝送路に転送する動作を抑制できる。この第３の
パルスを所望のタイミングで発生させるよう調整部が構
成されているので、前段部から与えられる第１のパルス
を第２のパルスとして後段部に転送するタイミングを所
望の値に容易に設定できて、非同期系の伝送路に同期系
からの出力データを容易に、かつ確実に取込んで伝送す
ることが可能となる。

【００３８】

【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照しながら詳細に説明する。なお、ここで
は同期系からの出力データを非同期系のデータ伝送路に
取込む場合を説明する。

【００３９】図１は、この発明の実施の形態による転送
制御回路とタイミング調整回路を含むデータ伝送路の構
成図である。図２は、図１の転送制御回路とタイミング
調整回路の回路構成図である。図３はこの発明の実施の
形態による、データ駆動型の情報処理動作を含む非同期
のデータ伝送装置とクロック同期回路を含んだデータ処
理装置の構成図である。図４は図２の転送制御回路およ
びタイミング調整回路の動作を説明するためのタイミン
グチャートである。

【００４０】図３において、データ処理装置はデータ伝
送路１０、２および３０を含む。さらにデータ伝送路１
０および３０のそれぞれはデータ保持回路１０ｂおよび
３０ｂをそれぞれ含む。また、データ伝送路２はさら
に、非同期系で伝送されるデータＤＩを入力し保持しデ
ータＤＯにして出力するための非同期系保持回路２ｃお
よび外部のクロック同期回路４からの同期系の出力デー
タｄＩを入力し保持しデータｄＯにして出力する同期系
データ保持回路２ｂを含む。各データ伝送路は、所定の
ロジック回路１５、４５、および３５を介してシーケン
スに接続されている。図では、データがデータ伝送路１
０→２→３０と順に伝送されていく間にロジック回路１
５→４５→３５でシーケンスに、たとえば加減乗除など
の一般的な演算処理が施される構成となっている。ただ
し、データ伝送路２では、ＣＰＵなどの同期系のデバイ
スであるクロック同期回路４の出力信号であるデータｄ
Ｉをも取込む構成となっている。そして、ロジック回路
４５にはロジック回路１５の出力であるデータＤＩとク
ロック同期回路４の出力データｄＩとが任意のタイミン
グで入力されて処理されて、処理結果がデータＤＩとし
て伝送路３０に渡される構成となっている。

【００４１】転送制御回路２ａのパルス入力端子ＣＩに
は転送制御回路１０ａのパルス出力端子ＣＯが接続さ
れ、転送要求信号Ｃ２が伝送される。転送制御回路２ａ
のパルス出力端子ＣＯには転送制御回路３０ａのパルス
入力端子ＣＡが接続され、転送要求信号Ｃ３を伝送す
る。転送制御回路２ａの転送許可出力端子ＲＯには転送
制御回路１０ａの転送許可入力端子ＲＩが接続され、転
送許可信号Ｒ２を伝送する。転送制御回路２ａの転送許
可入力端子ＲＩには転送制御回路３０ａの転送許可出力
端子ＲＯが接続され、転送許可信号Ｒ３を伝送する。

【００４２】さらに、転送制御回路１０ａのパルス入力
端子ＣＩは図示されない前段部の転送制御回路のパルス
出力端子ＣＯに接続され、転送要求信号Ｃ１を受ける。
転送制御回路３０ａのパルス出力端子ＣＯは、図示され
ない後段部の転送制御回路のパルス入力端子ＣＩに接続
され、転送要求信号Ｃ４を出力する。転送制御回路１０
ａの転送許可出力端子ＲＯは図示されない前段部の転送
制御回路の転送許可入力端子ＲＩに接続され、転送許可
信号Ｒ１を出力する。転送制御回路３０ａの転送許可入
力端子ＲＩは図示されない後段部の転送制御回路の転送
許可出力端子ＲＯに接続され、転送許可信号Ｒ４を受け
る。

【００４３】図において、たとえばデータ伝送路１０が
データ保持状態にある場合、後段部のデータ伝送路２が
データ保持状態にあれば、データ伝送路１０からデータ
伝送路２にデータは送られない。また、後段部のデータ
伝送路２がデータを保持していない状態にあれば（保持
していない状態になれば）、少なくとも予め設定された
遅延時間をかけてデータが伝送路１０からデータ伝送路
２に送られる。

【００４４】この発明の実施の形態による転送制御回路
は通常は前述した従来の転送制御回路と同様に動作す
る。また、図のデータ伝送路２で示されるような外部の
クロック同期回路４からの出力データｄＩを取込む際に
は、所望のタイミングにおいてクロック同期回路４の出
力データｄＩを取込めるように動作する。

【００４５】図３に示されたデータ伝送路２のブロック
構成が図１に示される。図３のデータ伝送路２以外のデ
ータ伝送路については、従来のデータ伝送路が採用され
ており、それらに関する説明は省略する。

【００４６】図１のデータ伝送路は転送制御回路２ａ、
Ｄタイプフリップフロップを含んで構成される同期系お
よび非同期系データ保持回路２ｂおよび２ｃ、ならびに
タイミング調整回路２ｄを含む。

【００４７】転送制御回路２ａは従来の転送制御回路２
０ａと同様にパルス入力端子ＣＩ、パルス出力端子ＣＰ
およびＣＯ、転送許可入力端子ＲＩおよび転送許可出力
端子ＲＯを含むとともに、新たにモード入力端子ＳＹＮ
Ｃおよびクロック入力端子ＣＫを含む。

【００４８】タイミング調整回路２ｄは外部クロック入
力端子ＣＬＫ、転送制御回路２ａのモード入力端子ＳＹ
ＮＣと接続されているモード入力端子ＳＹＮＣおよび転
送制御回路２ａのクロック入力端子ＣＫと接続されるク
ロック出力端子ＣＫを含んでいる。端子ＳＹＮＣおよび
ＣＬＫは図示されない外部制御装置に接続されている。
この外部制御装置はモード入力端子ＳＹＮＣにモード信
号を与え、端子ＣＬＫにクロックを与える。

【００４９】モード信号は、転送制御回路２ａに対して
前述した自律的な動作モードと、端子ＣＫに与えられる
クロックに基づいて転送要求信号の伝送が制御されるモ
ードのいずれかを設定するような信号である。モード信
号により端子ＳＹＮＣが“Ｌ”であるとき、転送制御回
路２ａは自律的な動作モードに設定されて前述したよう
な自己同期型転送制御回路と同じ動作をする。一方、モ
ード信号により端子ＳＹＮＣが“Ｈ”であるとき、転送
制御回路２ａは端子ＣＫに与えられるクロックに基づい
て転送要求信号の伝送が制御されるような動作モードに
設定される。

【００５０】図２において転送制御回路２ａは図９に示
された従来の転送制御回路のＮＡＮＤゲート１４０に代
替してＮＡＮＤゲート１４１を含み、新たに転送要求制
御部２ｅを含む。その他の構成は従来と同様である。

【００５１】ＮＡＮＤゲート１４１は第１〜第５の入力
ノードを有し、そのうち第２〜第５の入力ノードは従来
のゲート１４０の第１〜第４の入力ノードに相当し、そ
の第１の入力ノードには後述するように転送要求制御部
２ｅの出力ノードＩＮＨＢが接続される。

【００５２】転送要求制御部２ｅはＤタイプフリップフ
ロップ１１および２１、インバータ３１、ＥＸＯＲゲー
ト４１およびＮＡＮＤゲート５１を含む。フリップフロ
ップ２１のノードＣＫはインバータ３１を介して転送要
求入力端子ＩＣに接続され、ノードＤはフリップフロッ
プ１１のノード／Ｑに接続されている。さらに、ノード
Ｑはフリップフロップ１１のノードＤに接続されるとと
もにＥＸＯＲゲート４１の一方の入力に接続される。フ
リップフロップ１１のノードＣＫはクロック入力端子Ｃ
Ｋに接続され、ノードＱはＥＸＯＲゲート４１の他方の
入力に接続される。ＮＡＮＤゲート５１の出力ノードＩ
ＮＨＢは前述したようにＮＡＮＤゲート１４１の第１の
入力に接続される。

【００５３】タイミング調整回路２ｄは、ダウンカウン
タ６１を含む。ダウンカウンタ６１のノードＬＯＡＤは
モード入力端子ＳＹＮＣに接続され、ノード／ＣＬＲは
マスタリセット端子／ＭＲに接続される。さらに、ダウ
ンカウンタ６１のノードＥＮＰはパルス入力端子ＣＩ
に、ノード／ＥＮＴは転送許可出力端子ＲＯに、クロッ
ク入力端子ＣＬＫには外部クロック入力端子ＣＬＫが、
ノードＩＮＰＵＴには初期値設定端子ＩＮＰＵＴが接続
される。また、ダウンカウンタ６１の出力に関しては、
ノードＲＣＯが転送要求制御部２ｅのクロック入力端子
ＣＫに接続され、ノードＯＵＴＰＵＴはどこにも接続さ
れない。

【００５４】ダウンカウンタ６１は、ノード／ＣＬＲが
“Ｌ”になると初期化される。また、ノードＬＯＡＤが
“Ｈ”になると初期値設定端子ＩＮＰＵＴの値がカウン
トの初期値としてロードされる。ノードＥＮＰおよびノ
ード／ＥＮＴはともにイネーブル端子であり、ノードＥ
ＮＰが“Ｈ”かつノード／ＥＮＴが“Ｌ”の条件のとき
にのみダウンカウンタ６１はダウンカウントする。ノー
ドＯＵＴＰＵＴはカウントしている値を出力する。ノー
ドＲＣＯはカウント値が０になったとき１クロック幅の
パルスを出力する。

【００５５】転送制御回路２ａが、従来と同様な自己同
期型転送制御回路として動作するモードであるとき、言
い換えればモード入力端子ＳＹＮＣが“Ｌ”であると
き、出力ノードＩＮＨＢは“Ｈ”に固定されるので、ゲ
ート１４１の機能は従来のゲート１４０のそれと等しく
なる。つまり、このモードであるとき転送制御回路２ａ
において転送要求制御部２ｅは不能化されているのと等
しくなるので、該回路２ａは従来と同様な自己同期型転
送制御回路として動作する。

【００５６】次に、端子ＳＹＮＣが“Ｈ”であるときに
ついて、図４のタイミングチャートを参照しながら説明
する。今、モード入力端子ＳＹＮＣが外部制御により
“Ｈ”に設定されかつ図２の回路はマスタリセット端子
／ＭＲからの信号入力により初期化されていると想定す
る。

【００５７】ダウンカウンタ６１のノード／ＣＬＲはマ
スタリセット端子／ＭＲに接続されているので、その出
力端子ＲＣＯおよびＯＵＴＰＵＴは初期化され“Ｌ”の
信号レベルを有している。そして、たとえばタイミング
調整回路２ｄの初期値設定端子ＩＮＰＵＴが４に固定さ
れているものとする。このため、ダウンカウンタ６１は
モード入力端子ＳＹＮＣが“Ｈ”となったことを受け
て、その初期値として４がロードされる。

【００５８】前段部のデータ伝送路から転送許可出力端
子ＲＯが“Ｈ”であることに基づいて、データ転送を要
求する転送要求信号が入力されるとパルス入力端子ＣＩ
が“Ｌ”に立下がる。端子ＣＩに与えられた信号はＲＳ
フリップフロップ１１１をセットするので、ノードＱに
は“Ｈ”が与えられる。ノードＱの信号はインバータ１
３０を介して転送許可出力端子ＲＯに与えられ、端子Ｒ
Ｏは“Ｌ”となる。

【００５９】これにより、前段部の転送制御回路に対し
て新たなデータの転送を禁止する旨の転送禁止信号が与
えられる。同時に、端子ＣＩに与えられた信号はインバ
ータ３１を介してＤタイプフリップフロップ２１のノー
ドＣＫに入力される。

【００６０】Ｄタイプフリップフロップ２１は、インバ
ータ３１を介して入力端子ＣＩの信号レベルをノードＣ
Ｋを介して受取り、ノードＣＫの“Ｈ”への立上がりに
応答してＤタイプフリップフロップ１１の出力ノード／
Ｑの信号をラッチする。その結果Ｄタイプフリップフロ
ップ１１と２１との出力ノードＱが互いに逆の信号レベ
ルを出力し、それらがＥＸＯＲゲート４１に入力される
ためゲート４１の出力は“Ｈ”になって、ＮＡＮＤゲー
ト５１の出力ノードＩＮＨＢは“Ｌ”となる。

【００６１】その後、一定時間経過すると、転送要求入
力端子ＣＩは“Ｈ”に復帰する。端子ＣＩが“Ｈ”に復
帰し、ＲＳフリップフロップ１１１の出力ノードＱ、イ
ンバータ１８０の出力ノードおよび転送許可入力端子Ｒ
Ｉがすべて“Ｈ”であったとしても、出力ノードＩＮＨ
Ｂが“Ｌ”である期間は、ＮＡＮＤゲート１４１の出力
ノードＧは“Ｈ”を出力し続けることになるので、パル
ス出力端子ＣＯは“Ｌ”にはならない。したがって、後
段部の転送制御回路に対して転送要求信号は伝送されな
い。

【００６２】このように、モード入力端子ＳＹＮＣを
“Ｈ”に設定することにより、転送制御回路２ａにおい
ては前段部の転送制御回路から与えられた転送要求信号
を後段部の転送制御回路へ転送することが抑制される。

【００６３】また、転送許可出力端子ＲＯが“Ｌ”にな
っており、かつ転送要求入力端子ＣＩは“Ｈ”に復帰す
る立上がりを受けて、タイミング調整回路２ｄにおいて
はダウンカウンタ６１がダウンカウントし始める。ダウ
ンカウンタ６１はモード入力端子ＳＹＮＣが“Ｈ”にな
ったときに初期値が４に設定されている。ゆえに、ダウ
ンカウントし初めてから外部クロック入力端子ＣＬＫが
４回目の“Ｈ”に立上がるのを受けてダウンカウンタ６
１はノードＲＣＯを“Ｈ”に立上げる。

【００６４】ダウンカウンタ６１の出力ノードＲＣＯ
は、転送要求制御部２ｅのクロック入力端子ＣＫに接続
されているから、端子ＣＫが“Ｈ”に立上がる。これに
応じて、Ｄタイプフリップフロップ１１はＤタイプフリ
ップフロップ２１の出力ノードＱの信号をラッチする。
その結果、フリップフロップ１１と２１との出力ノード
Ｑは同じ信号レベルとなるので、ＥＸＯＲゲート４１の
出力ノードが“Ｌ”となって、ＮＡＮＤゲート５１の出
力ノードＩＮＨＢが“Ｈ”に立上がる。

【００６５】出力ノードＩＮＨＢが“Ｈ”に立上がる
と、ＮＡＮＤゲート１４１の出力ノードＧは“Ｌ”に立
下がる。これにより、ＲＳフリップフロップ１１１がリ
セットされ、またＲＳフリップフロップ１１２はセット
される。ＲＳフリップフロップ１１２の出力ノード／Ｑ
は“Ｌ”に立下がるので、パルス出力端子ＣＰは“Ｈ”
に立上がり、この信号レベルは対応のデータ保持回路２
ｂと２ｃのクロック入力となる。これに応答してデータ
保持回路２ｂと２ｃは入力データｄＩおよびＤＩをラッ
チし出力データｄＯおよびＤＯにして出力する。

【００６６】さらに、ＲＳフリップフロップ１１２の出
力ノード／Ｑの信号はインバータ１７０および１８０を
介して、さらに遅延素子１９０を通って、パルス出力端
子ＣＯに与えられる。これによりパルス出力端子ＣＯは
遅延素子１９０の時定数による所定時間経過後“Ｌ”と
なるので、後段部の転送制御回路に対しデータの転送要
求信号が与えられることになる。

【００６７】さらに一定時間経過後、後段部の転送制御
回路から転送禁止信号が送出され、転送許可入力端子Ｒ
Ｉが“Ｌ”に立下がると、ＲＳフリップフロップ１１２
はリセットされ、応じてパルス出力端子ＣＰは“Ｌ”
に、出力端子ＣＯは“Ｈ”にそれぞれ復帰する。したが
って、データ保持回路２ｂと２ｃに対するデータのラッ
チ動作は禁止され、後段部の転送制御回路に対する新た
なデータの転送が禁止される。

【００６８】以上のように、モード入力端子ＳＹＮＣが
“Ｈ”に設定されている期間は、タイミング調整回路２
ｄによるクロック入力端子ＣＫへの信号レベルに基づい
てパルス入力端子ＣＩに与えられる転送要求信号の後端
部への転送が容易に制御される。したがって、外部制御
によってモード入力端子ＳＹＮＣの信号レベルを所望に
設定することおよびタイミング調整回路２ｄの初期値設
定端子ＩＮＰＵＴの値を所望の値に固定することによっ
て、所望される任意のタイミングでデータ駆動型の情報
処理動作を含む非同期系のデータ伝送装置に外部のクロ
ック同期回路４の出力信号（データｄＩ）を取込み伝送
することを可能とする。

【００６９】また、タイミング調整回路２ｄの初期値設
定端子ＩＮＰＵＴの値を所望の値に固定するのに代替し
て、外部制御によって初期値設定端子ＩＮＰＵＴの値を
所望の値に可変設定することによっても同様の効果を得
ることができる。

【００７０】なお、データｄＩを入力し保持する回路と
データＤＩを入力し保持する回路とを個別に設けたが、
単一の保持回路を設けて両データを入力し保持するよう
にしてもよい。

【００７１】図５は、図３のデータ処理装置の構成の変
形例を示す図である。図５の装置ではクロック同期回路
４からのデータｄＩを連続してデータ伝送路２に取込む
ためにクロック同期回路４とデータ保持回路との間にレ
ジスタ５が設けられる。

【００７２】たとえば、クロック同期回路４の出力デー
タｄＩが非同期系のデータ伝送装置の非同期ハンドシェ
イクより速く変化する場合、データｄＩを連続してデー
タ伝送装置に取込むことができないので、これを回避す
るためレジスタ５が設けられる。図５のようにレジスタ
５が設けられることにより、データｄＩを連続して非同
期系のデータ伝送装置に取込むことが可能となる。

【００７３】図６は、図２のダウンカウンタ６１の回路
構成図である。この回路構成はＣＱ出版社の「デジタル
システム設計」の２３１頁に示されるものを引用したも
のである。ダウンカウンタ６１の初期値設定端子ＩＮＰ
ＵＴの値は端子ＣＬＫのクロックが高速である場合や、
データ駆動型の情報処理動作が高速である場合などの相
互の相対的な速度関係によって設定される。つまり、非
同期系のデータ伝送装置に同期系からの出力データが確
実に取込める最小の値を端子ＩＮＰＵＴにセットすれば
よく、その値の決めかたは、クロック同期回路４の出力
データｄＩを正確な値で非同期系のデータ伝送装置に取
込むのに必要な時間を、たとえば回路設計時のシミュレ
ーションで求めておき、それに対応した値で決定すれば
よい。

【００７４】なお、図４で示される端子ＳＹＮＣの信号
レベルが“Ｈ”に必要以上に長期間設定されていたとし
ても、非同期系のデータ伝送路のハンドシェイク時間が
わずかに長くなるだけである。したがって、設計時に同
期系からの出力データｄＩの非同期系のデータ伝送装置
に取込むのに要するのに十分な時間を調べておいて端子
ＳＹＮＣの信号レベルをこれより長めに“Ｈ”に設定し
ておいてもよい。さらに精密な制御が要求される場合
は、図３のクロックパルスＣＰ２をモニタする機構を設
けて、端子ＳＹＮＣが“Ｈ”になってから次のクロック
パルスＣＰ２が“Ｈ”に立上がった瞬間にデータの取込
は完了しているので、これに応じて端子ＳＹＮＣの信号
レベルを“Ｈ”から“Ｌ”に変化させればよい。

【図面の簡単な説明】

【図１】この発明の実施の形態による転送制御回路とタ
イミング調整回路を含むデータ伝送路の構成図である。

【図２】図１の転送制御回路とタイミング調整回路の回
路構成図である。

【図３】この発明の実施の形態によるデータ駆動型の情
報処理動作を含む非同期のデータ伝送装置とクロック同
期回路を含んだデータ処理装置の構成図である。

【図４】図２の転送制御回路およびタイミング調整回路
の動作を説明するためのタイミングチャートである。

【図５】図３のデータ処理装置の構成の変形例を示す図
である。

【図６】図２のダウンカウンタの回路構成図である。

【図７】従来のハンドシェイク方式を採用したデータ伝
送装置の一例を示すブロック図である。

【図８】図７に示されたデータ伝送路の構成を示すブロ
ック図である。

【図９】従来の自己同期型転送制御回路の一例を示す回
路図である。

【図１０】図９に示された回路動作を説明するためのタ
イミングチャートである。

【符号の説明】

２ａ転送制御回路２ｂ同期系データ保持回路２ｃ非同期系データ保持回路２ｄタイミング調整回路２ｅ転送要求制御部４クロック同期回路ＳＹＮＣモード入力端子ＣＫクロック入力端子ＣＩパルス入力端子ＣＰ，ＣＯパルス出力端子ＲＯ転送許可出力端子ＲＩ転送許可入力端子ＣＬＫ外部クロック入力端子なお、各図中同一符号は同一または相当部分を示す。

Claims

【特許請求の範囲】

【請求項１】非同期系において複数段に連続接続され
て用いられるデータ伝送路であって、前記データ伝送路のそれぞれは、前段部から伝送されたデータまたは外部の同期系から出
力されるデータを入力して保持し、後段部へ出力して伝
送するためのデータ保持部と、前記データ保持部における前記データの入力および出力
を制御するための転送制御部と、前記同期系から出力されるデータを前記非同期系の伝送
路に取込み伝送するモード指定時、前記転送制御部によ
る前記同期系から出力されるデータおよび前記前段部か
ら非同期系で伝送されるデータの前記データ保持部への
入力タイミングを調整するための調整部とを備えた、デ
ータ伝送路。
【請求項２】前記同期系により制御されるバッファ手
段をさらに有し、前記バッファ手段は前記同期系と前記データ保持部との
間に設けられて前記同期系の出力データを入力して一時
保持し、前記データ保持部に出力することを特徴とす
る、請求項１に記載のデータ伝送路。
【請求項３】前記データ保持部へのデータ入力完了に
応じて前記モード指定が解除されることを特徴とする、
請求項１または２に記載のデータ伝送路。
【請求項４】前記転送制御部は、転送の許可または禁止を指示する指示信号に基づいて、
前記前段部から与えられる第１のパルスを第２のパルス
として前記後段部に転送するために、前記第１のパルスを記憶する第１の記憶手段と、前記指示信号の禁止状態に応答してリセットされる第２
の記憶手段と、前記第１のパルスの入力に応答してセットされ、かつ任
意に与えられる第３のパルスの入力に応答してリセット
される第３の記憶手段と、前記第１の記憶手段が前記第１のパルスを記憶している
こと、前記第１の記憶手段に前記第１のパルスが与えら
れていないこと、前記第２の記憶手段がリセット状態で
あること、前記指示信号が許可状態であること、および
前記第３の記憶手段がリセット状態であることに応答し
て、第４のパルスを出力する論理手段とを備え、前記第１の記憶手段は前記第４のパルスの入力によりリ
セットされ、前記第２の記憶手段は前記第４のパルスを
記憶して前記第２のパルスを発生することを特徴とし、前記調整部は、前記第１の記憶手段が前記第１のパルスを記憶している
ことおよび前記第１の記憶手段に前記第１のパルスが与
えられていないことに応答して、前記非同期系のデータ
伝送と前記同期系のクロック間に所望のタイミングを設
けて前記第３のパルスを発生させることを特徴とする、
請求項１ないし３のいずれかに記載のデータ伝送路。