JP2593734B2 - 自己同期型転送制御回路 - Google Patents

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明は自己同期型転送制御回路に関し、特にパル
スの転送を制御するための自己同期型転送制御回路に関
する。

［従来の技術］ データフロー型システムにおいては、パルスに同期し
てデータが流れ、このデータの移動に伴って処理が行な
われる。第12図は、データフロー型システムにおいてデ
ータを伝送するためのデータ伝送路の構成を示すブロッ
ク図である。

データ伝送路は、自己同期型の転送制御回路１および
Ｄタイプフリップフロップからなるデータ保持回路２を
含む。転送制御回路１は、前段部（図示せず）からパル
スを受けるパルス入力端子CI、前段部に転送の許可また
は転送の禁止を示す転送許可信号を出力する転送許可出
力端子RO、後段部（図示せず）にパルスを出力するパル
ス出力端子CO、および後段部から転送の許可または転送
の禁止を示す転送許可信号を受ける転送許可入力端子RI
を有している。転送制御回路１は、前段部からのパルス
を受けると、後段部からの転送許可信号が許可状態であ
るならば、後端部にパルスを出力するとともにデータ保
持回路２にパルスを出力する。データ保持回路２は、転
送制御回路１から与えられるパルスに応答して、前段部
から与えられるデータDIを保持し、その保持したデータ
を後段部に出力データDOとして与える。

第13図は、従来の自己同期型転送制御回路の一例を示
す回路図である。

パルス入力端子CIは前段部からのパルスを受け、転送
許可出力端子ROは前段部に転送許可信号を出力する。パ
ルス出力端子COは後段部にパルスを出力し、転送許可入
力端子RIは後段部から転送許可信号を受ける。マスタリ
セット入力端子MRは、マスタリセット信号を受ける。

NANDゲート301,302は、RSフリップフロップ111を構成
している。ノードに負のパルスが与えられると、RSフ
リップフロップ111はセットされる。これにより、RSフ
リップフロップ111は負のパルスを記憶し、ノードＱに
“1"を出力する。また、ノードに負のパルスが与えら
れると、RSフリップフロップ111はリセットされる。こ
れにより、RSフリップフロップ111はノードＱに“0"を
出力する。ノードには、ノードＱの信号の反転信号が
出力される。

ノードＱはインバータ305を介して転送許可出力端子R
Oに接続され、ノードはインバータ306を介して２入力
NANDゲート303の一方の入力端子に接続される。NANDゲ
ート303の他方の入力端子は転送許可入力端子RIに接続
される。NANDゲート303の出力端子は遅延回路304を介し
てパルス出力端子COに接続され、かつ、RSフリップフロ
ップ111のノードに接続される。

次に、第14図のタイミングチャートを参照しながら第
13図の転送制御回路の動作を説明する。

まず、マスタリセット端子MRに負のパルスが与えられ
ると、この転送制御回路は初期化される。これにより、
パルス出力端子CO、ノードおよび転送許可出力端子RO
にそれぞれ“1"が出力される。転送許可出力端子ROの出
力が“1"であることは、転送許可状態を示し、“0"であ
ることは転送禁止状態を示している。

転送許可出力端子ROからの転送許可信号が許可状態で
あることに基づいてパルス入力端子CIに前段部から負の
パルスが与えられると、RSフリップフロップ111がセッ
トされ、ノードＱの出力が“1"となる。これにより、転
送許可出力端子ROからの出力が“0"（禁止状態）とな
る。また、ノードからの出力が“0"となり、インバー
タ306によりノードRQの信号は“1"となる。

後段部から点転送可入力端子RIに与えられる転送許可
信号が“1"（許可状態）である場合には、ゲート303の
出力が“0"となり、RSフリップフロップ111はリセット
される。これにより、ノードＱの出力が“0"となり、転
送許可出力端子ROからの転送許可信号は“1"（禁止状
態）となる。また、ノードの出力が“1"となり、ノー
ドRQの信号が“0"となる。これにより、ノードへの入
力が“1"に復帰し、RSフリップフロップ111は初期状態
に戻る。

上記の一連の動作によってノードには負のパルスが
与えられたことになる。この負のパルスは遅延回路304
を経由してパルス出力端子COから出力される。

ノードRQの信号が“1"となったときに転送許可入力端
子RIに与えられる転送許可信号が“0"（禁止状態）であ
れば、ノードへの入力が“0"とはならない。そのた
め、パルスの転送が保留される。

このようにして、パルス入力端子CIに入力されたパル
スは、後段部から転送許可入力端子RIに与えられる転送
許可信号の状態に基づいて自律的にパルス出力端子COに
転送される。

なお、前段部および後段部の各々は、周辺回路あるい
は同様の転送制御回路である。

第15図は、複数の転送制御回路1a,1b,1cおよび複数の
データ保持回路2a,2b,2cをそれぞれ直列に接続した例を
示すブロック図である。

第15図において、転送制御回路1bのパルス入力端子CI
には転送制御回路1aのパルス出力端子COが接続され、転
送制御回路1bのパルス出力端子COには転送制御回路1cの
パルス入力端子CIが接続される。転送制御回路1bの転送
許可出力端子ROには転送制御回路1aの転送許可入力端子
RIが接続され、転送制御回路1bの転送許可入力端子RIに
は転送制御回路1cの転送許可出力端子ROが接続される。

第16図は、第15図に示すように直列に接続された転送
制御回の動作を説明するためのタイミングチャートであ
る。

第16図において、パルス入力端子CIの入力の立下がり
からパルス出力端子COの出力の立下がりまでの時間Tt
は、パルスが転送制御回路を通過する際の伝搬遅延時間
を示している。また、パルス出力端子COからの出力の立
下がりから次の立下がりまでの時間Trは、データの入力
／出力間隔を示している。伝送遅延時間Ttおよびデータ
の入力／出力間隔Trのいずれも転送制御回路の構成によ
り決定される。

［発明が解決しようとする課題］ 第13図の転送制御回路は以下に説明するように、主と
して３つの問題点を有する。

（１） 転送許可入力端子RIに与えられる転送許可信号
は、後段部へのパルスの転送の許可または禁止を示すの
みであり、パルス出力端子COから出力されたパルスが後
段部により無事に受取られか否かは考慮されていない。
したがって、パルス出力端子COから出力されたパルスが
後段部に到着するまでの過程において、何らかの要因に
よりそのパルスが消滅しても、そのことは一切不明とな
ってしまう。それは、システム的に誤動作の原因とな
る。

また、多数のバッファが転送制御回路とその後段部と
の間に挿入されている場合のように、転送制御回路から
その後段部までの距離が時間的に長い場合や、後段部か
ら転送許可入力端子RIに与えられる転送許可信号の応答
が遅い場合には、パルス入力端子CIに連続的にパルスが
与えられると、そのパルスはパルス出力端子COから連続
的に出力される。そのため、後段部がそれらの連続的な
パルスを受けることができず、誤動作する可能性があ
る。

（２） RSフリップフロップ111のノードへの入力
が、“0"となった後再び“1"に復帰するまでの間におい
てパルス入力端子CIへの入力が“0"のままであった場合
には、RSフリップフロップ111のノードへの入力およ
びノードへの入力が共に“0"となる。この状態は禁止
状態である。これにより、第17図に示すように、ノード
RQの信号が発振することになる。

すなわち、RSフリップフロップ111は実際はリセット
されていないにもかかわらず、ノードへの入力が“0"
となることにより禁止状態となり、ノードからの出力
が“1"となる。そのため、ノードRQの信号が“0"とな
り、ノードへの入力が再び“1"に復帰する。しかし、
RSフリップフロップ111はセットされた状態にあるの
で、ノードＱからの出力は“1"のままである。したがっ
て、ノードからの出力は再び“0"となる。それによ
り、再びノードへの入力が“0"となる。このような動
作が繰り返される。

したがって、パルス入力端子CIに与える負のパルスの
パルス幅は十分に短い（“0"の期間が短い）必要があ
る。ただし、この場合、パルスの伝送過程においてパル
スが消滅しやすいという危険性をもっている。

（３） パルス出力端子COから出力されるパルスの幅
は、パルスが消滅する危険性を排除するために、可能な
限り長い方が好ましい。

また、自己同期型転送制御回路を用いてデータフロー
型パイプラインシステムを構成する場合には、パイプラ
イン段間のデータの処理時間はパルス入力端子CIへのパ
ルスの入力からパルス出力端子COからのパルスの出力ま
での伝搬遅延時間をTtにより決定される。この伝搬遅延
時間Ttが短いと、高速動作が可能となるが、１段のパイ
プラインにおけるデータの処理時間も短くある。そのた
め、処理内容に限りが生じるか、あるいは、一定の処理
を行なうためにより多くのパイプラインが必要となる。
逆に、この伝搬遅延時間Ttが長いと、１段のパイプライ
ンで処理される内容が豊富になるが、システムとしての
動作が低速になってしまう。したがって、システムの仕
様に応じて転送制御回路の最適な遅延時間を設定するこ
とが望ましい。

第13図の転送制御回路では、以下に示す理由から、出
力するパルスの幅や、パルスがパルス入力端子CIに入力
されてからパルス出力端子COから出力されるまでの時間
等を最適な値に設定することが極めて困難である。

まず、パルス幅を広げる方法を考察する。第14図のタ
イミングチャートからも明らかなように、パルス出力端
子COから出力されるパルスの幅は、ゲート302への入力
からゲート303からの出力までの遅延時間により決定さ
れる。そこで、インバータ306の遅延時間を長くするこ
とによりパルス幅を広げてみる。この調整の結果を第18
図のタイミングチャートに示す。第18図に示すように、
ノードRQを伝搬するパルスの幅は広くなっている。しか
し、ノードRQの信号が“0"に復帰する前に、後段部から
送信許可入力端子RIに与えられる送信許可信号に応答し
てノードへの入力が“1"に復帰する。その結果、パル
ス出力端子COから出力されるパルスの幅は所望の通りに
は広がっていない。

そこで、送信許可入力端子RIへの入力の応答を遅くす
るために、遅延回路304の遅延時間をもっと大きくして
みる。その調整の結果を第19図のタイミングチャートに
示す。ノードRQを伝送するパルスの幅は上記のように広
がっている。また、遅延回路304の遅延時間の拡大によ
り、前段部から与えられる送信許可入力端子RIへの入力
の立下がりが遅くなる。それにより、ノードへの入力
の立上がりが遅くなる。その結果、パルス出力端子COか
ら出力されるパルスの幅も所望のとおり広がっている。

しかし、ノードRQを伝送するパルスの幅の拡大によ
り、ノードへの入力が“0"となる期間も長くなる。ノ
ードへの入力が“0"であると、パルス入力端子CIへの
入力が“0"となってもノードからの出力は“1"のまま
変化せず、ノードRQの信号は“0"のまま変化しない。し
たがって、ノードへの入力が“0"の期間にはパルス入
力端子CIにパルスを入力することができない。

このように、ノードの入力が“0"となる期間が拡大
することにより、パルス入力端子CIにパルスを入力する
ことができない期間も長くなっている。その上、送信許
可出力端子ROからの出力が“1"（許可状態）となってい
るにもかかわらず、パルス入力端子CIにパルスを入力す
ることができない期間Tiが生じている。その結果、送信
許可出力端子ROから出力される送信許可信号の意義がほ
とんど失われている。この現象は、すでに第18図にも現
われている。

この矛盾に対処するために、送信許可出力端子ROから
の出力が“1"に復帰するタイミングを遅らせてみる。す
ると、このタイミングの遅れは後段部にも反映され、送
信許可入力端子RIへの入力が“1"に立上がるタイミング
（Ａ点の位置）が右にシフトされる。それにより、パル
ス出力端子COからの出力が“0"に立下がるタイミング
（Ｂ点の位置）も右にシフトされる。その結果、データ
の入力／出力間隔Trのみが大きくなってしまう。

データの入力／出力間隔Trが短いほど、単位時間に処
理されるデータの量が多くなり、システムがより高速と
なる。一方、パルスの伝搬遅延時間Ttが大きいほど、１
段のパイプラインで処理される内容が豊富になる。パル
スの伝搬遅延時間Ttをデータの入力／出力間隔Trよりも
大きくすることは不可能であるが、前者を後者に可能な
限り近づけることはタイミング上無駄のないシステムを
構成するために極めて重要である。第19図に示すように
データの入力／出力間隔Trのみが増大することは、タイ
ミング上での無駄を増大させることになり、好ましくな
い。

上記のような理由により、システムの仕様に応じて、
パルスの幅、伝搬遅延時間Tt、およびデータの入力／出
力間隔Trを最適な値に設定することが必要となる。

しかし、上記のように、従来の転送制御回路では、こ
れらの値を最適な値に設定することは極めて困難であ
る。

この発明の目的は、パルスの消滅やパルスの過剰な
転送による誤動作が防止され、入力されるパルスの幅
が長い場合にも発振することなく、パルスの幅や伝搬
遅延時間を容易に設定可能な自己同期型転送制御回路を
提供することである。

この発明の他の目的は、任意のタイミングで転送を抑
止できる機能を有した自己同期型転送制御回路を提供す
ることである。

［課題を解決するための手段］ 第１の発明に係る転送制御回路は、転送の許可または
禁止を指示する指示信号に基づいて、前段部から与えら
れる第１のパルスを第２のパルスとして後段部に転送す
る自己同期型転送制御回路であって、第１の記憶手段、
第２の記憶手段および論理手段を備える。第１の記憶手
段は、リセット機能を有し、第１のパルスを記憶する。
第２の記憶手段は、リセット機能を有し、指示信号の禁
止状態に応答してリセットされる。論理手段は、第１の
記憶手段が第１のパルスを記憶していること、第１の記
憶手段に第１のパルスが与えられていないこと、第２の
記憶手段がリセット状態であること、および指示信号が
許可状態であることに応答してパルスを出力する。第１
の記憶手段は論理手段から出力されるパルスによりリセ
ットされ、第２の記憶手段は論理手段から出力されるパ
ルスを記憶して第２のパルスを発生する。

第２の発明に係る自己同期型転送制御回路は、第１の
発明に係る転送制御回路に加えて、第２の記憶手段から
出力される第２のパルスを遅延させる遅延手段をさらに
備える。

第３の発明に係る自己同期型転送制御回路は、第１の
発明に係る転送制御回路に加えて、所定の禁止信号に応
答して論理手段からのパルスの出力を強制的に阻止する
阻止手段をさらに備える。

第４の発明に係る自己同期型転送制御回路は、第１の
発明に係る転送制御回路に加えて、第２の記憶手段から
の第２のパルスの出力を強制的に阻止する阻止手段をさ
らに備える。

第５の発明に係る自己同期型転送制御回路は、第１の
発明に係る転送制御回路に加えて、禁止信号発生手段お
よび阻止手段をさらに備える。禁止信号発生手段は、所
定の要求信号が与えられたことおよび第２の記憶手段が
リセット状態であることに応答して所定の禁止信号を発
生する。阻止手段は、禁止信号に応答して第２の記憶手
段からの第２のパルスの出力を阻止する。

［作用］ 第１ないし第５の発明に係る自己同期型転送制御回路
においては、指示信号が禁止状態となって第２の記憶手
段がリセットされない限り、第２の記憶手段は第２のパ
ルスの出力状態を維持する。したがって、パルスの消滅
による誤動作が防止される。

また、指示信号が禁止状態となって第２の記憶手段が
リセットされ、引き続き指示信号が許可状態とならない
限り、第２の記憶手段は次の第２のパルスを出力しな
い。したがって、過剰なパルスの転送による誤動作が防
止される。

さらに、第１の記憶手段に第１のパルスが入力されて
いる間は論理手段はパルスを発生せず、第１の記憶手段
から第２の記憶手段へのパルスの転送が保留される。そ
のため、第１のパルスの幅が十分に長くても、論理手段
の出力が発振しない。したがって、任意の幅を有する第
１のパルスを第１の記憶手段に入力することが可能とな
る。

特に、第２の発明に係る自己同期型転送制御回路にお
いては、遅延手段の遅延時間を任意の値に設定すること
により、第１および第２の記憶手段および論理手段の動
作に全く影響を与えることなく、システムの仕様に応じ
た最適な出力パルス幅および伝搬遅延時間を設定するこ
とができる。

また、遅延手段の遅延時間を調整しても、伝搬遅延時
間とデータの入力／出力間隔との差が常に一定であるの
で、タイミング上の性能の劣化がない。

さらに、遅延時間の調整による出力パルスのパルス幅
の変化量と、データの入力／出力間隔の変化量とは、１
対２となり、最適な値となる。したがって、この点に関
しても遅延時間の調整による性能の劣化はない。

第５の発明に係る自己同期型転送制御回路によれば、
所定の要求信号が与えられ、かつ第２の記憶手段がリセ
ット状態であるときに禁止信号が発生され、第２の記憶
手段からの第２のパルスの出力が阻止される。したがっ
て、どのようなタイミングで要求信号が与えられても、
即時にパルスの転送が阻止されるか、あるいは、進行中
のパルスの正常な転送動作後に次のパルスの転送が阻止
される。このように、２通りの安定な阻止動作のいずれ
かが行なわれる。

また、第１および第２の記憶手段の動作を保証するこ
とができないほど十分に遅いパルスが発生しても、上記
の２通りの安定した動作のいずれかが保証されている。
したがって、第１および第２の記憶手段の動作を予測す
る必要もなくなる。

［実施例］ 以下、図面を参照しながらこの発明の実施例を詳細に
説明する。

第１図は、この発明の第１の実施例による自己同期型
転送制御回路の構成を示す回路図である。

第１図において、NANDゲート101,102がRSフリップフ
ロップ111を構成し、NANDゲート104,105がRSフリップフ
ロップ112を構成する。RSフリップフロップ111,112の各
々の動作は、第13図に示されるRSフリップフロップ111
の動作と同様である。

４入力NANDゲート103の第１の入力端子はパルス入力
端子CIに接続され、第２の入力端子はRSフリップフロッ
プ111のノードＱに接続され、第３の入力端子は転送許
可入力端子RIおよびRSフリップフロップ112のノード
に接続され、第４の入力端子はパルス出力端子COに接続
される。ゲート103の出力端子はRSフリップフロップ112
のノードに接続される。RSフリップフロップ112のノ
ードは２つのインバータ107,108を介してパルス出力
端子COに接続される。

次に、第１図の転送制御回路の動作を第２図のタイミ
ングチャートを参照しながら説明する。

まず、マスタリセット入力端子MRに負のパルスが与え
られると、第１図の転送制御回路は初期化される。これ
により、パルス出力端子CO、ノード▲▼および転送
許可出力端子ROに“1"が出力される。

転送許可出力端子ROからの出力が“1"（許可状態）で
あることに応答して、前段部（図示せず）がパルス入力
端子COに負のパルスを入力すると、パルスの立下がりに
応答してRSフリップフロップ111がセットされ、ノード
Ｑからの出力が“1"となる。それにより、転送許可出力
端子ROからの出力が“0"（禁止状態）となる。このよう
にして、パルスを受取ったことが前段部に通知される。

パルス入力端子CIに与えられるパルスの立上がり時点
で転送許可入力端子RIに与えられる転送許可信号が“1"
（許可状態）であれば、ゲート103の出力（ノード▲
▼の信号）が“0"となる。そのため、RSフリップフロ
ップ111のノードへの入力が“0"となり、そのRSフリ
ップフロップ111はリセットされる。これにより、RSフ
リップフロップ111のノードＱからの出力が“0"とな
り、転送許可出力端子ROからの出力は“1"となる。ま
た、ゲート103の出力（ノード▲▼の信号）は“1"
に復帰する。この時点で、RSフリップフロップ111の周
辺の回路は初期化されたことになる。

上記の動作により、ノード▲▼には負のパルスが
生じていることになる。その負のパルスによってRSフリ
ップフロップ112はセットされ、ノードからの出力が
“0"となる。ノードからの“0"の出力はインバータ10
7,108を通じてパルス出力端子COに出力される。同時
に、その出力はゲート103に復帰される。それにより、
ゲート103は、再び“0"を出力しないようにロックされ
る。

後段部（図示せず）は、パルス出力端子COから出力さ
れる“0"を検知すると、転送許可入力端子RIに負のパル
スを入力する。これにより、後段部がパルス出力端子CO
から出力される“0"を検知したことが、この転送制御回
路に通知される。

転送許可入力端子RIに与えられるパルスの立下がり時
点で、RSフリップフロップ112はリセットされる。それ
により、パルス出力端子COからの出力は“1"に復帰し、
その周辺の回路が初期化されるとともに、ゲート103の
ロックが解除される。このようにして、パルス出力端子
COからパルスが出力される。

一方、転送許可入力端子RIに入力されているパルスが
“1"に立上がるまでは、ゲート103は転送許可入力端子R
Iへの入力によるロック状態を続ける。

このように、RSフリップフロップ112が上記の一連の
動作を行なっている間にパルス入力端子CIに与えられる
負のパルスにより再びRSフリップフロップ111がセット
されていても、転送許可入力端子RIへの入力が“1"に立
上がるまではゲート103から負のパルスが出力されな
い。したがって、RSフリップフロップ111からRSフリッ
プフロップ112へのパルスの転送は保留される。

また、パルス入力端子CIへの負のパルスの入力により
RSフリップフロップ111がセットされても、転送許可入
力端子RIへの入力が“0"の状態（禁止状態）であればノ
ード▲▼に負のパルスは出力されない。したがっ
て、ノード▲▼を経由するRSフリップフロップ112
へのパルスの転送、さらにパルス出力端子COへのパルス
の転送は保留される。

このようにして、パルス入力端子CIに入力されたパル
スは、後段部から転送許可入力端子RIへ入力される転送
許可信号の状態に従って、自律的にパルス出力端子COに
転送される。

第３図は、第１図の構成を有する複数の転送制御回路
を第15図に示すように直列に接続した場合の動作を示す
タイミングチャートである。

データフロー型システムでは、第１図に示される構成
を有する複数の転送制御回路を直列に接続することによ
り、システムにおけるパルスの転送を制御する。第３図
において、Ttはパルスが第１図の転送制御回路を通過す
る際の伝搬遅延時間を示し、Trはデータの入力／出力間
隔である。

これらの時間は、第１図の転送制御回路の回路定数に
より決定される。

第４図は、この発明の第２の実施例による自己同期型
転送制御回路の構成を示す回路図である。

第４図の転送制御回路においては、インバータ108の
出力端子（ノードCO′）とパルス出力端子COとの間に遅
延回路201が接続されている。遅延回路201の遅延量をＤ
とする。

第４図の転送制御回路の動作を第５図のタイミングチ
ャートを参照しながら説明する。

第４図の転送制御回路の入力側および出力側には同様
の構成を有する転送制御回路が接続される。

第５図から明らかなように、パルス出力端子COからの
出力はノードCOの出力よりも遅延量Ｄだけ常に遅れる。
したがって、この転送制御回路をパルスが通過する時間
は、パルス入力端子CIに入力されるパルスの幅が同じで
あるとすれば、遅延量Ｄだけ長くなる。また、出力側の
転送制御回路から転送許可入力端子RIに与えられる転送
許可信号も遅延量Ｄだけ遅れるので、パルス出力端子CO
から出力されるパルスの幅もＤだけ広がる。

さらに、パルス入力端子CIにパルス出力端子COから出
力されるパルスと同じパルス（第５図においてパルス入
力端子CIに与えられる１つ目のパルス）を入力した場合
において、パルスが転送制御回路を通過する際の伝送遅
延時間Ttと、パルスの入力／出力間隔Trとを比較する。
入力側にも同じ構成の転送制御回路が接続されているの
で、パルス入力端子CIに入力されるパルスの幅はＤだけ
広がり、かつ、パルス出力端子COから出力されるパルス
の立下がりは遅延量Ｄだけ遅れる。そのため、伝搬遅延
時間Ttは２×Ｄの時間だけ長くなる。パルス出力端子CO
からの出力の立上がりはノードCO′の出力の立上がりよ
りも遅延量Ｄだけ遅れるので、データの入力／出力間隔
Trは２×Ｄの時間だけ長くなる。このように、遅延回路
201を挿入しても、伝搬遅延時間Ttとデータの入力／出
力間隔Trとの差は変わらない。

ここで、パルス入力端子CIに入力されるパルスの幅を
パルス出力端子COから出力されるパルスの幅と同じであ
ると仮定するのは、入力側に第１図の構成を有する転送
制御回路が直列に接続されている場合には、パルス入力
端子CIに入力されるパルスの幅がパルス出力端子COから
出力されるパルスの幅となるからである。

遅延回路201の挿入によりデータの入力／出力間隔Tr
が２×Ｄだけ増加しているのに対して、出力されるパル
ス幅はＤだけ増加している。したがって、遅延回路201
の挿入によって、パルス幅の変化の大きさと、データの
入力／出力間隔Trの変化の大きさとの比が１対２とな
る。これはデューティー比が最も適した量である50％に
近づく点で重要である。

また、遅延回路201を出力側に挿入しても、RSフリッ
プフロップ111の周辺の回路の動作は影響を受けず、第
１図の転送制御回路と同様の動作が行なわれる。

第６図は、この発明の第３の実施例による転送抑止機
能付自己同期型転送制御回路の構成を示す回路図であ
る。

第６図の転送制御回路においては、４入力NANDゲート
103に代えて５入力NANDゲート202が用いられる。ゲート
202の第５の入力端子には禁止信号を受ける禁止信号入
力端子▲▼が接続されている。禁止信号入力端子
▲▼への入力が“0"に設定されると、パルスの伝
搬は強制的に阻止される。

第６図の転送制御回路の動作を第７図のタイミングチ
ャートを参照しながら説明する。

禁止信号入力端子▲▼への入力が“0"である期
間は、ゲート202の出力が“1"にロックされる。そのた
め、パルス入力端子CIにパルスが入力されても、ゲート
202からはパルスが出力されず、RSフリップフロップ112
にはパルスが転送されない。

その一方、パルス入力端子CIに入力されたパルスはRS
フリップフロップ111に記憶されている。したがって、
パルスの転送が保留されている状態になる。禁止信号入
力端子▲▼への入力が“1"になると、ゲート202
のロックは解除される。それにより、パルスがRSフリッ
プフロップ111からRSフリップフロップ112に転送され、
パルス出力端子COからその転送されたパルスが出力され
る。

このように、第６図の転送制御回路によれば、禁止信
号入力端子▲▼への入力を利用することにより、
周辺回路からパルスの転送の許可および阻止を制御する
ことが可能となる。

第８図は、この発明の第４の実施例による転送抑止機
能付自己同期型転送制御回路の構成を示す回路図であ
る。

第８図の転送制御回路においては、インバータ108の
出力端子（ノードCO′）がANDゲート203の一方の入力端
子に接続され、そのゲート203の出力端子はパルス出力
端子COに接続されている。ゲート203の他方の入力端子
は、禁止信号を受ける禁止信号入力端子INHに接続され
ている。禁止信号入力端子INHへの入力を周辺回路によ
り“1"に設定することにより、パルスの伝搬が強制的に
阻止される。

第８図の転送制御回路の動作を第９図のタイミングチ
ャートを参照しながら説明する。

禁止信号入力端子INHへの入力が“1"である期間にパ
ルス入力端子CIに負のパルスが入力ると、この負のパル
スはノード▲▼を経由してRSフリップフロップ112
に転送される。しかしこの負のパルスのパルス出力端子
COへの出力は、ゲート203により阻止される。ここで、R
Sフリップフロップ111からRSフリップフロップ112に転
送されたパルスは、RSフリップフロップ112に記憶され
ており、転送が保留されている状態となる。この状態に
おいては、RSフリップフロップ111は初期状態に復帰し
ているので、パルス入力端子CIにさらにもう１つのパル
スを入力することが可能となる。そして、禁止信号入力
端子INHへの入力が“0"になると、ノードCO′の信号が
パルス出力端子COに出力される。

１つ目のパルスがパルス出力端子COから出力される
と、RSフリップフロップ111において保留されていたパ
ルスが、RSフリップフロップ112に転送され、２つ目の
パルスとしてパルス出力端子COから出力される。このよ
うに、第８図の転送制御回路によれば、第６図の転送制
御回路と同様に、禁止信号入力端子INHへの入力を利用
することにより、周辺回路からパルスの転送の許可およ
び阻止を制御することが可能となる。

第10図は、この発明の第５の実施例による転送抑止機
能付自己同期型転送制御回路の構成を示す回路図であ
る。

第10図において、ノードCO′ANDゲート205の一方の入
力端子との間に遅延回路204が接続され、ノードCO′とA
NDゲート205の他方の入力端子との間に調停記憶回路210
が接続される。ゲート205の出力端子はパルス出力端子C
Oに接続される。ゲート205は転送抑止ゲートである。ノ
ードINH1の出力が“1"であると、パルス出力端子COには
パルスが出力されない。

調停記憶回路210は、NANDゲート211,212,213を含み、
ゲート211,212がRSフリップフロップを構成している。
ノードINがパルス入力端子であり、ノードがリセット
兼パルス無効機能入力端子である。ノードへの入力が
“0"であると、ノードINへの入力にかかわらず、ノード
INH1から“0"が出力される。ノードへの入力がたとえ
“1"となっても、ノードINへの入力が“0"であると、ノ
ードINH1は“0"を出力し続ける。ノードへの入力が
“1"でありかつノードINへの入力が“1"となると、ノー
ドINH1から“1"が出力される。この状態は、ノードINへ
の入力が“0"に復帰しても継続する。

なお、この後、INへの入力がいかなる値であっても、
ノードへの入力が“0"に立下がると、ノードINH1の出
力は再び“0"に復帰する。

調停記憶回路210のノードは、周辺回路からパルス
の転送を阻止するための要求信号を受ける要求信号入力
端子REQに接続される。

第10図の転送制御回路の動作を第11a図、第11b図、第
11c図および第11d図を参照しながら説明する。

まず、マスタリセット入力端子MRに負のパルスが与え
られると、この転送制御回路は初期化される。それによ
り、パルス出力端子CO、ノード▲▼および転送許可
出力端子ROから“1"が出力される。

第11A図のタイミングチャートを参照しながら、周辺
回路から転送抑止要求が与えられていない場合（要求信
号入力端子REQが“0"の場合）の動作を説明する。

この場合、調停記憶回路210の動作によってノードINH
1からは“0"が出力されている。転送許可出力端子ROか
らの出力が“1"（許可状態）であることに応答して前段
部（図示せず）がパルス入力端子CIに負のパルスを入力
する。負のパルスの立下がりに応答してRSフリップフロ
ップ111がセットされ、ノードＱからの出力が“1"とな
る。また、転送許可出力端子ROからは“0"が出力され、
前段部にパルスを受取ったことが通知される。

パルス入力端子CIに入力されているパルスの立上がり
時に転送許可入力端子RIへの入力が“1"（許可状態）で
あると、ゲート103の出力（ノード▲▼の信号）が
“0"となる。これにより、RSフリップフロップ111がリ
セットされる。したがって、RSフリップフロップ111の
ノードＱからの出力が“0"となり、それにより送信許可
出力端子ROからの出力は“1"（許可状態）となる。ま
た、ゲート103の出力（ノード▲▼の信号）は“1"
に復帰する。この時点で、RSフリップフロップ111の周
辺の回路は初期状態に戻ったことになる。

上記の動作によってノード▲▼には負のパルスが
発生していることになる。その負のパルスによってRSフ
リップフロップ112はセットされ、ノードCO′の出力は
“0"となる。ノードCO′の出力が遅延回路204を経由し
て一定の遅延時間の後ゲート205に与えられる。ノードI
NH1の出力は“0"であるので、ノードCO′からの出力は
ゲート205を通過し、パルス出力端子COに“0"が出力さ
れる。

同時に、ノードCO′の出力はゲート103に帰還され
る。それにより、ゲート103は再び“0"をしないように
ロックされる。

後段部（図示せず）がパルス出力端子COからの“0"の
出力を検知すると、転送許可入力端子RIに負のパルスが
与えられる。これにより、後段部が負のパルスを検知し
たことがこの転送制御回路に通知される。

転送許可入力端子RIに与えられる負のパルスの立下が
りに応答してRSフリップフロップ112がリセットされ、
ノードCO′およびパルス出力端子COからの出力が“1"に
復帰する。それにより、周辺の回路は初期状態に戻る。
また、ノードCO′からの出力によるゲート103のロック
も解除される。このようにして、パルス出力端子COから
パルスが出力される。

第11B図を参照しながら、パルスの転送動作中でない
ときに転送抑止要求が与えられた場合の動作および転送
の再開動作を説明する。

パルスの転送動作中でない状態（ノードCO′の出力が
“1"である場合）において、要求信号入力端子REQへの
入力が“1"（周辺回路が転送の抑止を要求している状
態）になると、調停記憶回路210の動作によりノードINH
1からの出力が“1"となる。この状態においてパルス入
力端子CIに負のパルスが入力されると、RSフリップフロ
ップ111はセットされ、ノードＱからの出力が“1"とな
り、転送許可出力端子ROからの出力が“0"（禁止状態）
となる。

それにより、第11A図により説明したように、ノード
▲▼から負のパルスが発生され、その負のパルスに
よってRSフリップフロップ111がリセットされ、転送許
可出力端子ROからの出力が“1"に復帰する。また、その
負のパルスによりRSフリップフロップ112はセットさ
れ、ノードCO′に“0"が出力される。ノードCO′の出力
は、遅延回路204を経由して一定の遅延時間の後ゲート2
05に与えられる。しかし、ノードINH1の出力が“1"であ
るので、ゲート205の働きによりノードCO′の出力はパ
ルス出力端子COには出力されない。

要求信号入力端子REQへの入力が“0"に立下がると、
調停記憶回路210の動作によりノードINH1の出力が“0"
に変化する。それにより、ノードCO′からの出力は、ゲ
ート205を通過してパルス出力端子COに与えられ、後段
部に“0"が出力される。

以降、第11A図により説明した手順に基づいて転送動
作が行なわれ、RSフリップフロップ112に記憶および保
留されていたパルスがパルス出力端子COから出力され
る。

第11C図を参照しながら、パルスの転送動作中に転送
抑止要求が与えられた場合の動作を説明する。

要求信号入力端子REQへの入力が“0"の状態（ノードI
NH1の出力が“0"の場合）において、入力端子CIに負の
パルスが入力されると、第11A図により説明した動作が
行なわれ、ノードCO′およびパルス出力端子COからの出
力が“0"となる。ノードCO′からの出力が“0"の状態
（パルスの転送中）において、要求信号入力端子REQへ
の入力が“1"（転送抑止要求）に立上げられても、調停
記憶回路210の動作により即時にはノードINH1からの出
力が“1"に変化しない。

さらに、転送許可出力端子ROからの出力が“1"である
ことに応答して、パルス入力端子CIに負のパルスが追加
される。しかし、ノードCO′の出力が“0"である場合、
または転送許可入力端子RIへの入力が“0"であることに
基づいてゲート103がロックされた場合、ノード▲
▼への負のパルスの発生は保留されてその負のパルスは
RSフリップフロップ111に留まる。

一方、後段部（図示せず）がパルス出力端子COからの
出力が“0"であることに応答して転送許可入力端子RIに
“0"を与えると、RSフリップフロップ112がリセットさ
れ、ノードCO′からの出力が“1"となる。この時点で、
調停記憶回路210が動作し、ノードINH1からの出力が
“1"となる。それにより、ゲート205にパルスの転送の
阻止が指示される。

転送許可入力端子RIへの入力が“1"に復帰した時点
で、ゲート103のロックが解除され、追加のパルスに基
づいてノード▲▼へ負のパルスが出力される。その
負のパルスにより、RSフリップフロップ111がリセット
され、RSフリップフロップ112がセットされる。それに
より、のノードCO′からの出力が“0"になる。

しかし、ノードCO′からの出力が再び“0"となって
も、調停記憶回路210の動作によりノードINH1からの出
力が“0"に復帰しないので、ノードCO′からの出力は遅
延回路204の通過後、ゲート205によりパルス出力端子CO
への出力が阻止される。

上記の転送抑止の後の転送の再開動作は、第11A図に
より説明した動作と同様である。

このように、パルスの転送動作中に、さらには連続し
た転送動作中に、任意のタイミングで要求信号入力端子
REQに“1"を入力すると、パルスの転送動作の合間を縫
うように、転送動作中の１つのパルスの転送が終了した
時点で転送抑止機能が働き始めている。

第11D図を参照しながら、パルスの転送動作と転送抑
止要求との競合が最もクリティカルな場合の動作を説明
する。

最もクリティカルな場合とは、パルスの転送がこれか
ら始まろうとするタイミングと、転送抑止要求が与えら
れるタイミングとがほぼ同じである場合をいう。このよ
うな状況は、パルスの転送動作と転送抑止要求とが相互
にまったく非同期に行なわれる場合に、十分に発生し得
る。

第11D図において、パルスの転送がこれから始まろう
とするタイミングはノードCO′の出力の立下がりであ
り、転送抑止要求の与えられるタイミングは要求信号入
力端子REQへの入力の立上がりである。両者のタイミン
グが極めて近接している場合、特に、ノードCO′の出力
の立下がりに対して要求信号入力端子REQへの入力の立
上がりがわずかに早い場合は、第10図におけるゲート21
3から極めて細い負のパルスが発生する。ゲート211,212
により構成されるRSフリップフロップにこのように極め
て細いパルスが入力されると、RSフリップフロップのセ
ット動作および現行の記憶状態の保持のいずれかを保証
することはできない。

したがって、ノードINH1からの出力が“0"と“1"のい
ずれになるかを予測することが不可能となる。しかし、
予測は不可能であるものの、ノードINH1からの出力は必
ず“0"か“1"かに安定する。第10図の転送制御回路にお
いては、ノードINH1からの出力がいずれの値になって
も、その後の回路全体としての安定した動作が保証され
ている。

仮に、そのRSフリップフロップがセット動作を行なっ
たと仮定すると、ノードINH1からの出力は“1"となる。
それにより、遅延回路204を経由してゲート205に到着し
たパルスの転送は、そのゲート205により阻止される。
したがって、転送抑止機能が正常に働いたことになる。

一方、そのRSフリップフロップが現行の記憶状態を保
持したと仮定すると、ノードINH1からの出力は“0"のま
まである。それにより、遅延回路204を経由してゲート2
05に到着したパルスは、そのゲート205を通過し、パル
ス出力端子COから出力される。したがって、パルスの転
送動作が正常に行なわれたことになる。

なお、後者の場合には、転送抑止要求が即時には満た
されないことになっているが、第11C図により説明した
ように、現行のパルスの転送が終了し次第、転送抑止機
能が有効となる。

最後に、遅延回路204の遅延量が第10図の転送制御回
路に与える影響を説明する。

まず、遅延回路204の遅延量を十分に長く設定してお
かなければ誤動作の危険性がある。第11D図に示される
タイミングの例におけるように、ノードCO′からの出力
の立下がりの直前で要求信号入力端子REQへの入力が立
上がり、これが結果的に有効になった場合を考える。こ
の場合、転送の阻止を指示するのノードINH1の出力は、
ほぼノードCO′の出力の立下がりから、調停記憶回路21
0のノードINへの入力からノードINH1からの出力までの
遅延時間の後確定する。

もし、この確定までの間にノードCO′からの出力が遅
延回路204を通過すると、その出力はゲート205をそのま
ま通過し、パルス出力端子COからの出力が“0"となって
しまう。その後、ノードINH1からの出力によりゲート20
5の転送抑止機能が働くことになる。結果として、パル
ス出力端子COに負の極めて細いパルス（グリッジ）が生
じることになる。

このように、パルス出力端子COに十分な幅を持たない
パルスが出力されると、後段部において思わぬ誤動作を
招く危険性がある。したがって、遅延回路204の遅延量
を、調停記憶回路210のノードINへの入力からノードINH
からの出力までの遅延時間に比べて、十分に大きく設定
する必要がある。

一方で、遅延回路204の遅延量を長くしすぎた場合の
動作を説明する。通常のパルスの転送動作においては、
第11A図からも明らかなように、パルス出力端子COから
の出力の立上がりのタイミングは、ノードCO′の出力の
立上がりよりもほぼ遅延回路204の遅延量の後となる。
また、パルスの転送の直後に転送抑止機能が働く場合に
は、第11C図からも明らかなように、ノードCO′の出力
の立上がりが遅延回路204を経由してパルス出力端子CO
からの出力の立上がりとなる前に、ノードCO′の出力の
立上がりが調停記憶回路210のノードINに入力される。
それにより、調停記憶回路210が動作し、ノードINH1か
らの出力が“0"となる。その結果、ゲート205が動作
し、パルス出力端子COからの出力が“1"に復帰する。し
たがって、この場合、出力端子COからの出力の立上がり
のタイミングは、ノードCO′の出力の立上がりより、ほ
ぼ調停記憶回路210のノードINへの入力からノードINH1
からの出力までの遅延時間の後になる。

このように、遅延回路204の遅延量が調停記憶回路210
の遅延量に比べて大きすぎる場合には、パルス出力端子
COから出力されるパルスの幅に大きな変動が生じること
になる。

以上のように、遅延回路204の遅延量が第10図の転送
制御回路に与える影響を考慮すると、その遅延量は調停
記憶回路210の遅延量よりある程度大きい値であること
が最も適切であると考えられる。

なお、この発明は上記の第１〜第５の実施例の回路に
限定されない。たとえば、各部分に正論理を用いても負
論理を用いてもよい。具体的には、パルス入力端子CIに
正のパルスを与えるような回路、パルス出力端子COから
正のパルスを出力するような回路、転送許可出力端子RO
からの出力が“0"の場合に転送の許可状態を示すような
回路、転送許可入力端子RIへの入力が“0"の場合に転送
の許可状態を示すような回路などが可能である。要求信
号入力端子REQへの“0"の入力が転送抑止要求を示すよ
うな回路も可能である。

また、RSフリップフロップ111,112または調停記憶回
路210に、NOR論理を用いてもよい。RSフリップフロップ
111,112または調停記憶回路210に、セット／リセット機
能付Ｄフリップフロップを用いてもよい。

さらに、転送許可出力端子RO、パルス出力端子COまた
はノードINH1をフリップフロップの他方の出力ノードか
ら取出してもよい。

ゲート102,202として、それと等価的な動作を行なう
他の論理ゲートを用いてもよい。

第５の実施例において、ノードINH1またはゲート211
の出力端子に、周辺回路に転送抑止機能が働いているこ
とを示す信号を出力する出力端子を設けてもよい。

この発明の転送制御回路は、データフロー型システム
に限らず、自己同期型の転送が必要なその他のシステム
または装置に適用することができる。

上記の第１〜第５の実施例によると、次のように、従
来の転送制御回路における問題点が解決されている。

上記第１〜第５の実施例の転送制御回路によると、後
段部から転送許可信号入力端子RIに“0"の転送許可信号
が入力されない限り、パルス出力端子COは“0"を出力し
続ける。したがって、パルスの消滅による誤動作が防止
される。

また、後段部がパルス出力端子COから出力される負の
パルスを受取ったことに応答して、転送許可入力端子RI
に“0"を与え、引き続き次のパルスの転送を許可するた
めに転送許可入力端子RIに“1"を与えない限り、この転
送制御回路は次のパルスを出力ない。したがって、過剰
なパルスの転送による誤動作が防止される。

このように、従来の転送制御回路における第１番目の
問題点が解決されている。

上記第１〜第５の実施例の転送制御回においては、パ
ルス入力端子CIへの入力が立下がった後も、その入力が
再び“1"に復帰するまでは、ゲート103,202のロックに
より転送が保留される。したがって、パルス入力端子CI
に入力されるパルス幅が十分に長い場合の誤動作（発
振）が防止される。その結果、任意の幅のパルスをパル
ス入力端子CIに入力することが可能である。

このように、従来の転送制御回路における第２の問題
点が解決されている。

出力パルスの幅およびパルスの伝搬遅延時間の設定の
困難性は、第４図の実施例のように出力段に遅延回路20
1を挿入することにより解決される。ここで、遅延回路2
01の遅延時間Ｄは全く任意の値に設定することが可能で
あり、システムの仕様に応じて出力パルスの幅および伝
搬遅延時間を最適な値に設定することが可能となる。

そして、遅延回路201を挿入することによっても、他
のゲートの動作は全く影響を受けない。

さらに、遅延回路201を挿入することにより回路の定
数を調整しても、パルスの伝搬遅延時間Ttとデータの入
力／出力間隔Trとの差が常に一定である。そのため、タ
イミング上の性能の劣化が見られない。

また、調整による出力パルスのパルス幅の変化量と、
データの入力／出力間隔Trの変化量とは、１対２の関係
にある。したがって、この点においても、調整による性
能の劣化は見られない。

このように、従来の転送制御回路における第３の問題
点も解決されている。

［発明の効果］ 以上のように第１ないし第５の発明によれば、１つの
パルスごとに確実な転送の制御が行なわれるので、パル
スの消滅や過剰な転送による誤動作が防止される。

また、発振という誤動作が生じないので、入力される
パルスの幅を任意に設定することが可能である。

さらに、出力パルスの幅およびパルスの伝搬遅延時間
を、容易にかつ任意に調整可能である。しかも、いかな
る調整を行なっても、伝搬遅延時間をデータの入力／出
力間隔に十分に近い値に設定することが可能である。

特に、第５の発明によれば、いかなるタイミングにお
いて転送抑止要求が与えられても、即時の転送阻止ある
いは進行中の１つのパルスの正常な転送動作後の転送阻
止という２通りの安定した転送抑止動作のいずれかが行
なわれる。したがって、パルスの消滅や二重化といった
誤動作が防止される。

【図面の簡単な説明】

第１図はこの発明の第１の実施例による自己同期型転送
制御回路の構成を示す回路図である。第２図および第３
図は第１図の転送制御回路の動作を説明するためのタイ
ミングチャートである。第４図はこの発明の第２の実施
例による自己同期型転送制御回路の構成を示す回路図で
ある。第５図は第４図の転送制御回路の動作を説明する
ためのタイミングチャートである。第６図はこの発明の
第３の実施例による自己同期型転送制御回路の構成を示
す回路図である。第７図は第６図の転送制御回路の動作
を説明するためのタイミングチャートである。第８図は
この発明の第４の実施例による自己同期型転送制御回路
の構成を示す回路図である。第９図は第８図の転送制御
回路の動作を説明するためのタイミングチャートであ
る。第10図はこの発明の第５の実施例による自己同期型
転送制御回路の構成を示す回路図である。第11A図、第1
1B図、第11C図および第11D図は第10図の転送制御回路の
動作を説明するためのタイミングチャートである。第12
図はデータ伝送路の構成を示すブロック図である。第13
図は従来の自己同期型転送制御回路の構成を示す回路図
である。第14図は第13図の転送制御回路の動作を説明す
るためのタイミングチャートである。第15図は複数の転
送制御回路を直列に接続した例を示すブロック図であ
る。第16図は第15図のように接続された転送制御回路の
動作を説明するためのタイミングチャートである。第17
図、第18図および第19図は第13図の転送制御回路の問題
点を説明するためのタイミングチャートである。 図において111,112はRSフリップフロップ、102は４入力
NANDゲート、CIはパルス入力端子、COはパルス出力端
子、ROは転送許可出力端子、RIは転送許可入力端子、RE
Qは要求信号入力端子を示す。 なお、各図中同一符号は同一または相当部分を示す。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】転送の許可または禁止を指示する指示信号
   に基づいて、前段部から与えられる第１のパルスを第２
   のパルスとして後段部に転送する自己同期型転送制御回
   路であって、 リセット機能を有し、前記第１のパルスを記憶する第１
   の記憶手段と、 リセット機能を有し、前記指示信号の禁止状態に応答し
   てリセットされる第２の記憶手段と、 前記第１の記憶手段が第１のパルスを記憶しているこ
   と、前記第１の記憶手段に第１のパルス与えられていな
   いこと、前記第２の記憶手段がリセット状態であるこ
   と、および前記指示信号が許可状態であることに応答し
   てパルスを出力する論理手段とを備え、 前記第１の記憶手段は前記論理手段から出力されるパル
   スによりリセットされ、前記第２の記憶手段は前記論理
   手段から出力されるパルスを記憶して前記第２のパルス
   を発生する、自己同期型転送制御回路。
2. 【請求項２】前記第２の記憶手段から出力される前記第
   ２のパルスを遅延させる遅延手段をさらに備えた請求項
   １記載の自己同期型転送制御回路。
3. 【請求項３】所定の禁止信号に応答して前記論理手段か
   らのパルスの出力を強制的に阻止する阻止手段をさらに
   備えた請求項１記載の自己同期型転送制御回路。
4. 【請求項４】所定の禁止信号に応答して前記第２の記憶
   手段からの第２のパルスの出力を強制的に阻止する阻止
   手段をさらに備えた請求項１記載の自己同期型転送制御
   回路。
5. 【請求項５】所定の要求信号が与えられたことおよび前
   記第２の記憶手段がリセット状態であることに応答して
   所定の禁止信号を発生する禁止信号発生手段と、 前記禁止信号に応答して前記第２の記憶手段からの第２
   のパルスの出力を阻止する阻止手段とをさらに備えた請
   求項１記載の自己同期型転送制御回路。