JP2883483B2 - データフロー型情報処理装置 - Google Patents
データフロー型情報処理装置Info
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- JP2883483B2 JP2883483B2 JP3331955A JP33195591A JP2883483B2 JP 2883483 B2 JP2883483 B2 JP 2883483B2 JP 3331955 A JP3331955 A JP 3331955A JP 33195591 A JP33195591 A JP 33195591A JP 2883483 B2 JP2883483 B2 JP 2883483B2
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/44—Arrangements for executing specific programs
- G06F9/448—Execution paradigms, e.g. implementations of programming paradigms
- G06F9/4494—Execution paradigms, e.g. implementations of programming paradigms data driven
Description
【０００１】
【産業上の利用分野】この発明は、データフロー型情報
処理装置に於けるデータ伝送装置に関し、特に、データ
を第１の装置から第２の装置へ自律的かつ非同期で伝送
する場合に、データがオーバーフローしたときにデータ
の伝送を禁止するようなデータ伝送装置に関する。
処理装置に於けるデータ伝送装置に関し、特に、データ
を第１の装置から第２の装置へ自律的かつ非同期で伝送
する場合に、データがオーバーフローしたときにデータ
の伝送を禁止するようなデータ伝送装置に関する。
【０００２】
【従来の技術】データ伝送装置において、自律的かつ非
同期でデータを第１の装置から第２の装置に伝送するも
のが知られている。すなわち、第２の装置から送信許可
信号が第１の装置に伝送されて来ると、第１の装置から
第２の装置にデータを伝送し、第１の装置がデータを第
２の装置に伝送し終えるまで、第１の装置は送信禁止信
号を前段に伝送する。そして、第１の装置が第２の装置
にデータの伝送を終了すると、第１の装置は前段に送信
許可信号を出力し、前段から送られてくる新たなデータ
を保持する。
同期でデータを第１の装置から第２の装置に伝送するも
のが知られている。すなわち、第２の装置から送信許可
信号が第１の装置に伝送されて来ると、第１の装置から
第２の装置にデータを伝送し、第１の装置がデータを第
２の装置に伝送し終えるまで、第１の装置は送信禁止信
号を前段に伝送する。そして、第１の装置が第２の装置
にデータの伝送を終了すると、第１の装置は前段に送信
許可信号を出力し、前段から送られてくる新たなデータ
を保持する。
【０００３】
【発明が解決しようとする課題】上述のデータ伝送装置
において、第１の装置から第２の装置へデータを伝送す
る際、第２の装置の伝搬遅延時間が第１の装置よりも遅
い場合、第２の装置内に取込まれるデータの数が実行時
間に比例して増え続け、ある一定のデータ数を越えてし
まうと、処理の内容によっては、処理速度が低下した
り、システムとしてオーバーフローしてしまうおそれが
あった。
において、第１の装置から第２の装置へデータを伝送す
る際、第２の装置の伝搬遅延時間が第１の装置よりも遅
い場合、第２の装置内に取込まれるデータの数が実行時
間に比例して増え続け、ある一定のデータ数を越えてし
まうと、処理の内容によっては、処理速度が低下した
り、システムとしてオーバーフローしてしまうおそれが
あった。
【０００４】それゆえに、この発明の主たる目的は、第
２の装置内に取込まれるデータ量が一定数を越えたこと
に応じて、第１の装置からのデータの伝送を禁止できる
ようなデータ伝送装置を提供することである。
２の装置内に取込まれるデータ量が一定数を越えたこと
に応じて、第１の装置からのデータの伝送を禁止できる
ようなデータ伝送装置を提供することである。
【０００５】
【課題を解決するための手段】この発明は、プログラム
記憶部と対データ検出部と演算処理部と内部データバッ
ファとがループ状に接続された構成を有し、且つ、前記
内部データバッファとプログラム記憶部との間に、外部
よりのデータ入力と前記内部データバッファよりのデー
タ入力とを合流させて前記プログラム記憶部に出力する
合流部を有するデータフロー型情報処理装置であって、
前記内部データバッファは、アップダウンカウンタによ
り内部のデータ数を検知し、そのデータ数が予め定める
数以上になったことに応じて、送信禁止信号を前記合流
部に伝送する送信禁止信号伝送手段を含み、前記合流部
は、前記内部データバッファから与えられる送信禁止信
号に応じて、外部よりのデータ入力を禁止する禁止手段
を含んで構成される。
記憶部と対データ検出部と演算処理部と内部データバッ
ファとがループ状に接続された構成を有し、且つ、前記
内部データバッファとプログラム記憶部との間に、外部
よりのデータ入力と前記内部データバッファよりのデー
タ入力とを合流させて前記プログラム記憶部に出力する
合流部を有するデータフロー型情報処理装置であって、
前記内部データバッファは、アップダウンカウンタによ
り内部のデータ数を検知し、そのデータ数が予め定める
数以上になったことに応じて、送信禁止信号を前記合流
部に伝送する送信禁止信号伝送手段を含み、前記合流部
は、前記内部データバッファから与えられる送信禁止信
号に応じて、外部よりのデータ入力を禁止する禁止手段
を含んで構成される。
【０００６】
【作用】この発明に係るデータフロー型情報処理装置に
よれば、内部データバッファは、内部のデータ数を検知
し、そのデータ数が予め定める数以上になったことに応
じて、送信禁止信号を合流部に伝送し、合流部は、内部
データバッファから与えられる送信禁止信号に応じて、
外部よりのデータ入力を禁止することにより、内部デー
タバッファの内部に溜められるデータ数を調節すること
ができ、処理速度の向上を図ることができ、データ数超
過によるシステムダウンを未然に防ぎ、安全なシズテム
を構成することができる。
よれば、内部データバッファは、内部のデータ数を検知
し、そのデータ数が予め定める数以上になったことに応
じて、送信禁止信号を合流部に伝送し、合流部は、内部
データバッファから与えられる送信禁止信号に応じて、
外部よりのデータ入力を禁止することにより、内部デー
タバッファの内部に溜められるデータ数を調節すること
ができ、処理速度の向上を図ることができ、データ数超
過によるシステムダウンを未然に防ぎ、安全なシズテム
を構成することができる。
【０００７】
【実施例】図１はこの発明の一実施例の概略ブロック図
である。図１を参照して、この実施例では、情報処理装
置Ａから情報処理装置Ｂにデータが伝送される。情報処
理装置Ａは転送調停部１を含む。転送調停部１はその前
段から与えられたデータを↓ＲＥＱ（↓は“Ｌ”レベル
で活性化されることを示す）信号により与えられたデー
タを後段に送るか否かを調停する。↓ＲＥＱ信号が許可
状態であれば情報処理装置Ｂに含まれるデータ伝送路１
０にデータを与える。データ伝送路１０は転送制御部１
１とデータ保持回路１２とを含む。転送制御部１１は次
段のデータ伝送路２０から送信許可信号が与えられる
と、保持しているデータをデータ伝送路２０に伝送す
る。データの伝送が終了すると、前段のデータ伝送路に
送信許可信号を与える。データ伝送路２０もデータ伝送
路１０と同様にして、転送制御部２１とデータ保持回路
２２とを含む。
である。図１を参照して、この実施例では、情報処理装
置Ａから情報処理装置Ｂにデータが伝送される。情報処
理装置Ａは転送調停部１を含む。転送調停部１はその前
段から与えられたデータを↓ＲＥＱ（↓は“Ｌ”レベル
で活性化されることを示す）信号により与えられたデー
タを後段に送るか否かを調停する。↓ＲＥＱ信号が許可
状態であれば情報処理装置Ｂに含まれるデータ伝送路１
０にデータを与える。データ伝送路１０は転送制御部１
１とデータ保持回路１２とを含む。転送制御部１１は次
段のデータ伝送路２０から送信許可信号が与えられる
と、保持しているデータをデータ伝送路２０に伝送す
る。データの伝送が終了すると、前段のデータ伝送路に
送信許可信号を与える。データ伝送路２０もデータ伝送
路１０と同様にして、転送制御部２１とデータ保持回路
２２とを含む。
【０００８】合流制御部３０はデータ伝送路２０で保持
されているデータとデータ伝送路５０で保持されている
データとを選択的にデータ伝送路６０に伝送させる。デ
ータ伝送路４０，５０，６０はそれぞれ転送制御部４
１，５１，６１とデータ保持回路４２，５２，６２とを
含む。合流制御部３０はデータ伝送路２０に保持されて
いるデータをデータ伝送路６０に伝送するときには、転
送制御部２１に送信許可信号を与え、データ伝送路５０
に保持されているデータをデータ伝送路６０に伝送する
ときには転送制御部５１に送信許可信号を与える。
されているデータとデータ伝送路５０で保持されている
データとを選択的にデータ伝送路６０に伝送させる。デ
ータ伝送路４０，５０，６０はそれぞれ転送制御部４
１，５１，６１とデータ保持回路４２，５２，６２とを
含む。合流制御部３０はデータ伝送路２０に保持されて
いるデータをデータ伝送路６０に伝送するときには、転
送制御部２１に送信許可信号を与え、データ伝送路５０
に保持されているデータをデータ伝送路６０に伝送する
ときには転送制御部５１に送信許可信号を与える。
【０００９】図２は図１に示した転送調停部の要部を示
すブロック図である。図２を参照して、今、↓ＲＥＱ信
号が“Ｈ”レベルのとき、この↓ＲＥＱ信号がインバー
タ１０１で“Ｌ”レベルに反転され、ＮＡＮＤラッチ１
０２の一方入力端に与えられ、そのＱを“Ｌ”レベルに
セットするとともに、ＮＡＮＤゲート１０３の一方の入
力端に与えられ、このゲートを閉じる。ＮＡＮＤラッチ
１０２の↓Ｑ出力はＮＯＲゲート１０５の一方入力端に
与えられる。“Ｌ”レベルの↓ＣＢＩ信号がＲＳフリッ
プフロップ１０４のセット入力端に与えられると、ＲＳ
フリップフロップ１０４の↓Ｑは“Ｌ”レベルになり、
遅延回路１０６で遅延され、ＮＯＲゲート１０５の他方
入力端に与えられる。応じて、ＮＯＲゲート１０５は
“Ｈ”レベル信号をパルスカット用のＤタイプフリップ
フロップ１０７のクロック入力端に与える。Ｄタイプフ
リップフロップ１０７の↓Ｑ出力はインバータ１０８を
介して↓Ｓ入力端に与えられており、Ｄタイプフリップ
フロップ１０７はＮＯＲゲート１０５出力の“Ｈ”レベ
ル信号に応じてセットされ、そのＱ出力から“Ｌ”レベ
ルの↓ＣＢＯ信号を出力し、データの伝送を行なう。ま
た、ＲＳフリップフロップ１０４の↓Ｑ出力はＯＲゲー
ト１１０の一方入力端に与えられるとともに、遅延回路
１０９で遅延されてＯＲゲート１１０の他方入力端に与
えられ、ＯＲゲート１１０の出力から“Ｌ”レベルの↓
ＲＢＯ信号が出力され、前段からのデータの伝送を禁止
する。
すブロック図である。図２を参照して、今、↓ＲＥＱ信
号が“Ｈ”レベルのとき、この↓ＲＥＱ信号がインバー
タ１０１で“Ｌ”レベルに反転され、ＮＡＮＤラッチ１
０２の一方入力端に与えられ、そのＱを“Ｌ”レベルに
セットするとともに、ＮＡＮＤゲート１０３の一方の入
力端に与えられ、このゲートを閉じる。ＮＡＮＤラッチ
１０２の↓Ｑ出力はＮＯＲゲート１０５の一方入力端に
与えられる。“Ｌ”レベルの↓ＣＢＩ信号がＲＳフリッ
プフロップ１０４のセット入力端に与えられると、ＲＳ
フリップフロップ１０４の↓Ｑは“Ｌ”レベルになり、
遅延回路１０６で遅延され、ＮＯＲゲート１０５の他方
入力端に与えられる。応じて、ＮＯＲゲート１０５は
“Ｈ”レベル信号をパルスカット用のＤタイプフリップ
フロップ１０７のクロック入力端に与える。Ｄタイプフ
リップフロップ１０７の↓Ｑ出力はインバータ１０８を
介して↓Ｓ入力端に与えられており、Ｄタイプフリップ
フロップ１０７はＮＯＲゲート１０５出力の“Ｈ”レベ
ル信号に応じてセットされ、そのＱ出力から“Ｌ”レベ
ルの↓ＣＢＯ信号を出力し、データの伝送を行なう。ま
た、ＲＳフリップフロップ１０４の↓Ｑ出力はＯＲゲー
ト１１０の一方入力端に与えられるとともに、遅延回路
１０９で遅延されてＯＲゲート１１０の他方入力端に与
えられ、ＯＲゲート１１０の出力から“Ｌ”レベルの↓
ＲＢＯ信号が出力され、前段からのデータの伝送を禁止
する。
【００１０】一方、↓ＲＥＱ信号が“Ｌ”レベルになる
と、ＮＡＮＤラッチ１０２の↓Ｑ出力が“Ｈ”レベルに
なり、ＮＯＲゲート１０５が閉じられる。このため、
“Ｌ”レベルの↓ＣＢＩ信号が入力され、ＲＳフリップ
フロップ１０４がセットされてその↓Ｑ出力から“Ｌ”
レベル信号が出力されても、ＮＯＲゲート１０５が閉じ
られているため、Ｄタイプフリップフロップ１０７はセ
ットされず、データの伝送が禁止される。
と、ＮＡＮＤラッチ１０２の↓Ｑ出力が“Ｈ”レベルに
なり、ＮＯＲゲート１０５が閉じられる。このため、
“Ｌ”レベルの↓ＣＢＩ信号が入力され、ＲＳフリップ
フロップ１０４がセットされてその↓Ｑ出力から“Ｌ”
レベル信号が出力されても、ＮＯＲゲート１０５が閉じ
られているため、Ｄタイプフリップフロップ１０７はセ
ットされず、データの伝送が禁止される。
【００１１】次に、後段から“Ｈ”レベルの送信許可信
号↓ＲＢＩが入力されると、ＲＳフリップフロップ１０
４の↓Ｑ出力は“Ｈ”レベルになり、前段への送信許可
信号↓ＲＢＯを“Ｈ”レベルにし、前段からのデータの
伝送を許可する。
号↓ＲＢＩが入力されると、ＲＳフリップフロップ１０
４の↓Ｑ出力は“Ｈ”レベルになり、前段への送信許可
信号↓ＲＢＯを“Ｈ”レベルにし、前段からのデータの
伝送を許可する。
【００１２】図３は図１に示した転送制御部のブロック
図であり、図４および図５は転送制御部の動作を説明す
るためのタイミング図である。
図であり、図４および図５は転送制御部の動作を説明す
るためのタイミング図である。
【００１３】次に、図３ないし図５を参照して、転送制
御部１１について説明する。図３に示すように、転送制
御部１１は、２入力ＮＡＮＤゲート１１１，１１５と３
入力ＮＡＮＤゲート１１２とインバータ１１３，１１４
を含む。送信信号入力端子↓Ｃｉには前段部から送信信
号Ｃ１０が与えられ、送信許可信号出力端子↓ＡＫｏか
らは送信許可信号ＡＫ１０が出力される。送信信号出力
端子↓ＣＯからは送信信号Ｃ２０が出力され、送信許可
信号入力端子↓ＡＫｉには次段の転送制御部２１（図１
参照）から送信許可信号ＡＫ２０が与えられる。
御部１１について説明する。図３に示すように、転送制
御部１１は、２入力ＮＡＮＤゲート１１１，１１５と３
入力ＮＡＮＤゲート１１２とインバータ１１３，１１４
を含む。送信信号入力端子↓Ｃｉには前段部から送信信
号Ｃ１０が与えられ、送信許可信号出力端子↓ＡＫｏか
らは送信許可信号ＡＫ１０が出力される。送信信号出力
端子↓ＣＯからは送信信号Ｃ２０が出力され、送信許可
信号入力端子↓ＡＫｉには次段の転送制御部２１（図１
参照）から送信許可信号ＡＫ２０が与えられる。
【００１４】次に、第４図を参照して、次段のデータ伝
送路が空き状態の場合の動作について説明する。次段の
データ伝送路が空き状態のときには、次段の転送制御部
から“Ｈ”レベルの送信許可信号ＡＫ２０が与えられ
る。そのため、送信許可信号入力端子↓ＡＫｉは“Ｈ”
レベルになっている。前段部から与えられる送信信号Ｃ
１０が“Ｌ”レベルに立下ると、送信信号入力端子↓Ｃ
ｉが“Ｌ”レベルに変化する。それによって、ＮＡＮＤ
ゲート１１１の出力が“Ｈ”レベルになる。その結果、
インバータ１１３の出力が“Ｌ”レベルとなり、送信許
可信号出力端子↓Ａｋｏから出力される送信許可信号Ａ
Ｋ１０が“Ｌ”レベルに立下る。一方、ＮＡＮＤゲート
１１２の出力が“Ｌ”レベルとなり、インバータ１１４
の出力が“Ｈ”レベルとなる。このとき、送信許可信号
入力端子↓ＡＫｉは“Ｈ”レベルになっているので、Ｎ
ＡＮＤゲート１１５の出力が“Ｌ”レベルに立下る。こ
れにより、送信信号出力端子↓ＣＯから出力される送信
信号Ｃ２０が“Ｌ”レベルに立下る。
送路が空き状態の場合の動作について説明する。次段の
データ伝送路が空き状態のときには、次段の転送制御部
から“Ｈ”レベルの送信許可信号ＡＫ２０が与えられ
る。そのため、送信許可信号入力端子↓ＡＫｉは“Ｈ”
レベルになっている。前段部から与えられる送信信号Ｃ
１０が“Ｌ”レベルに立下ると、送信信号入力端子↓Ｃ
ｉが“Ｌ”レベルに変化する。それによって、ＮＡＮＤ
ゲート１１１の出力が“Ｈ”レベルになる。その結果、
インバータ１１３の出力が“Ｌ”レベルとなり、送信許
可信号出力端子↓Ａｋｏから出力される送信許可信号Ａ
Ｋ１０が“Ｌ”レベルに立下る。一方、ＮＡＮＤゲート
１１２の出力が“Ｌ”レベルとなり、インバータ１１４
の出力が“Ｈ”レベルとなる。このとき、送信許可信号
入力端子↓ＡＫｉは“Ｈ”レベルになっているので、Ｎ
ＡＮＤゲート１１５の出力が“Ｌ”レベルに立下る。こ
れにより、送信信号出力端子↓ＣＯから出力される送信
信号Ｃ２０が“Ｌ”レベルに立下る。
【００１５】送信信号Ｃ２０を受ける図１に示した次段
の転送制御部２１は、送信信号Ｃ２０の立下りに応じ
て、転送制御部１１に与える送信許可信号ＡＫ２０を
“Ｌ”レベルに立下げる。したがって、転送制御部１１
の送信許可信号入力端子↓ＡＫｉは“Ｌ”レベルに立下
る。一方、ＮＡＮＤゲート１１５の出力の“Ｌ”レベル
への立下りに応じて、ＮＡＮＤゲート１１２の出力は
“Ｈ”レベルとなり、インバータ１１４の出力が“Ｌ”
レベルとなる。このため、ＮＡＮＤゲート１１５の出力
が再び“Ｈ”レベルに立上がる。これにより、送信信号
Ｃ２０が再び“Ｈ”レベルに立上がる。このように、送
信信号Ｃ２０は“Ｌ”レベルに立下がった後、一定時間
経過後に“Ｈ”レベルに立上がる。
の転送制御部２１は、送信信号Ｃ２０の立下りに応じ
て、転送制御部１１に与える送信許可信号ＡＫ２０を
“Ｌ”レベルに立下げる。したがって、転送制御部１１
の送信許可信号入力端子↓ＡＫｉは“Ｌ”レベルに立下
る。一方、ＮＡＮＤゲート１１５の出力の“Ｌ”レベル
への立下りに応じて、ＮＡＮＤゲート１１２の出力は
“Ｈ”レベルとなり、インバータ１１４の出力が“Ｌ”
レベルとなる。このため、ＮＡＮＤゲート１１５の出力
が再び“Ｈ”レベルに立上がる。これにより、送信信号
Ｃ２０が再び“Ｈ”レベルに立上がる。このように、送
信信号Ｃ２０は“Ｌ”レベルに立下がった後、一定時間
経過後に“Ｈ”レベルに立上がる。
【００１６】一方、前段部から与えられる送信信号Ｃ１
０は、一定時間の経過後に“Ｈ”レベルに立上がる。こ
のため、ＮＡＮＤゲート１１１の出力が“Ｌ”レベルに
立下り、インバータ１１３の出力が“Ｈ”レベルに立上
がる。それにより、送信許可信号ＡＫ１０が再び“Ｈ”
レベルに立上がる。このように、次段の転送制御部から
与えられる送信許可信号ＡＫ２０が許可状態（“Ｈ”レ
ベル）である場合には、前段部から与えられる送信信号
Ｃ１０の立下りに応答して、前段部に与える送信許可信
号ＡＫ１０が禁止状態（“Ｌ”レベル）になり、さらに
一定時間経過後に次段の転送制御部に与える送信信号Ｃ
２０が“Ｌ”レベルに立下る。送信信号Ｃ２０の立下り
に応答して、図１に示したデータ保持回路１２の入力端
子に与えられるデータがラッチされて出力端子から出力
される。すなわち、データ伝送路１０からデータ伝送路
２０にデータが伝送される。
０は、一定時間の経過後に“Ｈ”レベルに立上がる。こ
のため、ＮＡＮＤゲート１１１の出力が“Ｌ”レベルに
立下り、インバータ１１３の出力が“Ｈ”レベルに立上
がる。それにより、送信許可信号ＡＫ１０が再び“Ｈ”
レベルに立上がる。このように、次段の転送制御部から
与えられる送信許可信号ＡＫ２０が許可状態（“Ｈ”レ
ベル）である場合には、前段部から与えられる送信信号
Ｃ１０の立下りに応答して、前段部に与える送信許可信
号ＡＫ１０が禁止状態（“Ｌ”レベル）になり、さらに
一定時間経過後に次段の転送制御部に与える送信信号Ｃ
２０が“Ｌ”レベルに立下る。送信信号Ｃ２０の立下り
に応答して、図１に示したデータ保持回路１２の入力端
子に与えられるデータがラッチされて出力端子から出力
される。すなわち、データ伝送路１０からデータ伝送路
２０にデータが伝送される。
【００１７】次に、図５を参照して、次段のデータ伝送
路が詰り状態である場合について説明する。この場合、
次段の転送制御部から与えられる送信許可信号ＡＫ２０
は“Ｌ”レベルになっている。前段部から与えられる送
信信号Ｃ１０が“Ｌ”レベルに立下ると、ＮＡＮＤゲー
ト１１１の出力が“Ｈ”レベルとなり、インバータ１１
３の出力が“Ｌ”レベルに立下る。これにより、送信許
可信号出力端子Ａｋｏから出力される送信許可信号ＡＫ
１０が“Ｌ”レベルに立下る。次段の転送制御部から与
えられる送信許可信号ＡＫ２０が“Ｌ”レベル（禁止状
態）のときには、ＮＡＮＤゲート１１５の出力は“Ｈ”
レベルになっている。したがって、送信許可信号ＡＫ２
０が“Ｌ”レベルである限り、次段の転送制御部２１に
与えられる送信信号Ｃ２０は“Ｈ”レベルを保持する。
このため、データ伝送路１０からデータ伝送路２０へは
データが伝送されない。
路が詰り状態である場合について説明する。この場合、
次段の転送制御部から与えられる送信許可信号ＡＫ２０
は“Ｌ”レベルになっている。前段部から与えられる送
信信号Ｃ１０が“Ｌ”レベルに立下ると、ＮＡＮＤゲー
ト１１１の出力が“Ｈ”レベルとなり、インバータ１１
３の出力が“Ｌ”レベルに立下る。これにより、送信許
可信号出力端子Ａｋｏから出力される送信許可信号ＡＫ
１０が“Ｌ”レベルに立下る。次段の転送制御部から与
えられる送信許可信号ＡＫ２０が“Ｌ”レベル（禁止状
態）のときには、ＮＡＮＤゲート１１５の出力は“Ｈ”
レベルになっている。したがって、送信許可信号ＡＫ２
０が“Ｌ”レベルである限り、次段の転送制御部２１に
与えられる送信信号Ｃ２０は“Ｈ”レベルを保持する。
このため、データ伝送路１０からデータ伝送路２０へは
データが伝送されない。
【００１８】次段の転送制御部から与えられる送信許可
信号ＡＫ２０が“Ｈ”レベルに立上がると、ＮＡＮＤゲ
ート１１５の出力が“Ｌ”レベルに立下る。それによっ
て、次段の転送制御部に与えられる送信信号Ｃ２０が
“Ｌ”レベルに立下る。送信信号Ｃ２０の立下りに応じ
て、データ保持回路１２に与えられるデータがラッチさ
れて出力される。一方、次段の転送制御部は転送制御部
１１から与えられる送信信号Ｃ２０の立下りに応答し
て、一定時間後に転送制御部１１に与える送信許可信号
ＡＫ２０を“Ｌ”レベルに立下げる。なお、次段の転送
制御部から与えられる送信許可信号ＡＫ２０の立上りに
応答して、一定時間経過後に前段部に与える送信許可信
号ＡＫ１０が“Ｈ”レベルに立上がる。
信号ＡＫ２０が“Ｈ”レベルに立上がると、ＮＡＮＤゲ
ート１１５の出力が“Ｌ”レベルに立下る。それによっ
て、次段の転送制御部に与えられる送信信号Ｃ２０が
“Ｌ”レベルに立下る。送信信号Ｃ２０の立下りに応じ
て、データ保持回路１２に与えられるデータがラッチさ
れて出力される。一方、次段の転送制御部は転送制御部
１１から与えられる送信信号Ｃ２０の立下りに応答し
て、一定時間後に転送制御部１１に与える送信許可信号
ＡＫ２０を“Ｌ”レベルに立下げる。なお、次段の転送
制御部から与えられる送信許可信号ＡＫ２０の立上りに
応答して、一定時間経過後に前段部に与える送信許可信
号ＡＫ１０が“Ｈ”レベルに立上がる。
【００１９】上述のごとく、次段の転送制御部から与え
られる送信許可信号ＡＫ２０が禁止状態（“Ｌ”レベ
ル）であるときには、次段の転送制御部に与える送信信
号Ｃ２０は“Ｌ”レベルに立下がらない。すなわち、次
段のデータ伝送路２０が詰り状態であるときには、デー
タ伝送路１０からデータ伝送路２０へデータは伝送され
ない。
られる送信許可信号ＡＫ２０が禁止状態（“Ｌ”レベ
ル）であるときには、次段の転送制御部に与える送信信
号Ｃ２０は“Ｌ”レベルに立下がらない。すなわち、次
段のデータ伝送路２０が詰り状態であるときには、デー
タ伝送路１０からデータ伝送路２０へデータは伝送され
ない。
【００２０】図６は送信禁止信号発生回路のブロック図
であり、図７はこの発明の一実施例のデータフロー型情
報処理装置の一例を示すブロック図である。
であり、図７はこの発明の一実施例のデータフロー型情
報処理装置の一例を示すブロック図である。
【００２１】まず、図７を参照して、外部データメモリ
２０１からのデータは合流部２０２に与えられ、合流部
２０２は外部データメモリ２０１からのデータと外部情
報処理装置からのデータとを合流させる。合流部２０２
とプログラム記憶部２０３と対データ検出部２０４と演
算処理部２０５と分岐部２０６と内部データバッファ２
０７はリング状に接続されていて、プログラム記憶部２
０３は予め複数のプログラムを記憶しており、合流部２
０２からデータが与えられると、対応するプログラムを
読出して対データ検出部２０４に出力する。対データ検
出部２０４は対となるデータを検出し、検出した対のデ
ータを演算処理部２０５に与えて演算処理させる。演算
処理部２０５の演算結果のデータは分岐部２０６に与え
られ、外部データメモリ２０１または内部データバッフ
ァ２０７に分岐される。内部データバッファ２０７は図
６に示した送信禁止信号発生回路３００を含む。
２０１からのデータは合流部２０２に与えられ、合流部
２０２は外部データメモリ２０１からのデータと外部情
報処理装置からのデータとを合流させる。合流部２０２
とプログラム記憶部２０３と対データ検出部２０４と演
算処理部２０５と分岐部２０６と内部データバッファ２
０７はリング状に接続されていて、プログラム記憶部２
０３は予め複数のプログラムを記憶しており、合流部２
０２からデータが与えられると、対応するプログラムを
読出して対データ検出部２０４に出力する。対データ検
出部２０４は対となるデータを検出し、検出した対のデ
ータを演算処理部２０５に与えて演算処理させる。演算
処理部２０５の演算結果のデータは分岐部２０６に与え
られ、外部データメモリ２０１または内部データバッフ
ァ２０７に分岐される。内部データバッファ２０７は図
６に示した送信禁止信号発生回路３００を含む。
【００２２】図６を参照して、送信禁止信号発生回路に
ついて説明する。メモリ３０１はＦＩＦＯメモリを含
み、図７に示した分岐部２０６からデータ保持回路３０
３を介して与えられたデータのパケットが増加し、デー
タ伝送路が詰ると順次データを書込み、データ伝送路が
空くと書込んだデータを読出し、データ保持回路３０８
を介して合流部２０２に出力する。データ数検出部３０
４はメモリ３０１に書込んだデータ数とメモリ３０１か
ら読出したデータ数を検出する。すなわち、データ数検
出部３０４はアップダウンカウンタを含み、メモリ３０
１にデータが書込まれると＋１し、メモリ３０１からデ
ータが読出されると−１される。したがって、データ数
検出部３０４はその計数値が＋の設定値以上になると、
データがオーバーフローしたことを示す信号を禁止信号
発生部３０５に与える。禁止信号発生部３０５はデータ
数検出部３０４からその信号が与えられると、送信禁止
信号を発生する。送信信号発生部３０９は送信信号を発
生するものであって、転送制御部３０６，３０７を介し
て合流部２０２に出力する。
ついて説明する。メモリ３０１はＦＩＦＯメモリを含
み、図７に示した分岐部２０６からデータ保持回路３０
３を介して与えられたデータのパケットが増加し、デー
タ伝送路が詰ると順次データを書込み、データ伝送路が
空くと書込んだデータを読出し、データ保持回路３０８
を介して合流部２０２に出力する。データ数検出部３０
４はメモリ３０１に書込んだデータ数とメモリ３０１か
ら読出したデータ数を検出する。すなわち、データ数検
出部３０４はアップダウンカウンタを含み、メモリ３０
１にデータが書込まれると＋１し、メモリ３０１からデ
ータが読出されると−１される。したがって、データ数
検出部３０４はその計数値が＋の設定値以上になると、
データがオーバーフローしたことを示す信号を禁止信号
発生部３０５に与える。禁止信号発生部３０５はデータ
数検出部３０４からその信号が与えられると、送信禁止
信号を発生する。送信信号発生部３０９は送信信号を発
生するものであって、転送制御部３０６，３０７を介し
て合流部２０２に出力する。
【００２３】図６に示した送信禁止信号発生回路３００
は、データ数検出部３０４がメモリ３０１にデータが書
込まれるごとに＋１し、メモリ３０１からデータが読出
されるごとに−１し、その計数値が＋の設定値以上であ
ればデータ伝送路が詰っているものと判断し、禁止信号
発生回路３０５から送信禁止信号↓ＲＥＱを発生する。
そして、データ数検出部３０４の計数値が＋の設定値未
満であればデータ伝送路が空いているものと判断し、送
信禁止信号↓ＲＥＱを解除して、図１に示した転送調停
部１によってデータの転送を調停させる。
は、データ数検出部３０４がメモリ３０１にデータが書
込まれるごとに＋１し、メモリ３０１からデータが読出
されるごとに−１し、その計数値が＋の設定値以上であ
ればデータ伝送路が詰っているものと判断し、禁止信号
発生回路３０５から送信禁止信号↓ＲＥＱを発生する。
そして、データ数検出部３０４の計数値が＋の設定値未
満であればデータ伝送路が空いているものと判断し、送
信禁止信号↓ＲＥＱを解除して、図１に示した転送調停
部１によってデータの転送を調停させる。
【００２４】
【発明の効果】以上のように、この発明によれば、プロ
グラム記憶部と対データ検出部と演算処理部と内部デー
タバッファとがループ状に接続された構成を有し、且
つ、前記内部データバッファとプログラム記憶部との間
に、外部よりのデータ入力と前記内部データバッファよ
りのデータ入力とを合流させて前記プログラム記憶部に
出力する合流部を有するデータフロー型情報処理装置に
於いて、前記内部データバッファは、内部のデータ数を
検知し、そのデータ数が予め定める数以上になったこと
に応じて、送信禁止信号を前記合流部に伝送する送信禁
止信号伝送手段を含み、前記合流部は、前記内部データ
バッファから与えられる送信禁止信号に応じて、外部よ
りのデータ入力を禁止する禁止手段を含んで成る構成と
したので、処理速度が低下したり、オーバフローするお
それをなくすことができる。
グラム記憶部と対データ検出部と演算処理部と内部デー
タバッファとがループ状に接続された構成を有し、且
つ、前記内部データバッファとプログラム記憶部との間
に、外部よりのデータ入力と前記内部データバッファよ
りのデータ入力とを合流させて前記プログラム記憶部に
出力する合流部を有するデータフロー型情報処理装置に
於いて、前記内部データバッファは、内部のデータ数を
検知し、そのデータ数が予め定める数以上になったこと
に応じて、送信禁止信号を前記合流部に伝送する送信禁
止信号伝送手段を含み、前記合流部は、前記内部データ
バッファから与えられる送信禁止信号に応じて、外部よ
りのデータ入力を禁止する禁止手段を含んで成る構成と
したので、処理速度が低下したり、オーバフローするお
それをなくすことができる。
【図１】この発明の一実施例のブロック図である。
【図２】図１に示した転送調停部の要部を示すブロック
図である。
図である。
【図３】図１に示した転送制御部のブロック図である。
【図４】データ伝送路が空き状態の場合の転送制御部の
動作を説明するためのタイミング図である。
動作を説明するためのタイミング図である。
【図５】データ伝送路が詰った状態である場合の転送制
御部の動作を説明するためのタイミング図である。
御部の動作を説明するためのタイミング図である。
【図６】送信禁止信号発生回路のブロック図である。
【図７】この発明を適用したデータ処理装置の全体の構
成を示すブロック図である。
成を示すブロック図である。
１ 転送調停部 １０，２０，４０，５０，６０ データ伝送路 １１，２１，４１，５１，６１，３０２，３０６，３０
７ 転送制御部 １２，２２，４２，５２，６２，３０３，３０８ デー
タ保持回路 ３０ 合流制御部 ２０１ 外部データメモリ ２０２ 合流部 ２０３ プログラム記憶部 ２０４ 対データ検出部 ２０５ 演算処理部 ２０６ 分岐部 ２０７ 内部データバッファ ３０１ メモリ ３０４ データ数検出部 ３０５ 禁止信号発生部 ３０９ 送信信号発生部
７ 転送制御部 １２，２２，４２，５２，６２，３０３，３０８ デー
タ保持回路 ３０ 合流制御部 ２０１ 外部データメモリ ２０２ 合流部 ２０３ プログラム記憶部 ２０４ 対データ検出部 ２０５ 演算処理部 ２０６ 分岐部 ２０７ 内部データバッファ ３０１ メモリ ３０４ データ数検出部 ３０５ 禁止信号発生部 ３０９ 送信信号発生部
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭62−9450（ＪＰ，Ａ) 特開 昭62−225050（ＪＰ，Ａ) 特開 平３−233745（ＪＰ，Ａ)
Claims (1)
- 【請求項１】 プログラム記憶部と対データ検出部と演
算処理部と内部データバッファとがループ状に接続され
た構成を有し、且つ、前記内部データバッファとプログ
ラム記憶部との間に、外部よりのデータ入力と前記内部
データバッファよりのデータ入力とを合流させて前記プ
ログラム記憶部に出力する合流部を有するデータフロー
型情報処理装置に於いて、 前記内部データバッファは、アップダウンカウンタによ
り内部のデータ数を検知し、そのデータ数が予め定める
数以上になったことに応じて、送信禁止信号を前記合流
部に伝送する送信禁止信号伝送手段を含み、 前記合流部は、前記内部データバッファから与えられる
送信禁止信号に応じて、外部よりのデータ入力を禁止す
る禁止手段を含むことを特徴とするデータフロー型情報
処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331955A JP2883483B2 (ja) | 1991-12-16 | 1991-12-16 | データフロー型情報処理装置 |
| US07/990,247 US5546600A (en) | 1991-12-16 | 1992-12-14 | Data driven computer producing inhibit signal for inhibiting merging external provided data pieces with internal data pieces when number of processing data exceeds reference value |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3331955A JP2883483B2 (ja) | 1991-12-16 | 1991-12-16 | データフロー型情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05165746A JPH05165746A (ja) | 1993-07-02 |
| JP2883483B2 true JP2883483B2 (ja) | 1999-04-19 |
Family
ID=18249512
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3331955A Expired - Lifetime JP2883483B2 (ja) | 1991-12-16 | 1991-12-16 | データフロー型情報処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5546600A (ja) |
| JP (1) | JP2883483B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5586281A (en) * | 1992-10-27 | 1996-12-17 | Sharp Kabushiki Kaisha | Data driven type information processing apparatus |
| US5931921A (en) * | 1996-06-28 | 1999-08-03 | Lsi Logic Corporation | System for CD-ROM audio playback utilizing blocking of data writing, resuming writing responsive to detecting data in response to difference between desired address and present address |
| US20050188539A1 (en) * | 2004-02-26 | 2005-09-01 | Prudden John Jr. | Shaving blade unit |
Family Cites Families (18)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4663706A (en) * | 1982-10-28 | 1987-05-05 | Tandem Computers Incorporated | Multiprocessor multisystem communications network |
| JPH0782414B2 (ja) * | 1983-05-24 | 1995-09-06 | 日本電気株式会社 | 情報処理装置 |
| JPS6277645A (ja) * | 1985-09-30 | 1987-04-09 | Usac Electronics Ind Co Ltd | ローカルジョブ起動制御方法 |
| EP0219049B1 (en) * | 1985-10-07 | 1992-09-02 | Nec Corporation | High-speed packet-switched communications system with end-to-end flow control and retransmission |
| JPS63186297A (ja) * | 1987-01-28 | 1988-08-01 | 三菱電機株式会社 | 音声出力装置 |
| US4985890A (en) * | 1987-10-20 | 1991-01-15 | Sharp Kabushiki Kaisha | Data transmission unit |
| AU614044B2 (en) * | 1988-03-25 | 1991-08-15 | Nec Corporation | Information processing system capable of quickly detecting an extended buffer memory regardless of a state of a main memory device |
| US4998198A (en) * | 1988-04-07 | 1991-03-05 | Tandem Computers Incorporated | Dynamic burst control for data transfers |
| JP2504149B2 (ja) * | 1988-12-02 | 1996-06-05 | 三菱電機株式会社 | 命令キュ―管理装置 |
| US5369775A (en) * | 1988-12-20 | 1994-11-29 | Mitsubishi Denki Kabushiki Kaisha | Data-flow processing system having an input packet limiting section for preventing packet input based upon a threshold value indicative of an optimum pipeline processing capacity |
| JP2527821B2 (ja) * | 1989-09-14 | 1996-08-28 | 株式会社日立製作所 | デ―タ処理方法及び入出力装置 |
| US5179661A (en) * | 1989-10-30 | 1993-01-12 | Hayes Microcomputer Products, Inc. | Method and apparatus for serial data flow control |
| US5278956A (en) * | 1990-01-22 | 1994-01-11 | Vlsi Technology, Inc. | Variable sized FIFO memory and programmable trigger level therefor for use in a UART or the like |
| JPH03233745A (ja) * | 1990-02-09 | 1991-10-17 | Fujitsu Ltd | 送信データ制御方式 |
| US5249271A (en) * | 1990-06-04 | 1993-09-28 | Emulex Corporation | Buffer memory data flow controller |
| JP2597040B2 (ja) * | 1990-09-12 | 1997-04-02 | シャープ株式会社 | Ｆｉｆｏメモリ装置 |
| JPH04165866A (ja) * | 1990-10-30 | 1992-06-11 | Nec Corp | バッファメモリ回路 |
| US5187707A (en) * | 1990-12-03 | 1993-02-16 | Northern Telecom Limited | Packet data flow control for an isdn D-channel |
-
1991
- 1991-12-16 JP JP3331955A patent/JP2883483B2/ja not_active Expired - Lifetime
-
1992
- 1992-12-14 US US07/990,247 patent/US5546600A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| US5546600A (en) | 1996-08-13 |
| JPH05165746A (ja) | 1993-07-02 |
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