JPH04165866A - バッファメモリ回路 - Google Patents
バッファメモリ回路Info
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- JPH04165866A JPH04165866A JP2292899A JP29289990A JPH04165866A JP H04165866 A JPH04165866 A JP H04165866A JP 2292899 A JP2292899 A JP 2292899A JP 29289990 A JP29289990 A JP 29289990A JP H04165866 A JPH04165866 A JP H04165866A
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- JP
- Japan
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- data
- input data
- buffer memory
- circuit
- speed
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Links
- 230000002401 inhibitory effect Effects 0.000 claims abstract 2
- 238000001514 detection method Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 4
- 230000001360 synchronised effect Effects 0.000 claims 1
- 238000013500 data storage Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 6
- 230000004069 differentiation Effects 0.000 description 2
- 238000009825 accumulation Methods 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000009499 grossing Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
- G06F5/10—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor having a sequence of storage locations each being individually accessible for both enqueue and dequeue operations, e.g. using random access memory
- G06F5/12—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations
- G06F5/14—Means for monitoring the fill level; Means for resolving contention, i.e. conflicts between simultaneous enqueue and dequeue operations for overflow or underflow handling, e.g. full or empty flags
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F2205/00—Indexing scheme relating to group G06F5/00; Methods or arrangements for data conversion without changing the order or content of the data handled
- G06F2205/10—Indexing scheme relating to groups G06F5/10 - G06F5/14
- G06F2205/104—Delay lines
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はバーストデータの平滑化や異速度データ間の速
度整合に用いられるバッファメモリ回路に関する。
度整合に用いられるバッファメモリ回路に関する。
従来、この種のバッファメモリ回路は、たとえば画像符
号化／復号化装置において、符号化データを伝送路クロ
ックに整合する、あるいは受信データを装置内のクロッ
クに整合する等に用いられている。このようなバッファ
メモリ回路においては、蓄積データのオーバーフロー、
アンターフロー発生時にバッファメモ１（のリセットを
行い、その時点での蓄積テークを無効とするのが通常で
ある。バッファメモリ回路の動作開始時およびリセット
直後の初期状態においては、オーバーフローおよびアン
ダーフローの防止のため、バッフ７メモリに所定量のテ
ークを蓄積した後に読み出しを開始する。このバッファ
メモリ回路を、データ速度が複数種切り換え使用される
ンステムに適用した場合、データ速度により初期状態で
データ蓄積に要ｌする時間が異なるため、バッファメモ
リ回路のリセット時又は動作開始時から蓄積データの読
み出しが開始される時間までの期間、すなわち遅延時間
に差異が発生する。
号化／復号化装置において、符号化データを伝送路クロ
ックに整合する、あるいは受信データを装置内のクロッ
クに整合する等に用いられている。このようなバッファ
メモリ回路においては、蓄積データのオーバーフロー、
アンターフロー発生時にバッファメモ１（のリセットを
行い、その時点での蓄積テークを無効とするのが通常で
ある。バッファメモリ回路の動作開始時およびリセット
直後の初期状態においては、オーバーフローおよびアン
ダーフローの防止のため、バッフ７メモリに所定量のテ
ークを蓄積した後に読み出しを開始する。このバッファ
メモリ回路を、データ速度が複数種切り換え使用される
ンステムに適用した場合、データ速度により初期状態で
データ蓄積に要ｌする時間が異なるため、バッファメモ
リ回路のリセット時又は動作開始時から蓄積データの読
み出しが開始される時間までの期間、すなわち遅延時間
に差異が発生する。
上述した従来のバッファメモリ回路は、初期状態で一定
量のデータを蓄積した後に読み出しを開始しているため
、データ速度により遅延時間が異なる。特にデータ速度
が設定により大きく変化する場合、最高速時と最低速時
における遅延時間の差が大きくなり、たとえばテレビ会
議装置においては、相手側での画像変化が受信側で確認
されるまでのレスポンスタイムに影響を及ぼすという問
題がある。
量のデータを蓄積した後に読み出しを開始しているため
、データ速度により遅延時間が異なる。特にデータ速度
が設定により大きく変化する場合、最高速時と最低速時
における遅延時間の差が大きくなり、たとえばテレビ会
議装置においては、相手側での画像変化が受信側で確認
されるまでのレスポンスタイムに影響を及ぼすという問
題がある。
５課題を解決するための手段〕
本発明の目的は、上述した課題を解決した遅延時間がデ
ータ速度に依らず一定なバッファメモリ回路を提供する
ことにある。このため本発明では、バッファメモリの初
期状態を検出する手段と、外部から供給されるデータ速
度情報に基づき、初期状態のデータ蓄積量を決定する手
段と、初期状態でのデータ蓄積期間、読み出しを禁止す
る手段を設けることにより、上記目的を達成している。
ータ速度に依らず一定なバッファメモリ回路を提供する
ことにある。このため本発明では、バッファメモリの初
期状態を検出する手段と、外部から供給されるデータ速
度情報に基づき、初期状態のデータ蓄積量を決定する手
段と、初期状態でのデータ蓄積期間、読み出しを禁止す
る手段を設けることにより、上記目的を達成している。
次に、本発明について図面を参照して説明する。
第１図は、本発明によるバッファメモリ回路の一実施例
を示す図である。第１図において、バッファメモリ回路
は、バッファメモリとしてのＦＩＦＯメモリ３と、ＦＩ
ＦＯメモリ３のアンダーフロー及びオーバーフローフラ
グｅおよびｆを検出し、検出パルスｇと発生する微分回
路６と、外部からのデータ速度情報ｌ、書き込みクロッ
クｂおよび微分回路６からの検出パルスｇを受けて読み
出し禁止信号ｊを発生する計数回路７と、外部がら供給
される読み出しクロックｈと計数回路７からの読み出し
禁止信号ｊを入力とし、その出力を読み出しクロックｄ
としてＦＩＦＯメモリ３に与えるアンドゲート９とから
構成されている。本回路の動作について説明すると、デ
ータ入力端子ｌを介して供給される入力データａは、同
期して書き込みクロック入力端子２から与えられる書き
込みクロックｂにより、ＦＩＦＯメモリ３に書き込まれ
る。一方、ＦＩＦＯメモリ３からのデータ読み出しは、
読み出しクロック入力端子５から供給される読み出しク
ロックｈと、計数回路７の発生する読み出し禁止信号ｊ
との論理積をアンドゲート９で求め、その結果である有
効読み出しクロックパルスｄにより行なわれ、読み出し
データＣはデータ出力端子４を介して出力される。Ｆ工
ＦＯメモリ３が初期状態にない時は、良み出し禁止ｊは
ハイレベルであり、読み出しクロック５がそのまま有効
読み出しクロックｄとして用いられる。
を示す図である。第１図において、バッファメモリ回路
は、バッファメモリとしてのＦＩＦＯメモリ３と、ＦＩ
ＦＯメモリ３のアンダーフロー及びオーバーフローフラ
グｅおよびｆを検出し、検出パルスｇと発生する微分回
路６と、外部からのデータ速度情報ｌ、書き込みクロッ
クｂおよび微分回路６からの検出パルスｇを受けて読み
出し禁止信号ｊを発生する計数回路７と、外部がら供給
される読み出しクロックｈと計数回路７からの読み出し
禁止信号ｊを入力とし、その出力を読み出しクロックｄ
としてＦＩＦＯメモリ３に与えるアンドゲート９とから
構成されている。本回路の動作について説明すると、デ
ータ入力端子ｌを介して供給される入力データａは、同
期して書き込みクロック入力端子２から与えられる書き
込みクロックｂにより、ＦＩＦＯメモリ３に書き込まれ
る。一方、ＦＩＦＯメモリ３からのデータ読み出しは、
読み出しクロック入力端子５から供給される読み出しク
ロックｈと、計数回路７の発生する読み出し禁止信号ｊ
との論理積をアンドゲート９で求め、その結果である有
効読み出しクロックパルスｄにより行なわれ、読み出し
データＣはデータ出力端子４を介して出力される。Ｆ工
ＦＯメモリ３が初期状態にない時は、良み出し禁止ｊは
ハイレベルであり、読み出しクロック５がそのまま有効
読み出しクロックｄとして用いられる。
ＦＩＦＯメモリ３がアンダーフローまたはオーバーフロ
ー状態になると、たとえばＦＩＦＯメモリ３のアンター
フローおよびオーバーフローフラグとして予め定められ
たピンのレベルが変化する。
ー状態になると、たとえばＦＩＦＯメモリ３のアンター
フローおよびオーバーフローフラグとして予め定められ
たピンのレベルが変化する。
微分回路６は、ＦＩＦＯメモリ３のアンダーフローフラ
グｅおよびオーバーフローフラグｆのレベルを監視し、
いずれかのレベルが変化した場合、オーバーフロー又は
アンダーフローの発生を示す検出パルスｇを発生する。
グｅおよびオーバーフローフラグｆのレベルを監視し、
いずれかのレベルが変化した場合、オーバーフロー又は
アンダーフローの発生を示す検出パルスｇを発生する。
検出パルスｇはＦＩＦＯメモリ３のリセット端子に印加
されるとともに、計数回路７に与えられる。計数回路７
は、速度情報入力端子８を介して与えられる入力データ
Ｃの速度を示すデータ速度情報１と書き込みクロックｂ
により検出パルスｇの受信時がら所定時間ローレベルの
読み出し禁止信号ｊを出力する。この結果、ＦＩＦＯメ
モリ３からのデータ読み出しは所定時間待なわれなくな
る。ここで、本発明によるバッファメモリ回路において
は、ＦＩＦＯメモリ３からのデータ読み出し禁止時間、
すなわちＦＩＦＯメモリ３の初期状態で行なわれるデー
タ蓄積に要する時間が入力データの速度に依らず一定に
なるよう、入力データ速度に応じて初期状態におけるデ
ータの蓄積量（初期蓄積量）を変化させている。具体的
には低速の入力データになるほど初期蓄積量を少なくす
ｈばよい。第２図は、第１図における計数回路７の一実
施例を示すブロック図である。第２図に示すように計数
回路７はデータ速度情報ｉに対応した蓄積データＪｉｋ
を発生する計数値発生回路７２と、微分回路６からの検
出パルスｇ、受信時から書き込みクロックｂを計数し、
計数値が蓄積データ量ｋに等しくなるまでローレベルの
読み出し禁止信号ｊを発生する計数器７１から構成され
ている。読み田し禁止信号ｊはアンドゲート９の他に計
数器７１のリセット端子にフィードバックされ、計数値
が蓄積データ量ｋに達して読み出し禁止信号ｊがハイレ
ベルになるとともに計数を中止する。第２図において、
計数値発生回路としてはデータ速度情報１をアドレスと
するＲＯＭ、計数器７１としては蓄積データｔｋを初期
値とするダウンカウンタ又はアップカウンタと比較器の
組み合せ等の構成で実現可能である。
されるとともに、計数回路７に与えられる。計数回路７
は、速度情報入力端子８を介して与えられる入力データ
Ｃの速度を示すデータ速度情報１と書き込みクロックｂ
により検出パルスｇの受信時がら所定時間ローレベルの
読み出し禁止信号ｊを出力する。この結果、ＦＩＦＯメ
モリ３からのデータ読み出しは所定時間待なわれなくな
る。ここで、本発明によるバッファメモリ回路において
は、ＦＩＦＯメモリ３からのデータ読み出し禁止時間、
すなわちＦＩＦＯメモリ３の初期状態で行なわれるデー
タ蓄積に要する時間が入力データの速度に依らず一定に
なるよう、入力データ速度に応じて初期状態におけるデ
ータの蓄積量（初期蓄積量）を変化させている。具体的
には低速の入力データになるほど初期蓄積量を少なくす
ｈばよい。第２図は、第１図における計数回路７の一実
施例を示すブロック図である。第２図に示すように計数
回路７はデータ速度情報ｉに対応した蓄積データＪｉｋ
を発生する計数値発生回路７２と、微分回路６からの検
出パルスｇ、受信時から書き込みクロックｂを計数し、
計数値が蓄積データ量ｋに等しくなるまでローレベルの
読み出し禁止信号ｊを発生する計数器７１から構成され
ている。読み田し禁止信号ｊはアンドゲート９の他に計
数器７１のリセット端子にフィードバックされ、計数値
が蓄積データ量ｋに達して読み出し禁止信号ｊがハイレ
ベルになるとともに計数を中止する。第２図において、
計数値発生回路としてはデータ速度情報１をアドレスと
するＲＯＭ、計数器７１としては蓄積データｔｋを初期
値とするダウンカウンタ又はアップカウンタと比較器の
組み合せ等の構成で実現可能である。
第３図は、本実施例における各部の波形を示す波形図で
ある。第３図に示すように、微分回路６の検出パルスｇ
発生から所定時間ｔだげ読み出し禁止信号ｊがローレベ
ルとなり有効読み出しクロックｄが出力されない。読み
出し禁止時間ｔは、入力データＣの速度に依らず一定で
ある。
ある。第３図に示すように、微分回路６の検出パルスｇ
発生から所定時間ｔだげ読み出し禁止信号ｊがローレベ
ルとなり有効読み出しクロックｄが出力されない。読み
出し禁止時間ｔは、入力データＣの速度に依らず一定で
ある。
口発明の効果〕
以上説明したように本発明のバッファメモリ回路は、入
力データの初期蓄積量を入力データの速度により変化さ
せることにより、バッファメモリによる遅延時間を入力
データの速度に依らず一定とできる効果がある。
力データの初期蓄積量を入力データの速度により変化さ
せることにより、バッファメモリによる遅延時間を入力
データの速度に依らず一定とできる効果がある。
第１図は本発明によるバッファメモリ回路の一実施例を
示すブロック図、第２図は第１図における計数回路を示
すブロック図、第３図は本発明の詳細な説明する波形図
をそれぞれ示す。 第１図および第２図において、 １・・・・・・データ入力端子、２・・・・書き込みク
ロック入力端子、３・・・・・・ＦＩＦＯメモリ、４・
・・・・データ出力端子、５・・・・・・読み出しクロ
ック入力端子、６・・・・・・微分回路、７・・・・計
数回路、訃・・・・・速度情報入力端子、９・・・・・
アンドゲート、７１・・計数器、７２・・・・・・計数
値発生回路。 代理人 弁理士 内 原 晋 第１図 第２図 喝 ム３６にｂｈ■喘合 ｕｇｔａｊｓ１７１ｍ 第３図
示すブロック図、第２図は第１図における計数回路を示
すブロック図、第３図は本発明の詳細な説明する波形図
をそれぞれ示す。 第１図および第２図において、 １・・・・・・データ入力端子、２・・・・書き込みク
ロック入力端子、３・・・・・・ＦＩＦＯメモリ、４・
・・・・データ出力端子、５・・・・・・読み出しクロ
ック入力端子、６・・・・・・微分回路、７・・・・計
数回路、訃・・・・・速度情報入力端子、９・・・・・
アンドゲート、７１・・計数器、７２・・・・・・計数
値発生回路。 代理人 弁理士 内 原 晋 第１図 第２図 喝 ム３６にｂｈ■喘合 ｕｇｔａｊｓ１７１ｍ 第３図
Claims (1)
- 取りうる複数種の伝送速度のうち、予め定めた伝送速度
を有する入力データを、この入力データに同期した書き
込みクロックによりメモリ手段に蓄積し、蓄積した前記
入力データを供給される読み出しクロックにより読み出
して出力するバッファメモリ回路において、前記メモリ
手段のオーバーフロー及びアンダーフローを検出し、前
記メモリ手段を初期化するリセットパルスを出力する検
出回路手段と、前記書き込みクロックと前記リセットパ
ルスを受け、前記リセットパルスの受信時から前記予め
定めた伝送速度により定まる一定時間、前記メモリ手段
からの前記蓄積した入力データの読み出しを禁止する読
み出し制御手段とを有することを特徴とするバッファメ
モリ回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292899A JPH04165866A (ja) | 1990-10-30 | 1990-10-30 | バッファメモリ回路 |
| US07/784,317 US5226012A (en) | 1990-10-30 | 1991-10-29 | Buffer memory circuit having constant propagation delay |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2292899A JPH04165866A (ja) | 1990-10-30 | 1990-10-30 | バッファメモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04165866A true JPH04165866A (ja) | 1992-06-11 |
Family
ID=17787837
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2292899A Pending JPH04165866A (ja) | 1990-10-30 | 1990-10-30 | バッファメモリ回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5226012A (ja) |
| JP (1) | JPH04165866A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008040873A (ja) * | 2006-08-08 | 2008-02-21 | Ricoh Co Ltd | データ速度変換集積回路および画像形成装置 |
Families Citing this family (16)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2883483B2 (ja) * | 1991-12-16 | 1999-04-19 | シャープ株式会社 | データフロー型情報処理装置 |
| US6119201A (en) | 1997-02-19 | 2000-09-12 | International Business Machines Corporation | Disk under-run protection using formatted padding sectors |
| CA2282882C (en) | 1998-09-22 | 2005-11-01 | Kabushiki Kaisha Toshiba | Serial transmission path switching system |
| JP3814470B2 (ja) * | 2000-08-09 | 2006-08-30 | 富士通株式会社 | データ転送方法及びデータ転送装置 |
| US7215339B1 (en) | 2000-09-28 | 2007-05-08 | Rockwell Automation Technologies, Inc. | Method and apparatus for video underflow detection in a raster engine |
| US6831647B1 (en) * | 2000-09-28 | 2004-12-14 | Rockwell Automation Technologies, Inc. | Raster engine with bounded video signature analyzer |
| US6829244B1 (en) * | 2000-12-11 | 2004-12-07 | Cisco Technology, Inc. | Mechanism for modem pass-through with non-synchronized gateway clocks |
| JP2002271389A (ja) * | 2001-03-07 | 2002-09-20 | Hitachi Telecom Technol Ltd | パケット処理装置およびパケット処理方法 |
| US7230467B1 (en) | 2005-03-24 | 2007-06-12 | Cirrus Logic, Inc. | Constant edge generation circuits and methods and systems using the same |
| US20090263104A1 (en) * | 2005-10-07 | 2009-10-22 | Koichi Tsutsumi | Stream playback control device |
| JP4280272B2 (ja) * | 2006-05-31 | 2009-06-17 | 株式会社東芝 | 情報処理装置 |
| US7965121B2 (en) * | 2008-01-03 | 2011-06-21 | Mediatek Inc. | Multifunctional output drivers and multifunctional transmitters using the same |
| US8179984B2 (en) * | 2008-11-12 | 2012-05-15 | Mediatek Inc. | Multifunctional transmitters |
| JP2010262700A (ja) * | 2009-05-07 | 2010-11-18 | Elpida Memory Inc | 半導体装置 |
| US8943352B1 (en) * | 2012-05-07 | 2015-01-27 | Dust Networks, Inc. | Low power timing, configuring, and scheduling |
| US9891653B2 (en) * | 2015-06-15 | 2018-02-13 | Altera Corporation | Techniques for clock rate changes during data rate changes in an integrated circuit (IC) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2736092B2 (ja) * | 1989-01-10 | 1998-04-02 | 株式会社東芝 | バッファ装置 |
-
1990
- 1990-10-30 JP JP2292899A patent/JPH04165866A/ja active Pending
-
1991
- 1991-10-29 US US07/784,317 patent/US5226012A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008040873A (ja) * | 2006-08-08 | 2008-02-21 | Ricoh Co Ltd | データ速度変換集積回路および画像形成装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5226012A (en) | 1993-07-06 |
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