JP2010262700A - 半導体装置 - Google Patents

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Abstract

【課題】遠近端差に起因するデータ転送時間の差を解消する。
【解決手段】バス線ＢＬ０，ＢＬ１と、バス線ＢＬ０，ＢＬ１間に接続されたバッファ５０と、バス線ＢＬ０に接続されたバッファ４０，４１と、バス線ＢＬ１に接続されたバッファ４２，４３と、バッファ４０，４１及びバッファ５０を介してバス線ＢＬ１に接続されるバンクＢａｎｋ０〜３と、バッファ４２，４３を介してバス線ＢＬ１に接続されるバンクＢａｎｋ４〜７と、バス線ＢＬ１に接続されたデータ入出力部３０とを備える。バッファ４２，４３の転送遅延時間は、バッファ４０，４１，５０のいずれの転送遅延時間よりも長い。これにより、配線密度の大幅な増大や消費電力の増大などを生じることなく、遠近端差に起因するデータ転送時間の差を解消することが可能となる。
【選択図】図１

Description

本発明は半導体装置に関し、特に、データ入出力部と複数の内部回路との配線距離が不均一となるレイアウトを有する半導体装置に関する。
ＤＲＡＭ（Dynamic Random Access Memory）などの半導体記憶装置には、外部端子としてデータ入出力端子、アドレス端子、コマンド端子などが備えられる。このうち、データ入出力端子においては、複数のバンクとの間で高速なデータ転送が行われるため、データ入出力端子に接続されるデータ入出力部と、各バンクとの配線距離は均一であることが望ましい。
しかしながら、図７（ａ）に示すように、レイアウトによっては各バンク１〜４とデータ入出力部５との距離が不均一となることがあり、この場合には、遠近端差によりバンク間でデータ転送時間に差が生じてしまう（特許文献１参照）。バンク間においてデータ転送時間に差が生じるとデータが有効となる期間が減少するため、遠近端差に起因するデータ転送時間の差を解消する必要がある。
図７（ｂ）及び（ｃ）は、データ転送時間の差が解消された従来の半導体記憶装置の構成を示す模式図である。
図７（ｂ）に示す半導体記憶装置は、バス線を迂回させることにより各バンク１〜４とデータ入出力部５との配線長を均一化するものである。具体的には、バンク１，２から読み出されたデータは、バッファ１１を介してバス線２１に供給され、さらに、バッファ１３を介してバス線２３に供給される。一方、バンク３，４から読み出されたデータは、バッファ１２を介してバス線２２に供給され、さらに、バッファ１３を介してバス線２３に供給される。図７（ｂ）に示すように、バス線２３はデータ入出力部５に接続された配線であり、各バンク１〜４に対して共通に設けられている。これにより、各バンク１〜４とデータ入出力部５との配線距離が均一化されることから、遠近端差に起因するデータ転送時間の差が解消される。
しかしながら、図７（ｂ）に示す半導体記憶装置は、単にバス線を迂回させているだけであるため、配線密度が増加するという問題がある。具体的には、データ入出力部５の近傍領域においてバス線２２とバス線２３が併存するため、この領域における配線密度が２倍となってしまう。例えば、入出力ビット数が１６ビット、バースト長が４ビットである場合、バス線２１〜２３を用いたデータ転送は６４（＝１６×４）ビット単位で行われるため、それぞれのバス線２１〜２３は６４本の配線によって構成されることになる。この場合、データ入出力部５の近傍領域においては１２８本の配線を形成する必要があり、この領域において配線密度が非常に大きくなるという問題があった。
図７（ｃ）に示す半導体記憶装置は、バス線を短絡させることによって各バンク１〜４における配線負荷を均一化し、これにより、遠近端差に起因するデータ転送時間の差が解消するものである。具体的には、バッファ１１とバッファ１２を同じバス線２４によって短絡し、これにより、各バンク１〜４における配線負荷を均一化している。
しかしながら、図７（ｃ）に示す半導体記憶装置は、バス線２４の配線負荷が非常に大きくなることから、データ転送時間が増加するという問題がある。この問題を解決するためには、バス線２４の配線幅を太くすることによって低抵抗化を図る必要があるが、この場合には、バス線２４の占有面積が増加するだけでなく、バス線２４の寄生容量が増加することから、消費電力が増大するという問題が生じてしまう。
特開平８−１３９２８７号公報
このように、従来の半導体記憶装置では、データ転送時間の差を解消することはできても、配線密度の大幅な増大や消費電力の増大などが生じるという問題があった。尚、上記の問題は、半導体記憶装置に限らず、データ入出力部と複数の内部回路との配線距離が不均一にレイアウトされた全ての半導体装置において同様に生じうる問題である。
本発明による半導体装置は、第１及び第２のバス線と、前記第１のバス線と前記第２のバス線との間に接続された第１のバッファと、前記第１のバス線の前記第１のバッファとは反対側に接続された第２のバッファと、前記第２のバス線の前記第１のバッファとは反対側に接続された第３のバッファと、前記第２のバッファを介して前記第１のバス線に接続される第１の内部回路と、前記第３のバッファ及び前記第１のバッファを介して前記第１のバス線に接続される第２の内部回路と、前記第１のバス線に接続されたデータ入出力部と、を備え、前記第２のバッファの転送遅延時間は、前記第１及び第３のバッファのいずれの転送遅延時間よりも長いことを特徴とする。
本発明によれば、データ入出力部から遠い内部回路に割り当てられたバッファの転送遅延時間よりも、データ入出力部から近い内部回路に割り当てられたバッファの転送遅延時間の方が長いことから、配線密度の大幅な増大や消費電力の増大などを生じることなく、遠近端差に起因するデータ転送時間の差を解消することが可能となる。
本発明の好ましい実施形態による半導体装置の構成を示す模式的な平面図である。 バッファ４０の回路図である。 バッファ４２の回路図である。 データ入出力部３０の回路図である。 本発明の好ましい実施形態による半導体装置の効果を説明するための波形図であり、（ａ）はＢａｎｋ０〜３からリードデータを読み出した場合、（ｂ）はＢａｎｋ４〜７からリードデータを読み出した場合を示している。 変形例によるバッファ４２の回路図である。 （ａ）は各バンクとデータ入出力部との距離が不均一となるレイアウトを有する半導体装置を示す略平面図であり、（ｂ）はバス線を迂回させることにより各バンクとデータ入出力部との配線長を均一化した例を示し、（ｃ）はバス線を短絡させることによって各バンクにおける配線負荷を均一化した例を示している。
以下、添付図面を参照しながら、本発明の好ましい実施の形態について詳細に説明する。
図１は、本発明の好ましい実施形態による半導体装置の構成を示す模式的な平面図である。
本実施形態による半導体装置はＤＲＡＭであり、図１に示すように、８つのバンクＢａｎｋ０〜Ｂａｎｋ７を有している。これらＢａｎｋ０〜Ｂａｎｋ７は、Ｘ方向に４バンク、Ｙ方向に２バンク配列されている。より具体的には、Ｂａｎｋ０，１，４，５はＸ方向に一列に配列されており、Ｂａｎｋ２，３，６，７もＸ方向に一列に配列されている。また、Ｂａｎｋ０とＢｎａｋ１、Ｂａｎｋ２とＢａｎｋ３、Ｂａｎｋ４とＢｎａｋ５、Ｂａｎｋ６とＢａｎｋ７は、同じメインアンプ領域ＭＡＡを共有している。これらメインアンプ領域ＭＡＡは、対応する２つのバンクに挟まれた領域に配置され、Ｙ方向を長手方向とする形状を有している。
各メインアンプ領域ＭＡＡには、Ｙ方向に延在するサブバス線ＳＢＬ０〜ＳＢＬ３が配線されている。各サブバス線ＳＢＬ０〜ＳＢＬ３の配線長は互いに等しい。サブバス線ＳＢＬ０〜ＳＢＬ３は、メインアンプＭＡを介していずれかのメインＩ／Ｏ線ＭＩＯに接続される。さらに、メインＩ／Ｏ線ＭＩＯは、いずれかのローカルＩ／Ｏ線ＬＩＯに接続される。ローカルＩ／Ｏ線ＬＩＯは、センスアンプを介していずれかのビット線に接続される。センスアンプ及びビット線については図示を省略してある。
図１に示すように、本実施形態による半導体装置は、データ入出力部３０がチップの中央ではなく、チップの中央に対してＸ方向（図１の右方向）にオフセットした位置にレイアウトされている。より具体的には、図１の左方向にレイアウトされたＢａｎｋ０〜３からは相対的に遠く、図１の右方向にレイアウトされたＢａｎｋ４〜７からは相対的に近い位置にレイアウトされている。データ入出力部３０は、データ入出力端子に接続される回路であり、ＤＤＲ型のシンクロナスＤＲＡＭの場合、ＦＩＦＯ回路と呼ばれることがある。
ここで、各サブバス線ＳＢＬ０〜ＳＢＬ３とデータ入出力部３０との接続関係について説明する。まず、サブバス線ＳＢＬ０〜ＳＢＬ３の一端は、それぞれバッファ４０〜４３に接続されている。このうち、バッファ４０はサブバス線ＳＢＬ０とバス線ＢＬ０を接続する回路であり、バッファ４１はサブバス線ＳＢＬ１とバス線ＢＬ０を接続する回路であり、バッファ４２はサブバス線ＳＢＬ２とバス線ＢＬ１を接続する回路であり、バッファ４３はサブバス線ＳＢＬ３とバス線ＢＬ１を接続する回路である。
バス線ＢＬ０，ＢＬ１は、いずれもＸ方向に配線されており、両者はバッファ５０を介して接続されている。換言すれば、バス線ＢＬ０はＢａｎｋ０〜３側に配置されており、その一端はバッファ４０，４１に接続され、他端はバッファ５０に接続されている。また、バス線ＢＬ１はＢａｎｋ４〜７側に配置されており、その一端はバッファ４２，４３に接続され、他端はバッファ５０に接続されている。バス線ＢＬ０とバス線ＢＬ１の配線長は互いに等しい。このため、バッファ５０は、Ｂａｎｋ０〜３が形成された領域と、Ｂａｎｋ４〜７が形成された領域の間に配置されることになる。
図１に示すように、データ入出力部３０は、バス線ＢＬ１に接続されている。このため、データ入出力部３０からＢａｎｋ０〜３までの配線長は相対的に長く、データ入出力部３０からＢａｎｋ４〜７までの配線長は相対的に短くなる。具体的な配線長の差は、バス線ＢＬ０の配線長によって定義される。
これらバス線及びサブバス線の本数ｎ１は、入出力ビット数ｎ２とバースト長ｎ３との積（＝ｎ２×ｎ３）によって決まる。例えば、入出力ビット数ｎ２が１６ビット、バースト長ｎ３が４ビットである場合、バス線及びサブバス線を用いたデータ転送は６４（＝１６×４）ビット単位で行われるため、それぞれのバス線及びサブバス線は６４本の配線によって構成されることになる。
さらに、本実施形態による半導体装置は、制御回路６０を有している。制御回路６０は、外部から供給されるバンクアドレスＢＡ０〜ＢＡ２、コマンドＣＭＤ、クロック信号ＣＬＫを受けて、デコーダ回路７１〜７３を制御する回路である。
デコーダ回路７１は、コントロール信号Ｗ／Ｒ及びバンクアドレスの最上位ビットＢＡ２を受け、これらに基づいてバッファ５０を制御する回路である。また、デコーダ回路７２は、コントロール信号Ｗ／Ｒ及びバンクアドレスＢＡ０〜ＢＡ２を受け、これらに基づいてバッファ４０，４１を制御する回路である。デコーダ回路７３は、コントロール信号Ｗ／Ｒ及びバンクアドレスＢＡ０〜ＢＡ２を受け、これらに基づいてバッファ４２，４３を制御する回路である。
具体的に説明すると、デコーダ回路７１は、バンクアドレスの最上位ビットＢＡ２が左側のバンクＢａｎｋ０〜３を示している場合、コントロール信号Ｗ／Ｒに基づいてバッファ５０のリード動作又はライト動作を許可する。これに対し、バンクアドレスの最上位ビットＢＡ２が右側のバンクＢａｎｋ４〜７を示している場合、デコーダ回路７１は、コントロール信号Ｗ／Ｒに関わらずバッファ５０をハイインピーダンス状態とする。
また、デコーダ回路７２は、バンクアドレスがバンクＢａｎｋ０，１を示している場合にはバッファ４０を活性化し、コントロール信号Ｗ／Ｒに基づいてバッファ４０のリード動作又はライト動作を許可する。一方、バンクアドレスがバンクＢａｎｋ２，３を示している場合にはバッファ４１を活性化し、コントロール信号Ｗ／Ｒに基づいてバッファ４１のリード動作又はライト動作を許可する。
同様に、デコーダ回路７３は、バンクアドレスがバンクＢａｎｋ４，５を示している場合にはバッファ４２を活性化し、コントロール信号Ｗ／Ｒに基づいてバッファ４２のリード動作又はライト動作を許可する。一方、バンクアドレスがバンクＢａｎｋ６，７を示している場合にはバッファ４３を活性化し、コントロール信号Ｗ／Ｒに基づいてバッファ４３のリード動作又はライト動作を許可する。
図２は、バッファ４０の回路図である。
図２に示すように、バッファ４０は双方向性のバッファであり、リード用のトライステートバッファ８０と、ライト用のトライステートバッファ９０によって構成されている。リード用のトライステートバッファ８０は、サブバス線ＳＢＬ０を介して供給されるリードデータとデコーダ回路Ｄ２より供給されるリードコントロール信号Ｒｃｏｎｔを受ける論理回路８１と、論理回路８１の出力に基づいてバス線ＢＬ０を駆動する出力トランジスタ８２とを有している。かかる構成により、リードコントロール信号Ｒｃｏｎｔがハイレベルである場合には、サブバス線ＳＢＬ０を介して供給されるリードデータをバッファリングして、これをバス線ＢＬ０転送する。これに対し、リードコントロール信号Ｒｃｏｎｔがローレベルである場合にはハイインピーダンス状態となる。
同様に、ライト用のトライステートバッファ９０は、バス線ＢＬ０を介して供給されるライトデータとデコーダ回路Ｄ２より供給されるライトコントロール信号Ｗｃｏｎｔを受ける論理回路９１と、論理回路９１の出力に基づいてサブバス線ＳＢＬ０を駆動する出力トランジスタ９２とを有している。かかる構成により、ライトコントロール信号Ｗｃｏｎｔがハイレベルである場合には、バス線ＢＬ０を介して供給されるライトデータをバッファリングして、これをサブバス線ＳＢＬ０転送する。これに対し、ライトコントロール信号Ｗｃｏｎｔがローレベルである場合にはハイインピーダンス状態となる。
バッファ４１についても、リード用のトライステートバッファ８０の入力側（ライト用のトライステートバッファ９０の出力側）がサブバス線ＳＢＬ１に接続されている他は、図２に示したバッファ４０と同じ回路構成を有している。
さらに、バッファ５０についても、リード用のトライステートバッファ８０の入力側（ライト用のトライステートバッファ９０の出力側）がバス線ＢＬ０に接続され、リード用のトライステートバッファ８０の出力側（ライト用のトライステートバッファ９０の入力側）がバス線ＢＬ１に接続されている他は、図２に示したバッファ４０と同じ回路構成を有している。バッファ５０に供給されるリードコントロール信号Ｒｃｏｎｔ及びライトコントロール信号Ｗｃｏｎｔは、デコーダ回路Ｄ１より供給される。
バッファ４０，４１，５０によるデータの転送には、所定の転送遅延時間Ｔ０を要する。しかしながら、バッファ４０，４１，５０には、データ転送時間を増大させるための遅延回路などが設けられていないことから、転送遅延時間Ｔ０は相対的に短い。ここで、バッファ４０，４１の転送遅延時間をＴ０ａとし、バッファ５０の転送遅延時間をＴ０ｂとした場合、Ｔ０ａとＴ０ｂとの関係については特に限定されない。
図３は、バッファ４２の回路図である。
図３に示すように、バッファ４２も双方向性のバッファであり、データ転送時間を増大させる遅延回路１００が追加されている他は、図２に示したバッファ４０と同じ回路構成を有している。具体的には、入力側がサブバス線ＳＢＬ２に接続され、出力側がバス線ＢＬ１に接続されたリード用のトライステートバッファ８０と、入力側がバス線ＢＬ１に接続され、出力側がサブバス線ＳＢＬ２に接続されたライト用のトライステートバッファ９０とを備え、さらに、トライステートバッファ８０，９０の前段に遅延回路１００がそれぞれ接続された構成を有している。バッファ４２に供給されるリードコントロール信号Ｒｃｏｎｔ及びライトコントロール信号Ｗｃｏｎｔは、デコーダ回路Ｄ３より供給される。
遅延回路１００は、従属接続された２段のインバータ１０１，１０２と、一端がインバータ１０１の出力端（インバータ１０２の入力端）に接続された容量素子１０３によって構成されている。かかる構成により、サブバス線ＳＢＬ２を介して供給されるリードデータが遅延回路１００によって遅延されてトライステートバッファ８０に供給されるとともに、バス線ＢＬ１を介して供給されるライトデータが遅延回路１００によって遅延されてトライステートバッファ９０に供給されることになる。遅延量については、容量素子１０３のキャパシタンスなどによって調整することができる。
バッファ４３についても、リード用のトライステートバッファ８０の入力側（ライト用のトライステートバッファ９０の出力側）がサブバス線ＳＢＬ３に接続されている他は、図３に示したバッファ４２と同じ回路構成を有している。
バッファ４２，４３によるデータの転送には、所定の転送遅延時間Ｔ１を要する。上述の通り、バッファ４２，４３には、データ転送時間を増大させるための遅延回路１００が設けられていることから、転送遅延時間Ｔ１は相対的に長く、Ｔ１＞Ｔ０である。より好ましくは、上述の通り、バッファ４０，４１の転送遅延時間をＴ０ａ、バッファ５０の転送遅延時間をＴ０ｂとした場合、Ｔ１＝Ｔ０ａ＋Ｔ０ｂとなるよう遅延回路１００の遅延量を設計することが好ましい。
図４は、データ入出力部３０の回路図である。
図４に示すように、データ入出力部３０には、データ入出力端子ＤＱの数ｎ２と同数のデータ入出力ユニット１１０からなる。データ入出力ユニット１１０は、データ入出力端子ＤＱに接続されたバッファ１１１と、バス線ＢＬ１に接続されたバッファ１１２と、バッファ１１１，１１２間に接続されたリード用のＦＩＦＯ回路１１３と、バッファ１１１，１１２間に接続されたライト用のＦＩＦＯ回路１１４とを備えている。かかる構成により、リード動作時においては、バス線ＢＬ１を介して同時に供給されるｎ３ビット（＝バースト長）のリードデータをリード用のＦＩＦＯ回路１１３にプリフェッチし、これらリードデータをデータ入出力端子ＤＱからシリアルに出力する。また、ライト動作時においては、データ入出力端子ＤＱを介してシリアルに供給されるｎ３ビット（＝バースト長）のライトデータをライト用のＦＩＦＯ回路１１４にプリフェッチし、これらライトデータをバス線ＢＬ１へ同時に出力する。
図５は、本実施形態による半導体装置の効果を説明するための波形図である。
図５（ａ）は、Ｂａｎｋ０〜３からリードデータを読み出した場合の波形図であり、サブバス線ＳＢＬ０，ＳＢＬ１、バス線ＢＬ０、バス線ＢＬ１の順にリードデータの波形が遅れていることが分かる。ここで、サブバス線ＳＢＬ０，ＳＢＬ１とバス線ＢＬ０の位相差は、バッファ４０，４１の転送遅延時間Ｔ０ａに起因するものであり、バス線ＢＬ０とバス線ＢＬ１の位相差は、バッファ５０の転送遅延時間Ｔ０ｂに起因するものである。
一方、図５（ｂ）は、Ｂａｎｋ４〜７からリードデータを読み出した場合の波形図である。サブバス線ＳＢＬ２，ＳＢＬ３を転送されるリードデータの位相は、サブバス線ＳＢＬ０，ＳＢＬ１を転送されるリードデータの位相と一致する。また、バス線ＢＬ１におけるリードデータの波形は、サブバス線ＳＢＬ２，ＳＢＬ３におけるリードデータの波形に対して遅れを有し、この位相差は、バッファ４２，４３の転送遅延時間Ｔ１によって与えられる。尚、図５（ｂ）に示すノードＡとは、図３に示した容量素子１０３の一端を指す。
そして、本実施形態では、Ｔ１＞Ｔ０、好ましくはＴ１＝Ｔ０ａ＋Ｔ０ｂに設定されていることから、図５（ａ）に示すバス線ＢＬ１上の波形と、図５（ｂ）に示すバス線ＢＬ１上の波形との差△Ｔが大幅に短縮され、理想的には差△Ｔがゼロとなる。これにより、いずれのバンクから読み出されたリードデータについても、ほぼ同じタイミングで出力されることからデータが有効となる期間ＴＡを十分に確保することが可能となる。この点は、ライト動作においても同様である。
しかも、本実施形態による半導体装置では、図７（ｂ）に示す例のようにバス線を迂回させたり、図７（ｃ）に示す例のようにバス線を共有させたりする必要がないことから、これらに起因する配線密度の大幅な増加や消費電力の増大をもたらすこともない。
以上、本発明の好ましい実施形態について説明したが、本発明は、上記の実施形態に限定されることなく、本発明の主旨を逸脱しない範囲で種々の変更が可能であり、それらも本発明の範囲内に包含されるものであることはいうまでもない。
例えば、本発明において、遅延回路１００の回路構成が図３に示した回路構成に限定されるものではなく、転送遅延時間を増加可能である限り、異なる回路構成を採用することも可能である。一例として、図６に示す回路構成とすることも可能である。図６に示す遅延回路１００は、容量素子１０３を削除する代わりに、インバータ１０１，１０２を構成するトランジスタのＷ／Ｌ比を十分に小さく設定し、これにより信号の伝搬時間を増大させるものである。具体的なＷ／Ｌ比については必要とされる遅延量に応じて設計すればよいが、有意の遅延量を確保するためには、少なくとも論理回路８１，９１を構成するトランジスタのＷ／Ｌ比よりも小さく設計する必要がある。例えば、インバータ１０１，１０２を構成するトランジスタのＷ／Ｌ比を、論理回路８１，９１を構成するトランジスタのＷ／Ｌ比の１／４程度とすればよい。
また、上記実施形態では、本発明をＤＲＡＭに適用した場合を例に説明したが、本発明の適用対象がこれに限定されるものではなく、ＤＲＡＭ以外の半導体メモリ、例えばＳＲＡＭやＰＲＡＭに適用することも可能であるし、半導体メモリ以外の半導体装置に適用することも可能である。
３０ データ入出力部
４０〜４３，５０ バッファ
６０ 制御回路
７１〜７３ デコーダ回路
８０，９０ トライステートバッファ
８１，９１ 論理回路
８２，９２ 出力トランジスタ
１００ 遅延回路
１０１，１０２ インバータ
１０３ 容量素子
１１０ データ入出力ユニット
Ｂａｎｋ０〜Ｂａｎｋ７ バンク
ＢＬ０，ＢＬ１ バス線
ＳＢＬ０〜ＳＢＬ３ サブバス線

Claims (14)

  1. 第１及び第２のバス線と、
    前記第１のバス線と前記第２のバス線との間に接続された第１のバッファと、
    前記第１のバス線の前記第１のバッファとは反対側に接続された第２のバッファと、
    前記第２のバス線の前記第１のバッファとは反対側に接続された第３のバッファと、
    前記第２のバッファを介して前記第１のバス線に接続される第１の内部回路と、
    前記第３のバッファ及び前記第１のバッファを介して前記第１のバス線に接続される第２の内部回路と、
    前記第１のバス線に接続されたデータ入出力部と、を備え、
    前記第２のバッファの転送遅延時間は、前記第１及び第３のバッファのいずれの転送遅延時間よりも長いことを特徴とする半導体装置。
  2. 前記第１のバッファは、前記第１の内部回路と前記第２の内部回路の間に配置されていることを特徴とする請求項１に記載の半導体装置。
  3. 前記第２のバッファと前記第１の内部回路とを接続する第１のサブバス線と、
    前記第３のバッファと前記第２の内部回路とを接続する第２のサブバス線と、をさらに備え、
    前記第１のサブバス線と前記第２のサブバス線の配線長が互いに等しいことを特徴とする請求項１又は２に記載の半導体装置。
  4. 前記第２のバッファの転送遅延時間は、前記第１及び第３のバッファの転送遅延時間の合計に等しいことを特徴とする請求項１乃至３のいずれか一項に記載の半導体装置。
  5. 前記第１のバス線と前記第２のバス線の配線長が互いに等しいことを特徴とする請求項１乃至４のいずれか一項に記載の半導体装置。
  6. 前記第２のバッファは、入力信号を遅延させる遅延回路を含むことを特徴とする請求項１乃至５のいずれか一項に記載の半導体装置。
  7. 前記遅延回路は、従属接続された複数のインバータを含むことを特徴とする請求項６に記載の半導体装置。
  8. 第１の方向に並べて配置された第１及び第２の内部回路と、
    前記第１の内部回路に接続され、前記第１の方向と交差する第２の方向に配線された第１のサブバス線と、
    前記第２の内部回路に接続され、前記第２の方向に配線された第２のサブバス線と、
    前記第１の方向に配線され、前記第２の内部回路よりも前記第１の内部回路に近い位置に配線された第１のバス線と、
    前記第１の方向に配線され、前記第１の内部回路よりも前記第２の内部回路に近い位置に配線された第２のバス線と、
    前記第１のバス線と前記第２のバス線とを接続する第１のバッファと、
    前記第１のバス線と前記第１のサブバス線とを接続する第２のバッファと、
    前記第２のバス線と前記第２のサブバス線とを接続する第３のバッファと、
    前記第１のバス線に接続されたデータ入出力部と、を備え、
    前記第２のバッファは、前記第１のサブバス線を介して入力される入力信号を遅延させる第１の遅延回路と、前記第１のバス線を介して入力される入力信号を遅延させる第２の遅延回路とを含むことを特徴とする半導体装置。
  9. 前記第２のバッファは、
    前記第１のサブバス線を介して入力される入力信号を第１のコントロール信号に応答して前記第１のバス線に出力する第１のトライステートバッファと、
    前記第１のバス線を介して入力される入力信号を第２のコントロール信号に応答して前記第１のサブバス線に出力する第２のトライステートバッファと、をさらに含み、
    前記第１の遅延回路は前記第１のトライステートバッファの前段に接続され、前記第２の遅延回路は前記第２のトライステートバッファの前段に接続されていることを特徴とする請求項８に記載の半導体装置。
  10. 前記第１及び第２の遅延回路はいずれも、従属接続された複数のインバータを含むことを特徴とする請求項９に記載の半導体装置。
  11. 前記第１及び第２の遅延回路はいずれも、前記複数のインバータ間に接続された容量素子をさらに含むことを特徴とする請求項１０に記載の半導体装置。
  12. 前記第１のトライステートバッファは、前記第１のバス線を駆動する第１の出力トランジスタ及び前記第１の出力トランジスタを制御する第１の論理回路を含み、
    前記第２のトライステートバッファは、前記第１のサブバス線を駆動する第２の出力トランジスタ及び前記第２の出力トランジスタを制御する第２の論理回路を含み、
    前記複数のインバータを構成するトランジスタのＷ／Ｌ比は、前記第１及び第２の論理回路を構成するトランジスタのＷ／Ｌ比よりも小さいことを特徴とする請求項１０に記載の半導体装置。
  13. 前記第１のサブバス線と前記第２のサブバス線の配線長が互いに等しいことを特徴とする請求項８乃至１２のいずれか一項に記載の半導体装置。
  14. 前記第１のバス線と前記第２のバス線の配線長が互いに等しいことを特徴とする請求項８乃至１３のいずれか一項に記載の半導体装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9690650B2 (en) * 2013-03-11 2017-06-27 Macronix International Co., Ltd. Storage scheme for built-in ECC operations
TWI671637B (zh) * 2018-04-25 2019-09-11 點序科技股份有限公司 記憶體管理裝置及其操作方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH04165866A (ja) * 1990-10-30 1992-06-11 Nec Corp バッファメモリ回路
JP3160480B2 (ja) 1994-11-10 2001-04-25 株式会社東芝 半導体記憶装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012113792A (ja) * 2010-11-26 2012-06-14 Elpida Memory Inc 半導体装置

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