JPS63147253A - 装置間データ転送方式 - Google Patents
装置間データ転送方式Info
- Publication number
- JPS63147253A JPS63147253A JP29565786A JP29565786A JPS63147253A JP S63147253 A JPS63147253 A JP S63147253A JP 29565786 A JP29565786 A JP 29565786A JP 29565786 A JP29565786 A JP 29565786A JP S63147253 A JPS63147253 A JP S63147253A
- Authority
- JP
- Japan
- Prior art keywords
- data
- clock signal
- transfer
- signal
- register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000012546 transfer Methods 0.000 title claims abstract description 52
- 230000005540 biological transmission Effects 0.000 claims abstract description 10
- 238000012545 processing Methods 0.000 claims description 8
- 238000000034 method Methods 0.000 claims description 7
- 238000010586 diagram Methods 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000013461 design Methods 0.000 description 2
- 230000002123 temporal effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
Landscapes
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
本発明は、データ処理システムを構成する装置間のデー
タ転送に関するものであって、送信側装置の転送データ
と、自装置のクロック信号で生成した同期信号を送信側
装置のクロック信号で受信側装置の転送入力レジスタと
同期信号ラッチにセットし、受信側装置クロック信号と
同期信号ランチの出力によって、転送入力レジスタと受
信側装置のデータレジスタ間の転送を制御し、送受両装
置間のクロック信号スキューによる伝送サイクルと、装
置間接続線長の制約を回避して、装置間の安定な高速デ
ータ転送を可能にする。
タ転送に関するものであって、送信側装置の転送データ
と、自装置のクロック信号で生成した同期信号を送信側
装置のクロック信号で受信側装置の転送入力レジスタと
同期信号ラッチにセットし、受信側装置クロック信号と
同期信号ランチの出力によって、転送入力レジスタと受
信側装置のデータレジスタ間の転送を制御し、送受両装
置間のクロック信号スキューによる伝送サイクルと、装
置間接続線長の制約を回避して、装置間の安定な高速デ
ータ転送を可能にする。
本発明は、データ処理システムを構成する装置間にデー
タ転送を行う装置間データ転送方式に関するものである
。
タ転送を行う装置間データ転送方式に関するものである
。
データ処理システム間のデータ転送は、通常、1つの基
準信号発生器が生成する基準信号を各装置に分配してク
ロック信号とし、そのクロック信号に同期してデータ信
号の送受を行っている。
準信号発生器が生成する基準信号を各装置に分配してク
ロック信号とし、そのクロック信号に同期してデータ信
号の送受を行っている。
しかし、データ処理システムのデータ処理性能の向上に
つれて、大量のデータを高速に転送を行うため、クロッ
ク信号周期が極めて短くなってきた。
つれて、大量のデータを高速に転送を行うため、クロッ
ク信号周期が極めて短くなってきた。
そのため、装置間のデータ転送を行うに際して、装置間
クロック信号スキューのために、データの伝送が円滑に
できない場合が生じるようになってきた。
クロック信号スキューのために、データの伝送が円滑に
できない場合が生じるようになってきた。
従って、クロック信号スキューの影響を回避して、装置
間に高速データを安定に転送する方式が要望されている
。
間に高速データを安定に転送する方式が要望されている
。
第4図は、従来の装置間データ転送を説明する図である
。
。
データを転送すべき送信側装置1の転送出力レジスタ1
1と、受信側装置2の転送入力レジスタ21は接続線3
で接続され、基準信号発生器4は装置1、装置2にそれ
ぞれ接続線5,6を介して基準信号を供給し、その基準
信号をクロック信号(CLA、CLB)として送信側装
置1の転送出力レジスタ11と、受信側装置2の転送入
力レジスタ21が同期して装置1のデータを装置2に伝
送していた。
1と、受信側装置2の転送入力レジスタ21は接続線3
で接続され、基準信号発生器4は装置1、装置2にそれ
ぞれ接続線5,6を介して基準信号を供給し、その基準
信号をクロック信号(CLA、CLB)として送信側装
置1の転送出力レジスタ11と、受信側装置2の転送入
力レジスタ21が同期して装置1のデータを装置2に伝
送していた。
この従来の方式では、例えば、クロック信号周期が10
nSにもなると、たとえ同一発振器で発生したクロック
信号でも、転送すべき装置間の接続線長によるデータの
伝送ディレィのばらつき、あるいはクロック信号スキニ
ーによって、送受信装置間でデータ信号の同期を図るク
ロック信号として使用することができなくなる。
nSにもなると、たとえ同一発振器で発生したクロック
信号でも、転送すべき装置間の接続線長によるデータの
伝送ディレィのばらつき、あるいはクロック信号スキニ
ーによって、送受信装置間でデータ信号の同期を図るク
ロック信号として使用することができなくなる。
基準クロック信号に対して、送信側装置のクロック信号
スキニーSlとし、クロック信号幅P。
スキニーSlとし、クロック信号幅P。
、受信側装置のクロック信号スキューStとし、クロッ
ク信号幅P2とする。
ク信号幅P2とする。
送信側装置クロック信号と受信側装置クロック信号が同
位相でクロック信号のサイクル時間をTとすると、デー
タが転送出力レジスタから転送入力レジスタにセットさ
れる条件は装置間接続線の伝送遅延時間をXとして、 X S+ St>Pg (1)X +
Ss + Sz <T (2)である。
位相でクロック信号のサイクル時間をTとすると、デー
タが転送出力レジスタから転送入力レジスタにセットさ
れる条件は装置間接続線の伝送遅延時間をXとして、 X S+ St>Pg (1)X +
Ss + Sz <T (2)である。
サイクル時間が遅いシステムでは、通常、T > >
S I、 S z であるからクロック信号スキューは問題になることはな
い。
S I、 S z であるからクロック信号スキューは問題になることはな
い。
しかしながら、極めて高速にデータ転送を行うシステム
においては、クロック信号スキューSI+Stが問題に
なり、伝送遅延時間Xの値によって上記式(1)、 (
2)は成立しなくなる。
においては、クロック信号スキューSI+Stが問題に
なり、伝送遅延時間Xの値によって上記式(1)、 (
2)は成立しなくなる。
伝送遅延時間Xは接続線長にほぼ比例するため、サイク
ル時間が極めて早いシステムではクロック信号スキュー
によって、装置間の接続線長が制限されることになる。
ル時間が極めて早いシステムではクロック信号スキュー
によって、装置間の接続線長が制限されることになる。
本発明はこのような点に鑑みて創作されたものであって
、サイクル時間が極めて早いシステムにおけるクロック
信号スキューによる接続線長の制限をなくし、高速デー
タ伝送を安定に行う方式を提供することを目的としてい
る。
、サイクル時間が極めて早いシステムにおけるクロック
信号スキューによる接続線長の制限をなくし、高速デー
タ伝送を安定に行う方式を提供することを目的としてい
る。
上記目的を達成するために、転送データが入力する転送
入力レジスタと、送信側装置が自装置のクロック信号で
生成した同期信号が入力するラッチと、データを再格納
するデータレジスタと、ラッチの出力とデータレジスタ
のセットクロック信号の位相を比較してチェック信号を
出力する同期チェック回路と、チェック信号によって転
送入力レジスタの出力とデータレジスタのセットクロッ
ク信号の位相を制御する位相制御手段とを受信側装置に
備える。
入力レジスタと、送信側装置が自装置のクロック信号で
生成した同期信号が入力するラッチと、データを再格納
するデータレジスタと、ラッチの出力とデータレジスタ
のセットクロック信号の位相を比較してチェック信号を
出力する同期チェック回路と、チェック信号によって転
送入力レジスタの出力とデータレジスタのセットクロッ
ク信号の位相を制御する位相制御手段とを受信側装置に
備える。
そして、送信側装置からクロック信号を受信側装置に送
出して、転送入力レジスタとラッチをセットし、位相制
御手段を介してデータレジスタに転送データをセットす
る。
出して、転送入力レジスタとラッチをセットし、位相制
御手段を介してデータレジスタに転送データをセットす
る。
送信側装置はデータ信号とともにクロック信号サイクル
の同期信号とクロック信号を受信側装置に送出し、この
データ信号と同期信号とを送信側装置のクロック信号で
転送入力レジスタおよびラッチをセットすることによっ
て、時間的相対関係が定まった上記3つの信号が装置間
接続線長に無関係に送信側装置に伝送される。
の同期信号とクロック信号を受信側装置に送出し、この
データ信号と同期信号とを送信側装置のクロック信号で
転送入力レジスタおよびラッチをセットすることによっ
て、時間的相対関係が定まった上記3つの信号が装置間
接続線長に無関係に送信側装置に伝送される。
同期信号と送信側装置のクロック信号の時間的相対関係
を比較して、送信側装置に伝送されたデータ信号をデー
タレジスタに送信側装置クロック信号によってセットを
禁止する時間帯設定して送信側装置のクロック信号をチ
ェックしてチェック信号を生成する。
を比較して、送信側装置に伝送されたデータ信号をデー
タレジスタに送信側装置クロック信号によってセットを
禁止する時間帯設定して送信側装置のクロック信号をチ
ェックしてチェック信号を生成する。
このチェック信号によってデータ信号の位相、あるいは
データレジスタをセットするセットクロック信号の位相
を制御する。
データレジスタをセットするセットクロック信号の位相
を制御する。
このようにして、データ信号と受信側装置のクロック信
号の時間的相対関係を制御することによって信号間に可
及的好条件を設定して送信側装置のデータを受信側装置
に伝送する。
号の時間的相対関係を制御することによって信号間に可
及的好条件を設定して送信側装置のデータを受信側装置
に伝送する。
(実施例〕
第1図は、本発明の装置間データ転送方式の一実施例の
構成ブロック図、 第2図は、本発明の関係信号のタイムチャートである。
構成ブロック図、 第2図は、本発明の関係信号のタイムチャートである。
送信側装置1のクロック信号CLAと、受信側装置2の
クロック信号CLBは、1つの基準信号発振器の出力が
、分配された信号である。
クロック信号CLBは、1つの基準信号発振器の出力が
、分配された信号である。
転送出力レジスタ11に転送すべきデータがセットされ
、ラッチ12にはクロック信号サイクルで信号がrHJ
、rLJに変化する同期信号SSがセットされる。
、ラッチ12にはクロック信号サイクルで信号がrHJ
、rLJに変化する同期信号SSがセットされる。
そして、転送出力レジスタ11のデータは、接続線32
で受信側装置1の転送入力レジスタ21に接続され、ラ
ッチ12は接続線33で受信側装置2のラッチ22に接
続される。
で受信側装置1の転送入力レジスタ21に接続され、ラ
ッチ12は接続線33で受信側装置2のラッチ22に接
続される。
一方、クロック信号CLAは接続線31によって受信側
装置2に接続線31で送出され、受信側装置2の転送入
力レジスタ21とラッチ22のセットクロック信号とな
る。
装置2に接続線31で送出され、受信側装置2の転送入
力レジスタ21とラッチ22のセットクロック信号とな
る。
この転送入力レジスタ21をセットする送信側装置1か
ら送出されたクロック信号CLAとデータ信号、同期信
号SSの時間関係は接続線31゜32.33の各線長の
調整によって最適になるよう調整される。
ら送出されたクロック信号CLAとデータ信号、同期信
号SSの時間関係は接続線31゜32.33の各線長の
調整によって最適になるよう調整される。
ラッチ22のラッチ信号は、同期チェック回路24に入
力し、遅延回路241.242を介してそれぞれラッチ
243.244をセットする。
力し、遅延回路241.242を介してそれぞれラッチ
243.244をセットする。
ラッチ243.244は受信側装置2のクロック信号C
LBで読み出され、EOR(排他的論理和回路)245
で信号が比較されて、チェック信号UMが送出される。
LBで読み出され、EOR(排他的論理和回路)245
で信号が比較されて、チェック信号UMが送出される。
即ち、クロック信号CLBが遅延回路241゜242で
形成される時間帯(レジスタのセット禁止時間帯)SU
にあれば、チェック信号UMが送出されることになる。
形成される時間帯(レジスタのセット禁止時間帯)SU
にあれば、チェック信号UMが送出されることになる。
転送入力レジスタ21のデータは送信側装置から伝送さ
れたクロック信号CLAで読み出され、データ信号位相
制御回路25に出力される。
れたクロック信号CLAで読み出され、データ信号位相
制御回路25に出力される。
データ信号位相制御回路25に入力したデータは、選択
回路253で選択された遅延回路251.252のいず
れか遅延時間を得てデータレジスタ23に出力される。
回路253で選択された遅延回路251.252のいず
れか遅延時間を得てデータレジスタ23に出力される。
選択回路253は、チェック信号UMによって遅延回路
が選択され、クロック信号CLBがデータレジスタ23
を読み出すのに適した相対的タイミングを選択し、デー
タ信号が読み出されることになる。
が選択され、クロック信号CLBがデータレジスタ23
を読み出すのに適した相対的タイミングを選択し、デー
タ信号が読み出されることになる。
第2図は信号の関係を説明する図で、レジスタのセット
禁止時間帯の時間幅SU、遅延回路241.242の遅
延時間をそれぞれa、bとし、遅延回路251,252
の遅延時間をそれぞれao。
禁止時間帯の時間幅SU、遅延回路241.242の遅
延時間をそれぞれa、bとし、遅延回路251,252
の遅延時間をそれぞれao。
b′ とすると、a’ >a、b’ ≦bで、a−
b≧SU a’−b’>a−b の関係があれば、クロック信号CLBとデータレジスタ
23の位相関係は図のようになる。
b≧SU a’−b’>a−b の関係があれば、クロック信号CLBとデータレジスタ
23の位相関係は図のようになる。
また、例えば、チェック信号がO→l、または1−0と
なったサイクルのデータの正当性は保障できない。この
ためデータの再転送要求等の処理が行われる。
なったサイクルのデータの正当性は保障できない。この
ためデータの再転送要求等の処理が行われる。
例えば、データレジスタ23のデータは読み出され、図
示しない後段に接続されたチェック回路において、デー
タの有効(Valid)ビットがオンのときにパリティ
チェックが行われ、有効ビットがオンでパリティチェッ
ク条件が成立したデータが受信個装W、2の処理データ
となる。
示しない後段に接続されたチェック回路において、デー
タの有効(Valid)ビットがオンのときにパリティ
チェックが行われ、有効ビットがオンでパリティチェッ
ク条件が成立したデータが受信個装W、2の処理データ
となる。
なお、上記データ信号とクロック信号CLBとの相対的
時間関係は、データ信号の位相を制御して行われたが、
第3図には、データレジスタを読み出すクロック信号を
制御するようにした構成ブロック図を示す。
時間関係は、データ信号の位相を制御して行われたが、
第3図には、データレジスタを読み出すクロック信号を
制御するようにした構成ブロック図を示す。
第3図において、データレジスタのクロック信号が第1
図のデータ信号位相制御回路25と同じ機能を有するク
ロック信号位相制御回路26を介して供給される。
図のデータ信号位相制御回路25と同じ機能を有するク
ロック信号位相制御回路26を介して供給される。
クロック信号CLBはチェック信号UMによって遅延時
間が選択される。
間が選択される。
信号の相対的時間関係を得るためには、第1図と第3図
の構成ブロックは、同じ目的をもつものである。
の構成ブロックは、同じ目的をもつものである。
ただし、第3図の構成ブロックの場合、データレジスタ
23から出力するデータは、受信側装置2のクロック信
号CLBと位相差を生じているが、クロック信号位相制
御回路26の設計および後段の設計によって、装置内の
後段の回路とのクロック信号の位相差が、支障にならな
いようにすることが可能である。
23から出力するデータは、受信側装置2のクロック信
号CLBと位相差を生じているが、クロック信号位相制
御回路26の設計および後段の設計によって、装置内の
後段の回路とのクロック信号の位相差が、支障にならな
いようにすることが可能である。
以上述べてきたように、本発明によれば、装置間接続線
長とクロック信号スキューの影響をなくして高速データ
伝送を行うことができ、実用的には極めて有用である。
長とクロック信号スキューの影響をなくして高速データ
伝送を行うことができ、実用的には極めて有用である。
第1図は、本発明の装置間データ転送方式の一実施例の
構成ブロック図、 第2図は、本発明の信号タイムチャート、第3図は、本
発明の他の実施例の構成ブロック図、 第4図は、従来の装置間のデータ転送を説明する図であ
る。 図において、 lは送信側装置、 2は受信側装置、4は基準信号
発振器、21は転送入力レジスタ、22はラッチ、
23はデータレジスタ、24は同期チェック回路、 25はデータ信号位相制御回路、 26はクロック信号位相制御回路、 CLAは送信側装置のクロック信号、 CLBは受信側装置のクロック信号、
構成ブロック図、 第2図は、本発明の信号タイムチャート、第3図は、本
発明の他の実施例の構成ブロック図、 第4図は、従来の装置間のデータ転送を説明する図であ
る。 図において、 lは送信側装置、 2は受信側装置、4は基準信号
発振器、21は転送入力レジスタ、22はラッチ、
23はデータレジスタ、24は同期チェック回路、 25はデータ信号位相制御回路、 26はクロック信号位相制御回路、 CLAは送信側装置のクロック信号、 CLBは受信側装置のクロック信号、
Claims (3)
- (1)1つの基準信号発生器(4)から発生した信号出
力を分配して、当該システムを構成する複数の装置(1
、2)のクロック信号(CLA、CLB)とするデータ
処理システムにおいて、 送信側装置(1)から転送された転送データが入力する
転送入力レジスタ(21)と、 送信側装置(1)が自装置のクロック信号(CLA)の
サイクルごとに反転して生成した同期信号(SS)が入
力するラッチ(22)と、 前記転送入力レジスタ(21)のデータを再格納するデ
ータレジスタ(23)と、 前記ラッチ(22)の出力と該データレジスタ(23)
のセットクロック信号の位相を比較してチェック信号(
UM)を出力する同期チェック回路(24)と、前記チ
ェック信号(UM)によって前記転送入力レジスタ(2
1)の出力から前記データレジスタ(23)への伝送位
相を制御する位相制御手段とを受信側装置に備え、 送信側装置(1)から自装置のクロック信号(CLA)
を送出して前記転送入力レジスタ(21)と前記ラッチ
(22)をセットし、前記位相制御手段を介して前記デ
ータレジスタ(23)に前記転送データをセットするこ
とを特徴とする装置間データ転送方式。 - (2)上記位相制御手段として、転送入力レジスタ(2
1)とデータレジスタ(23)間にデータ信号位相制御
回路(25)を設け、チェック信号(UM)によって該
転送入力レジスタ(21)の出力位相を変更することを
特徴とする特許請求の範囲第1項記載の装置間データ転
送方式。 - (3)上記位相制御手段として、受信側装置(2)のク
ロック信号(CLB)をデータレジスタ(23)のセッ
トクロック信号に変換するクロック信号位相制御回路(
26)を設け、前記チェック信号(UM)によって、該
セットクロック信号の位相を変更することを特徴とする
特許請求の範囲第1項記載の装置間データ転送方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29565786A JPS63147253A (ja) | 1986-12-10 | 1986-12-10 | 装置間データ転送方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP29565786A JPS63147253A (ja) | 1986-12-10 | 1986-12-10 | 装置間データ転送方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS63147253A true JPS63147253A (ja) | 1988-06-20 |
Family
ID=17823479
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP29565786A Pending JPS63147253A (ja) | 1986-12-10 | 1986-12-10 | 装置間データ転送方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS63147253A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0369365A2 (en) * | 1988-11-16 | 1990-05-23 | National Semiconductor Corporation | Monolithic skew reduction scheme for separately clocked data transfers |
JPH0784946A (ja) * | 1993-09-20 | 1995-03-31 | Hitachi Ltd | データ転送方式 |
JPH07141055A (ja) * | 1993-06-30 | 1995-06-02 | Hitachi Ltd | 信号伝送方法および装置 |
-
1986
- 1986-12-10 JP JP29565786A patent/JPS63147253A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0369365A2 (en) * | 1988-11-16 | 1990-05-23 | National Semiconductor Corporation | Monolithic skew reduction scheme for separately clocked data transfers |
JPH07141055A (ja) * | 1993-06-30 | 1995-06-02 | Hitachi Ltd | 信号伝送方法および装置 |
JPH0784946A (ja) * | 1993-09-20 | 1995-03-31 | Hitachi Ltd | データ転送方式 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5708801A (en) | Apparatus and method for operating chips synchronously at speeds exceeding the bus speed | |
US5432823A (en) | Method and circuitry for minimizing clock-data skew in a bus system | |
US5115455A (en) | Method and apparatus for stabilized data transmission | |
EP0579389A1 (en) | Source synchronized metastable free bus | |
US5006979A (en) | Phase synchronization system | |
US5335337A (en) | Programmable data transfer timing | |
JPS63303454A (ja) | バス拡張制御方式 | |
JPS63228206A (ja) | クロツク分配方式 | |
JPS63147253A (ja) | 装置間データ転送方式 | |
US6810486B2 (en) | Method and apparatus for de-skewing a clock using a first and second phase locked loop and a clock tree | |
JP3413894B2 (ja) | シリアル伝送装置 | |
JPH05336091A (ja) | バス通信システム | |
JP3001899B2 (ja) | 中継装置 | |
JPH04233014A (ja) | コンピュータ・システム | |
JPH0258454A (ja) | シリアル転送方式 | |
JPS6195648A (ja) | デ−タ転送方式 | |
JPH0795738B2 (ja) | 双方向リンクを介して情報を伝送する方法と、この方法を実施するための装置 | |
JPH1173389A (ja) | データ伝送路 | |
JPS62226260A (ja) | 非同期式デ−タバスインタ−フエ−ス | |
KR930007593Y1 (ko) | 장치간 데이타 입출력 인터페이스 회로 | |
JPH05327817A (ja) | データ転送方法およびその装置 | |
JPS62204359A (ja) | 同期式デ−タ転送方式 | |
JPH01204169A (ja) | バス転送制御方式 | |
JPH05341883A (ja) | 非同期回路リセット方式 | |
JPH04246757A (ja) | 高速バス転送方式 |