JPS62204359A - 同期式デ−タ転送方式 - Google Patents
同期式デ−タ転送方式Info
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- JPS62204359A JPS62204359A JP61046645A JP4664586A JPS62204359A JP S62204359 A JPS62204359 A JP S62204359A JP 61046645 A JP61046645 A JP 61046645A JP 4664586 A JP4664586 A JP 4664586A JP S62204359 A JPS62204359 A JP S62204359A
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- JP
- Japan
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- transfer
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- clock
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- Pending
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- 230000005540 biological transmission Effects 0.000 claims abstract description 13
- 230000001360 synchronised effect Effects 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 10
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000000463 material Substances 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4217—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with synchronous protocol
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は同期式データ転送方式に関し、特にデータ処理
システム内のクロック源を共用する論理ユニット間の同
期式データ転送方式に関する。
システム内のクロック源を共用する論理ユニット間の同
期式データ転送方式に関する。
従来、この種の論理ユニット間の同期式データ転送方式
においては、送信レジスタと受信レジスタとの間のデー
タ転送に要する遅延時間で転送サイクル時間が制限され
、転送遅延時間より小さな転送サイクル時間を設定でき
なかった。
においては、送信レジスタと受信レジスタとの間のデー
タ転送に要する遅延時間で転送サイクル時間が制限され
、転送遅延時間より小さな転送サイクル時間を設定でき
なかった。
上述した従来の同期式データ転送方式では、データ処理
装置のクロックが高速化されるにつれて、同期して動作
する各論理ユニット間の物理的距離が問題になってくる
。論理ユニット間の転送遅延時間がクロックに比較して
相対的に大きくなってｌクロック時間に収まらなくなる
と、転送サイクルを２クロック以上に設定せざるを得な
くなる。
装置のクロックが高速化されるにつれて、同期して動作
する各論理ユニット間の物理的距離が問題になってくる
。論理ユニット間の転送遅延時間がクロックに比較して
相対的に大きくなってｌクロック時間に収まらなくなる
と、転送サイクルを２クロック以上に設定せざるを得な
くなる。
この場合、従来のｌクロックサイクルでの転送量を維持
しようとすると、データ転送幅を２倍以上にする必要が
あり、ハードウェア量が増加するという欠点がある。
しようとすると、データ転送幅を２倍以上にする必要が
あり、ハードウェア量が増加するという欠点がある。
また、１クロツク時間を超える転送遅延時間の状態で転
送サイクルを１クロツクに保った場合には、ある１時点
で転送データが転送線路中に２つ以上存在することにな
り、このような状態でシステムのクロックが停止すると
転送途中のデータが失われるという欠点がある。
送サイクルを１クロツクに保った場合には、ある１時点
で転送データが転送線路中に２つ以上存在することにな
り、このような状態でシステムのクロックが停止すると
転送途中のデータが失われるという欠点がある。
本発明の目的は、上述の点に鑑み、ハードウェア量を増
加させずに転送量を増大させるとともに、クロック停止
時のデータ喪失を防止することができる同期式データ転
送方式を提供することにある。
加させずに転送量を増大させるとともに、クロック停止
時のデータ喪失を防止することができる同期式データ転
送方式を提供することにある。
本発明の同期式データ転送方式は、クロック源を共用す
る複数の論理ユニットからなるデータ処理システムのあ
る論理ユニットの送信レジスタから他の論理ユニットの
受信レジスタにデータを転送する同期式データ転送方式
において、前記送信レジスタと前記受信レジスタとの間
のデータ転送に要する転送遅延時間の最大値と最小値と
を調整し前記転送遅延時間を転送サイクル時間より太き
くする転送遅延時間調整手段と、前記送信レジスタと前
記受信レジスタとの間に設けられクロック停止時に転送
途中のデータを保持するデータ保持バ・７フアとを有す
る。
る複数の論理ユニットからなるデータ処理システムのあ
る論理ユニットの送信レジスタから他の論理ユニットの
受信レジスタにデータを転送する同期式データ転送方式
において、前記送信レジスタと前記受信レジスタとの間
のデータ転送に要する転送遅延時間の最大値と最小値と
を調整し前記転送遅延時間を転送サイクル時間より太き
くする転送遅延時間調整手段と、前記送信レジスタと前
記受信レジスタとの間に設けられクロック停止時に転送
途中のデータを保持するデータ保持バ・７フアとを有す
る。
次に、本発明について図面を参照して説明する。
第１図は本発明の一実籐例の同期式データ転送方式を適
用するデータ処理システムのブロック図である。このデ
ータ処理システムは、クロックユニット１と、複数の論
理ユニット２および３（図においては、２つのみ図示）
とから、その主要部が構成されている。
用するデータ処理システムのブロック図である。このデ
ータ処理システムは、クロックユニット１と、複数の論
理ユニット２および３（図においては、２つのみ図示）
とから、その主要部が構成されている。
クロックユニットｌは、クロック発振器（Ｏ３Ｃ）１０
．クロック分配器１１およびクロック制御部１２を含ん
で構成されている。
．クロック分配器１１およびクロック制御部１２を含ん
で構成されている。
論理ユニット２は、送信レジスタ２０およびクロック分
配器２１を含んで構成されている。
配器２１を含んで構成されている。
論理ユニット３は、受信レジスタ３０、クロック分配器
３１、データ保持バッファ４０および遅延回路４１を含
んで構成されている。
３１、データ保持バッファ４０および遅延回路４１を含
んで構成されている。
論理ユニット２の送信レジスタ２０と論理ユニット３の
受信レジスタ３０とは、線材４を介して接続されている
。この線材４は、遅延時間αｔを持っていることを強調
するために遅延素子を表す記法で表示されている。
受信レジスタ３０とは、線材４を介して接続されている
。この線材４は、遅延時間αｔを持っていることを強調
するために遅延素子を表す記法で表示されている。
送信レジスタ２０、受信レジスタ３０およびデータ保持
バッファ４０は、クロック発振器１０を共通のクロック
源としてクロック分配器１１．２１および３１を介して
同一クロックの供給を受けている。ただし、データ保持
バッファ４０は、クロック分配器３１からさらに遅延回
路４１を介して１クロツク時間分遅れてクロックの供給
を受けている。
バッファ４０は、クロック発振器１０を共通のクロック
源としてクロック分配器１１．２１および３１を介して
同一クロックの供給を受けている。ただし、データ保持
バッファ４０は、クロック分配器３１からさらに遅延回
路４１を介して１クロツク時間分遅れてクロックの供給
を受けている。
クロックの周期をＴ、とし、送信レジスタ２０と受信レ
ジスタ３０とのクロックスキューをＴｓ、線材４の１ｍ
当りの遅延時間をｔｗ （１±δ）とする、ただし、
δは材質、環境等によるバラツキを示す。送信レジスタ
２０の出力時間をＴＦ、受信レジスタ３０のセットアツ
プ時間をＴ、いホールド時間をＴｌＩｎとする。
ジスタ３０とのクロックスキューをＴｓ、線材４の１ｍ
当りの遅延時間をｔｗ （１±δ）とする、ただし、
δは材質、環境等によるバラツキを示す。送信レジスタ
２０の出力時間をＴＦ、受信レジスタ３０のセットアツ
プ時間をＴ、いホールド時間をＴｌＩｎとする。
第２図に示すように、送信レジスタ２０には、クロック
毎に転送データＤ＋ 、Ｄｔ 、Ｄｓ・・・が順次セン
トされる。送信レジスタ２０の出力は、受信レジスタ３
０のクロックを基準にすると、ＴＦ±Ｔ。
毎に転送データＤ＋ 、Ｄｔ 、Ｄｓ・・・が順次セン
トされる。送信レジスタ２０の出力は、受信レジスタ３
０のクロックを基準にすると、ＴＦ±Ｔ。
の遅延時間を持つ、線材４の長さをＬｍとすると、線材
４による遅延時間はＬ−ｔｗ（１±δ）であり、遅延時
間Ｔの最大値および最小値をそれぞれサフィックスｗａ
ｘおよび１ｌｉｎを付して示すと、Ｔｗｉｎ −Ｔｙ
ｓｉｎ −Ｔｓ ＋Ｌ−ｔ＠（１−δ）≧Ｔ、＋ＴＮ１
１ ・・・＋１１’ｒ＋＋ａｘ −ＴＦ
ｒａａｘ ＋Ｔ１ ＋Ｌ−ｔｗ （１＋δ）く２・Ｔ
ｃ−Ｔｓ＋＋ ・・・（２）であれば、第２図
に示すようにクロック１で送信レジスタ２０にセントさ
れたデータＤ＋が２クロツク後に受信レジスタ３０で受
信される。
４による遅延時間はＬ−ｔｗ（１±δ）であり、遅延時
間Ｔの最大値および最小値をそれぞれサフィックスｗａ
ｘおよび１ｌｉｎを付して示すと、Ｔｗｉｎ −Ｔｙ
ｓｉｎ −Ｔｓ ＋Ｌ−ｔ＠（１−δ）≧Ｔ、＋ＴＮ１
１ ・・・＋１１’ｒ＋＋ａｘ −ＴＦ
ｒａａｘ ＋Ｔ１ ＋Ｌ−ｔｗ （１＋δ）く２・Ｔ
ｃ−Ｔｓ＋＋ ・・・（２）であれば、第２図
に示すようにクロック１で送信レジスタ２０にセントさ
れたデータＤ＋が２クロツク後に受信レジスタ３０で受
信される。
例えば、Ｔｃ−８ｎｓ、Ｔｓ −１ｎｓｓ ｔ、 ＝４
ｎｓ／ｍ、δ＝０．１ ％ ＴＦ ｍｉｎ ＝Ｏｎｓ、
Ｔ。
ｎｓ／ｍ、δ＝０．１ ％ ＴＦ ｍｉｎ ＝Ｏｎｓ、
Ｔ。
ｍａｘ −１ｎ ｓ、 Ｔｌ（１−ＴＭｌ＝ １ ｎ
ｓとすると、式％式％ 式（２）より、 Ｌ＜ −＜２．９５ｍ ４Ｘ１．１ なので、線材４の線長として２．７７ｍないし２．９５
ｍを選べばよいことが分かる。
ｓとすると、式％式％ 式（２）より、 Ｌ＜ −＜２．９５ｍ ４Ｘ１．１ なので、線材４の線長として２．７７ｍないし２．９５
ｍを選べばよいことが分かる。
以上は転送時間が２クロツク、転送サイクルが１クロツ
クの場合を説明したが、線材４のバラツキδやクロック
スキューＴ、を小さく設定すれば、クロック数の選択の
自由度はより大きくなる０例えば、転送時間を３クロフ
ク、転送サイクルを２クロツクに設定すると、式（１１
、式（２）はそれぞれ式（３）、式（４）のようになる
。
クの場合を説明したが、線材４のバラツキδやクロック
スキューＴ、を小さく設定すれば、クロック数の選択の
自由度はより大きくなる０例えば、転送時間を３クロフ
ク、転送サイクルを２クロツクに設定すると、式（１１
、式（２）はそれぞれ式（３）、式（４）のようになる
。
Ｔｗｉｎ −Ｔｙ ｓｉｎ −Ｔｓ ＋Ｌ
−ｔ＋ｎ （１−６）≧２・Ｔｃ＋Ｔ、Ｉｎ
・・・（３）Ｔｍａｘ ＝Ｔｙ ＩＩａｘ ＋Ｔｓ
＋Ｌ−ｔｗ （１＋δ）＜３−Ｔｅ −’ｒｓｔ＋
・・・（４）一般には、転送時間を２クロ
フク、転送サイクルをｍ（＜ｊりクロックとし、 ’ｒｇｉｎ −Ｔｙ ｗｉｎ −Ｔ、 ＋Ｌ−ｔｗ
（Ｌ−δ）≧ｍ−Ｔｃ＋Ｔ、、、、 ・・・
（５）Ｔ＋＊ａｘ ＝Ｔｙ ｌ１ａｘ ＋Ｔ＊ ＋Ｌ−
ｔ＠（１＋δ）＜ １−Ｔ（Ｔｓｕ ・・・
（６）式（５）および（６）の制約を満たす範囲で任意
のクロック数を選択できる。
−ｔ＋ｎ （１−６）≧２・Ｔｃ＋Ｔ、Ｉｎ
・・・（３）Ｔｍａｘ ＝Ｔｙ ＩＩａｘ ＋Ｔｓ
＋Ｌ−ｔｗ （１＋δ）＜３−Ｔｅ −’ｒｓｔ＋
・・・（４）一般には、転送時間を２クロ
フク、転送サイクルをｍ（＜ｊりクロックとし、 ’ｒｇｉｎ −Ｔｙ ｗｉｎ −Ｔ、 ＋Ｌ−ｔｗ
（Ｌ−δ）≧ｍ−Ｔｃ＋Ｔ、、、、 ・・・
（５）Ｔ＋＊ａｘ ＝Ｔｙ ｌ１ａｘ ＋Ｔ＊ ＋Ｌ−
ｔ＠（１＋δ）＜ １−Ｔ（Ｔｓｕ ・・・
（６）式（５）および（６）の制約を満たす範囲で任意
のクロック数を選択できる。
次に、第１図および第３図を参照して、データ保持バッ
ファ４０の役割を説明する。第３図は、クロックが停止
する場合のデータ転送のタイムチャートである。クロッ
クは、クロック制御部１２の指示により起動および停止
が行われる。 ′第３図を参照すると、通常はクロック
ｌ、２あるいはクロック３．４のように、受信レジスタ
３０とデータ保持バッファ４０とは送信レジスタ２０か
ら２クロツク時間経過して送られてきたデータを同時に
受信する。クロック２が発生した後にクロック停止が行
われると、受信レジスタ３０はデータＤＩを受信するこ
とができない。送信レジスタ２０は、この時点ですでに
データＤ２に変わっているので、転送中のデータＤ１は
遅延回路４１からの遅延クロック２゛に同期してデータ
保持バッファ４０で受信される。クロック停止期間中は
クロック制御部１２からの制御信号５が“１“となり、
これにより受信レジスタ３０の入力はデータ保持バッフ
ァ４０に切り替えられる。クロックが再起動されクロッ
ク３が発生すると、データ保持バッファ４０中のデータ
Ｄ、が受信レジスタ３０にセットされる。この直後に制
御信号５は０°に戻り、受信レジスタ３０の入力は送信
レジスタ２０側に切り替えられ、クロック４で転送路上
のデータＤ２が受信レジスタ３０で゛受信される。
ファ４０の役割を説明する。第３図は、クロックが停止
する場合のデータ転送のタイムチャートである。クロッ
クは、クロック制御部１２の指示により起動および停止
が行われる。 ′第３図を参照すると、通常はクロック
ｌ、２あるいはクロック３．４のように、受信レジスタ
３０とデータ保持バッファ４０とは送信レジスタ２０か
ら２クロツク時間経過して送られてきたデータを同時に
受信する。クロック２が発生した後にクロック停止が行
われると、受信レジスタ３０はデータＤＩを受信するこ
とができない。送信レジスタ２０は、この時点ですでに
データＤ２に変わっているので、転送中のデータＤ１は
遅延回路４１からの遅延クロック２゛に同期してデータ
保持バッファ４０で受信される。クロック停止期間中は
クロック制御部１２からの制御信号５が“１“となり、
これにより受信レジスタ３０の入力はデータ保持バッフ
ァ４０に切り替えられる。クロックが再起動されクロッ
ク３が発生すると、データ保持バッファ４０中のデータ
Ｄ、が受信レジスタ３０にセットされる。この直後に制
御信号５は０°に戻り、受信レジスタ３０の入力は送信
レジスタ２０側に切り替えられ、クロック４で転送路上
のデータＤ２が受信レジスタ３０で゛受信される。
以上説明したように本発明は、同期した送信レジスタと
受信レジスタとの間を転送時間に要するクロック数より
少ないクロック数の転送サイクルでデータ転送すること
により、ハードウェア量を増加させずに転送量を増大さ
せることができ、かつ停止時のデータ喪失を防ぐことが
できるという効果がある。
受信レジスタとの間を転送時間に要するクロック数より
少ないクロック数の転送サイクルでデータ転送すること
により、ハードウェア量を増加させずに転送量を増大さ
せることができ、かつ停止時のデータ喪失を防ぐことが
できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図に示した同期式データ転送方式における転送遅延
時間と転送サイクル時間との関係を説明するためのタイ
ムチャート、 第３図は第１図に示した同期式データ転送方式における
クロックの一時停止時の動作を説明するためのタイムチ
ャートである。 図において、 １・・・・・クロックユニット、 ２．３・・・論理ユニット、 ４・・・・・線材、 １０・・・・・クロック発振器、 １１、２１．３トクロック分配器、 １２・・・・・クロック制御部、 ２０・・・・・送信レジスタ、 ３０・・・・・受信レジスタ、 ４０・・・・・データ保持バッファ、 ４１・・・・・遅延回路である。
第１図に示した同期式データ転送方式における転送遅延
時間と転送サイクル時間との関係を説明するためのタイ
ムチャート、 第３図は第１図に示した同期式データ転送方式における
クロックの一時停止時の動作を説明するためのタイムチ
ャートである。 図において、 １・・・・・クロックユニット、 ２．３・・・論理ユニット、 ４・・・・・線材、 １０・・・・・クロック発振器、 １１、２１．３トクロック分配器、 １２・・・・・クロック制御部、 ２０・・・・・送信レジスタ、 ３０・・・・・受信レジスタ、 ４０・・・・・データ保持バッファ、 ４１・・・・・遅延回路である。
Claims (1)
- 【特許請求の範囲】 クロック源を共用する複数の論理ユニットからなるデー
タ処理システムのある論理ユニットの送信レジスタから
他の論理ユニットの受信レジスタにデータを転送する同
期式データ転送方式において、 前記送信レジスタと前記受信レジスタとの間のデータ転
送に要する転送遅延時間の最大値と最小値とを調整し前
記転送遅延時間を転送サイクル時間より大きくする転送
遅延時間調整手段と、前記送信レジスタと前記受信レジ
スタとの間に設けられクロック停止時に転送途中のデー
タを保持するデータ保持バッファと、 を有することを特徴とする同期式データ転送方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046645A JPS62204359A (ja) | 1986-03-04 | 1986-03-04 | 同期式デ−タ転送方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61046645A JPS62204359A (ja) | 1986-03-04 | 1986-03-04 | 同期式デ−タ転送方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62204359A true JPS62204359A (ja) | 1987-09-09 |
Family
ID=12753047
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61046645A Pending JPS62204359A (ja) | 1986-03-04 | 1986-03-04 | 同期式デ−タ転送方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62204359A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737589A (en) * | 1993-09-20 | 1998-04-07 | Hitachi, Ltd. | Data transfer system and method including tuning of a sampling clock used for latching data |
| US6163464A (en) * | 1997-08-08 | 2000-12-19 | Hitachi, Ltd. | Apparatus for interconnecting logic boards |
-
1986
- 1986-03-04 JP JP61046645A patent/JPS62204359A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5737589A (en) * | 1993-09-20 | 1998-04-07 | Hitachi, Ltd. | Data transfer system and method including tuning of a sampling clock used for latching data |
| US5870594A (en) * | 1993-09-20 | 1999-02-09 | Hitachi, Ltd. | Data transfer system and method |
| US6163464A (en) * | 1997-08-08 | 2000-12-19 | Hitachi, Ltd. | Apparatus for interconnecting logic boards |
| US6335867B1 (en) | 1997-08-08 | 2002-01-01 | Hitachi, Ltd. | Apparatus for interconnecting logic boards |
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