JPH07141055A - 信号伝送方法および装置 - Google Patents
信号伝送方法および装置Info
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- JPH07141055A JPH07141055A JP5160693A JP16069393A JPH07141055A JP H07141055 A JPH07141055 A JP H07141055A JP 5160693 A JP5160693 A JP 5160693A JP 16069393 A JP16069393 A JP 16069393A JP H07141055 A JPH07141055 A JP H07141055A
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04J—MULTIPLEX COMMUNICATION
- H04J3/00—Time-division multiplex systems
- H04J3/02—Details
- H04J3/06—Synchronising arrangements
- H04J3/0635—Clock or time synchronisation in a network
- H04J3/0682—Clock or time synchronisation in a network by delay compensation, e.g. by compensation of propagation delay or variations thereof, by ranging
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Abstract
(57)【要約】
【目的】 ケーブル径を太くしたり、送受信回路素子等
の物量等を増加させることなく、高速データ信号の安定
した長距離伝送を可能にする。 【構成】 送信側においてデータ信号に対するクロック
信号の位相を送受信端の距離に応じて制御して送信し、
受信側においては受信したクロック信号に同期してデー
タ信号を取り込むようにする。
の物量等を増加させることなく、高速データ信号の安定
した長距離伝送を可能にする。 【構成】 送信側においてデータ信号に対するクロック
信号の位相を送受信端の距離に応じて制御して送信し、
受信側においては受信したクロック信号に同期してデー
タ信号を取り込むようにする。
Description
【０００１】
【産業上の利用分野】本発明は、電子装置間の信号伝送
方法および装置に関するものである。
方法および装置に関するものである。
【０００２】
【従来の技術】電子装置間の信号伝送において、高速で
信号を伝送する場合、一般に同軸ケーブルが使われる
が、伝送距離が長くなると、図７に示すように信号波形
に鈍りが発生する。
信号を伝送する場合、一般に同軸ケーブルが使われる
が、伝送距離が長くなると、図７に示すように信号波形
に鈍りが発生する。
【０００３】すなわち、送端波形１０１はケーブル通過
により、受端波形１０２，１０３のようにケーブル長に
比例した鈍りが発生し、信号伝送距離を制約してしま
う。
により、受端波形１０２，１０３のようにケーブル長に
比例した鈍りが発生し、信号伝送距離を制約してしま
う。
【０００４】この信号波形の鈍りは、ケーブルの表皮効
果によって発生するものであり、低減策としてはケーブ
ルの径を太くするか、差動伝送方式を採用するしかな
い。
果によって発生するものであり、低減策としてはケーブ
ルの径を太くするか、差動伝送方式を採用するしかな
い。
【０００５】
【発明が解決しようとする課題】しかし、ケーブル径を
太くすると、ケーブルが大きく重くなってしまい、また
コスト的にも不利になるという問題がある。
太くすると、ケーブルが大きく重くなってしまい、また
コスト的にも不利になるという問題がある。
【０００６】一方、波形の鈍りをある程度許せるよう
に、差動伝送方式を採用した場合、信号数が２倍になる
ため、ケーブルの物量、送受信回路素子等の物量等が増
え、装置の大型化につながり、かつコスト的にも不利に
なるという問題がある。
に、差動伝送方式を採用した場合、信号数が２倍になる
ため、ケーブルの物量、送受信回路素子等の物量等が増
え、装置の大型化につながり、かつコスト的にも不利に
なるという問題がある。
【０００７】また、計算機室へ電子計算機を設置する場
合、図８に示すように、計算機室２００内に複数の大形
計算機２０１，２０２、中形計算機２０３および小形計
算機２０４ならびにスーパコンピュータ２０５の他に、
高速共有記憶装置２０６と、複数の電源装置２０７、磁
気記憶装置２０８が設置されるが、伝送信号の鈍りによ
って伝送距離を長く確保できない場合は、高速共有記憶
装置２０６の近くに全ての計算機２０１〜２０５を設置
しなければならない。この結果、高速共有記憶装置２０
６に接続できる計算機の数が制限されてしまうという問
題が生じる。
合、図８に示すように、計算機室２００内に複数の大形
計算機２０１，２０２、中形計算機２０３および小形計
算機２０４ならびにスーパコンピュータ２０５の他に、
高速共有記憶装置２０６と、複数の電源装置２０７、磁
気記憶装置２０８が設置されるが、伝送信号の鈍りによ
って伝送距離を長く確保できない場合は、高速共有記憶
装置２０６の近くに全ての計算機２０１〜２０５を設置
しなければならない。この結果、高速共有記憶装置２０
６に接続できる計算機の数が制限されてしまうという問
題が生じる。
【０００８】この場合、一部の計算機の伝送速度を落し
ても共有記憶装置２０６に接続したいケースがある。し
かし、従来においては、信号とこれに同期したクロック
信号との位相関係が固定になっていたので、伝送速度を
遅くしても伝送距離を延ばすことができないという問題
があった。
ても共有記憶装置２０６に接続したいケースがある。し
かし、従来においては、信号とこれに同期したクロック
信号との位相関係が固定になっていたので、伝送速度を
遅くしても伝送距離を延ばすことができないという問題
があった。
【０００９】本発明の目的は、ケーブル径を太くした
り、送受信回路素子等の物量等を増加させることなく、
高速データ信号の長距離伝送を可能とする信号伝送方法
および装置を提供することである。
り、送受信回路素子等の物量等を増加させることなく、
高速データ信号の長距離伝送を可能とする信号伝送方法
および装置を提供することである。
【００１０】
【課題を解決するための手段】上記目的を達成するため
に本発明は、基本的には、送信側においてデータ信号に
対するクロック信号の位相を送受信端の距離に応じて制
御して送信し、受信側においては受信したクロック信号
に同期してデータ信号を取り込むようにしたものであ
る。
に本発明は、基本的には、送信側においてデータ信号に
対するクロック信号の位相を送受信端の距離に応じて制
御して送信し、受信側においては受信したクロック信号
に同期してデータ信号を取り込むようにしたものであ
る。
【００１１】
【作用】上記手段による作用を図１の波形図を用いて説
明する。
明する。
【００１２】まず、ケーブル長が短いデータ信号３０１
は図示のように、ケーブル長が長いデータ信号３０２に
比べ、その電圧レベルが必要動作マージンの範囲に到達
する。
は図示のように、ケーブル長が長いデータ信号３０２に
比べ、その電圧レベルが必要動作マージンの範囲に到達
する。
【００１３】従って、ケーブル長が短いデータ信号３０
１は必要動作マージンの範囲に到達したタイミングに位
相を同期させたデータ転送ピッチ（A）のクロック信号
３０３を与えれば、正確に取り込むことができる。
１は必要動作マージンの範囲に到達したタイミングに位
相を同期させたデータ転送ピッチ（A）のクロック信号
３０３を与えれば、正確に取り込むことができる。
【００１４】しかし、ケーブル長が長いデータ信号３０
２は、クロック信号３０３が入力されるタイミングでは
必要動作マージンの範囲に到達していないため、正確に
取り込むことはできない。しかし、伝送速度の遅いデー
タ転送ピッチ（B）のクロック信号３０４を用いれば正
確に取り込むことができる。
２は、クロック信号３０３が入力されるタイミングでは
必要動作マージンの範囲に到達していないため、正確に
取り込むことはできない。しかし、伝送速度の遅いデー
タ転送ピッチ（B）のクロック信号３０４を用いれば正
確に取り込むことができる。
【００１５】このように、クロック信号の位相を送受信
端の距離に応じて制御して送信することにより、ケーブ
ル径を太くしたり、送受信回路素子等の物量等を増加さ
せることなく、高速データ信号の長距離伝送が可能にな
る。
端の距離に応じて制御して送信することにより、ケーブ
ル径を太くしたり、送受信回路素子等の物量等を増加さ
せることなく、高速データ信号の長距離伝送が可能にな
る。
【００１６】
【実施例】以下、図示する実施例を参照して本発明を詳
細に説明する。
細に説明する。
【００１７】まず、本発明は、図１で説明したように、
基本的には、送信側においてデータ信号に対するクロッ
ク信号の位相を送受信端の距離に応じて制御して送信
し、受信側においては受信したクロック信号に同期して
データ信号を取り込むようにしたものである。
基本的には、送信側においてデータ信号に対するクロッ
ク信号の位相を送受信端の距離に応じて制御して送信
し、受信側においては受信したクロック信号に同期して
データ信号を取り込むようにしたものである。
【００１８】図１は、本発明の信号伝送方法を用いた電
子装置間の信号伝送インタフェース部の一実施例を示す
構成図であり、電子装置として大形計算機インタフェー
スボード５２１と高速共有記憶装置インタフェースボー
ド５２２が設けられている。
子装置間の信号伝送インタフェース部の一実施例を示す
構成図であり、電子装置として大形計算機インタフェー
スボード５２１と高速共有記憶装置インタフェースボー
ド５２２が設けられている。
【００１９】これらインタフェースボード５２１，５２
２は、送信回路５３１、受信回路５３２、送信回路５３
４、受信回路５３５を備えている。
２は、送信回路５３１、受信回路５３２、送信回路５３
４、受信回路５３５を備えている。
【００２０】大形計算機側の送信回路５３１は、データ
信号５２５を送信する送信ＬＳＩ５０１〜５０４と、ク
ロック信号５２９を送信するクロック送信ＬＳＩ５１７
とから構成され、また受信回路５３５はデータ信号５２
６を受信する受信ＬＳＩ５１３〜５１６と、クロック信
号５３０を受信するクロック受信ＬＳＩ５２０と、受信
ＬＳＩ５１３〜５１６で取り込んだデータ信号５２６を
大形計算機のクロック信号に同期した信号に変換する同
期化回路５２４とから構成されている。
信号５２５を送信する送信ＬＳＩ５０１〜５０４と、ク
ロック信号５２９を送信するクロック送信ＬＳＩ５１７
とから構成され、また受信回路５３５はデータ信号５２
６を受信する受信ＬＳＩ５１３〜５１６と、クロック信
号５３０を受信するクロック受信ＬＳＩ５２０と、受信
ＬＳＩ５１３〜５１６で取り込んだデータ信号５２６を
大形計算機のクロック信号に同期した信号に変換する同
期化回路５２４とから構成されている。
【００２１】一方、共有記憶装置側の送信回路５３４
は、データ信号５２６を送信する送信ＬＳＩ５０５〜５
０８と、クロック信号５３０を送信するクロック送信Ｌ
ＳＩ５１８とから構成され、また受信回路５３２はデー
タ信号５２５を受信する受信ＬＳＩ５０９〜５１２と、
クロック信号５２９を受信するクロック受信ＬＳＩ５１
９と、受信ＬＳＩ５０９〜５１２で取り込んだデータ信
号５２５を共有記憶装置のクロック信号に同期した信号
に変換する同期化回路５２３とから構成されている。
は、データ信号５２６を送信する送信ＬＳＩ５０５〜５
０８と、クロック信号５３０を送信するクロック送信Ｌ
ＳＩ５１８とから構成され、また受信回路５３２はデー
タ信号５２５を受信する受信ＬＳＩ５０９〜５１２と、
クロック信号５２９を受信するクロック受信ＬＳＩ５１
９と、受信ＬＳＩ５０９〜５１２で取り込んだデータ信
号５２５を共有記憶装置のクロック信号に同期した信号
に変換する同期化回路５２３とから構成されている。
【００２２】ここで、クロック送信ＬＳＩ５１７，５１
８には、図３に示すような可変遅延回路５２７が設けら
れている。
８には、図３に示すような可変遅延回路５２７が設けら
れている。
【００２３】この可変遅延回路５２７は、２つのセレク
タ６０５，６０６と遅延回路６０７，６０８とから構成
され、モード切替信号６０３，６０４によりクロック信
号６０１の位相を異ならせて出力するようになってい
る。
タ６０５，６０６と遅延回路６０７，６０８とから構成
され、モード切替信号６０３，６０４によりクロック信
号６０１の位相を異ならせて出力するようになってい
る。
【００２４】すなわち、モード切替信号６０３＝
“０”，６０４＝“０”の時には、クロック信号６０１
をそのままの位相で出力端子６０２から出力し、モード
切替信号６０３＝“１”，６０４＝“０”の時には、ク
ロック信号６０１を遅延回路６０７の遅延時間相当だけ
位相を送らせて出力し、モード切替信号６０３＝
“１”，６０４＝“１”の時には、クロック信号６０１
を遅延回路６０７と６０８の合計遅延時間相当だけ位相
を送らせて出力し、全体で３種類の位相のクロック信号
を出力できるように構成されている。
“０”，６０４＝“０”の時には、クロック信号６０１
をそのままの位相で出力端子６０２から出力し、モード
切替信号６０３＝“１”，６０４＝“０”の時には、ク
ロック信号６０１を遅延回路６０７の遅延時間相当だけ
位相を送らせて出力し、モード切替信号６０３＝
“１”，６０４＝“１”の時には、クロック信号６０１
を遅延回路６０７と６０８の合計遅延時間相当だけ位相
を送らせて出力し、全体で３種類の位相のクロック信号
を出力できるように構成されている。
【００２５】この場合、モード切替信号６０３，６０４
は、大形計算機インタフェースボード５２１と高速共有
記憶装置インタフェースボード５２２間の距離に応じて
論理“１”，“０”の値が切替られる。詳しくは、大形
計算機インタフェースボード５２１と高速共有記憶装置
インタフェースボード５２２間の距離は、大形計算機お
よび高速共有記憶装置の設置後は固定であるので、その
間に定められたデータ伝送速度に応じて論理“１”，
“０”の値が切替られる。
は、大形計算機インタフェースボード５２１と高速共有
記憶装置インタフェースボード５２２間の距離に応じて
論理“１”，“０”の値が切替られる。詳しくは、大形
計算機インタフェースボード５２１と高速共有記憶装置
インタフェースボード５２２間の距離は、大形計算機お
よび高速共有記憶装置の設置後は固定であるので、その
間に定められたデータ伝送速度に応じて論理“１”，
“０”の値が切替られる。
【００２６】従って、このように構成された信号伝送イ
ンタフェース部にあっては、例えば大形計算機インタフ
ェースボード５２１側からデータ信号５２５を送信する
場合、高速共有記憶装置インタフェースボード５２２間
との間で定められたデータ伝送速度に応じてクロック信
号５５２９の位相が可変遅延回路５２７で制御され、高
速共有記憶装置インタフェースボード５２２側のクロッ
ク信号受信ＬＳＩ５１９に入力される。
ンタフェース部にあっては、例えば大形計算機インタフ
ェースボード５２１側からデータ信号５２５を送信する
場合、高速共有記憶装置インタフェースボード５２２間
との間で定められたデータ伝送速度に応じてクロック信
号５５２９の位相が可変遅延回路５２７で制御され、高
速共有記憶装置インタフェースボード５２２側のクロッ
ク信号受信ＬＳＩ５１９に入力される。
【００２７】そこで、クロック信号受信ＬＳＩ５１９は
受信したクロック信号５２９をデータ受信ＬＳＩ５０９
〜５１２にデータ取り込み用のタイミング信号として入
力する。
受信したクロック信号５２９をデータ受信ＬＳＩ５０９
〜５１２にデータ取り込み用のタイミング信号として入
力する。
【００２８】データ受信ＬＳＩ５０９〜５１２は、デー
タ取り込み用のタイミング信号として入力されたクロッ
ク信号５２９に同期してデータ信号５２５を取り込む。
この取り込まれたデータ信号５２５は、同期化回路５２
３に入力され、共有記憶装置の内部クロック信号に同期
したデータ信号に変換され、共有記憶装置内部で使用さ
れる。
タ取り込み用のタイミング信号として入力されたクロッ
ク信号５２９に同期してデータ信号５２５を取り込む。
この取り込まれたデータ信号５２５は、同期化回路５２
３に入力され、共有記憶装置の内部クロック信号に同期
したデータ信号に変換され、共有記憶装置内部で使用さ
れる。
【００２９】高速共有記憶装置インタフェースボード５
２２側からデータ信号５２６を送信する場合も同様であ
る。
２２側からデータ信号５２６を送信する場合も同様であ
る。
【００３０】ところで、受信ＬＳＩ５０９〜５１２およ
び５１３〜５１６でデータ信号５２５，５２６を受信す
る場合、取り込んだデータ信号を直ちに次段に出力する
と、その出力信号が隣接する受信ＬＳＩの入力にノイズ
として重畳し、正確にデータ信号を取り込めなくなる恐
れがある。
び５１３〜５１６でデータ信号５２５，５２６を受信す
る場合、取り込んだデータ信号を直ちに次段に出力する
と、その出力信号が隣接する受信ＬＳＩの入力にノイズ
として重畳し、正確にデータ信号を取り込めなくなる恐
れがある。
【００３１】すなわち、図４に示すように、クロック信
号４０２で取り込まれたデータ信号４０１がすぐに出力
信号４０３として出力されると、その信号出力の与える
ノイズ４０５，４０６が入力データ信号４０１に重畳
し、データ信号４０１のストローブ時間においてデータ
信号４０１の波形を乱してしまい、正確にデータ信号４
０１を取り込めなくなる恐れがある。
号４０２で取り込まれたデータ信号４０１がすぐに出力
信号４０３として出力されると、その信号出力の与える
ノイズ４０５，４０６が入力データ信号４０１に重畳
し、データ信号４０１のストローブ時間においてデータ
信号４０１の波形を乱してしまい、正確にデータ信号４
０１を取り込めなくなる恐れがある。
【００３２】そこで、図４のデータ信号出力４０４のよ
うに、データ信号４０１が完全に取り込まれるまでデー
タ信号出力を遅延させることにより、ノイズ４０５，４
０６をストローブタイミングからずらし、入力データ信
号４０１を取り込むときの動作マージンを確保し、正確
にデータ信号４０１を取り込めるように構成している。
うに、データ信号４０１が完全に取り込まれるまでデー
タ信号出力を遅延させることにより、ノイズ４０５，４
０６をストローブタイミングからずらし、入力データ信
号４０１を取り込むときの動作マージンを確保し、正確
にデータ信号４０１を取り込めるように構成している。
【００３３】図５は、受信ＬＳＩ５０９〜５１２および
５１３〜５１６の内部構成を示す回路図であり、ここで
は受信ＬＳＩ５０９を代表して示している。
５１３〜５１６の内部構成を示す回路図であり、ここで
は受信ＬＳＩ５０９を代表して示している。
【００３４】図において、受信ＬＳＩ５０９に入力され
るデータ信号５２５は、信号単位のラッチ７０２に入力
される。そして、このデータ信号５２５はインバータ付
きバッファ回路７０５に入力されたクロック信号５２９
の立上りタイミングでラッチ７０２に取り込まれる。
るデータ信号５２５は、信号単位のラッチ７０２に入力
される。そして、このデータ信号５２５はインバータ付
きバッファ回路７０５に入力されたクロック信号５２９
の立上りタイミングでラッチ７０２に取り込まれる。
【００３５】ラッチ７０２に取り込まれたデータ信号は
組合せ論理回路７０３での組合せ論理処理を受け、次段
のラッチ７０４に入力される。
組合せ論理回路７０３での組合せ論理処理を受け、次段
のラッチ７０４に入力される。
【００３６】この次段のラッチ７０４には、インバータ
付きバッファ回路７０５で反転されたクロック信号５２
９が入力されている。従って、ラッチ７０４は組合せ論
理回路７０３の出力データ信号を位相反転されたクロッ
ク信号５２９の立上りタイミングで取り込み、これを出
力データ信号として外部に出力する。
付きバッファ回路７０５で反転されたクロック信号５２
９が入力されている。従って、ラッチ７０４は組合せ論
理回路７０３の出力データ信号を位相反転されたクロッ
ク信号５２９の立上りタイミングで取り込み、これを出
力データ信号として外部に出力する。
【００３７】従って、受信ＬＳＩ５０９の入力側から見
ると、ラッチ７０４から出力されるデータ信号出力は、
クロック信号５２９のパルス幅だけ遅れたタイミングで
外部に出力されることになる。
ると、ラッチ７０４から出力されるデータ信号出力は、
クロック信号５２９のパルス幅だけ遅れたタイミングで
外部に出力されることになる。
【００３８】受信ＬＳＩ５０９〜５１２および５１３〜
５１６をこのように構成することにより、図４で説明し
たようなノイズによる悪影響を防止し、入力データ信号
を正確に取り込むことができる。従って、データ信号が
小振幅の場合には極めて有効なものとなる。
５１６をこのように構成することにより、図４で説明し
たようなノイズによる悪影響を防止し、入力データ信号
を正確に取り込むことができる。従って、データ信号が
小振幅の場合には極めて有効なものとなる。
【００３９】なお、データ信号とクロック信号の位相関
係は、クロック信号から次のデータ信号の切り替わりま
での時間が、データ信号の遅延時間ばらつきとクロック
信号のスキューとクロック信号のパルス幅の和になるよ
うに設定される。
係は、クロック信号から次のデータ信号の切り替わりま
での時間が、データ信号の遅延時間ばらつきとクロック
信号のスキューとクロック信号のパルス幅の和になるよ
うに設定される。
【００４０】図６は、受信ＬＳＩ５０９〜５１２および
５１３〜５１６の他の構成例を示す回路図であり、組合
せ論理回路７０３の出力信号を遅延回路７０６によって
所定時間遅延して出力するように構成したものである。
この場合、遅延回路７０６の遅延時間は、入力データ信
号がラッチ７０２に完全に取り込まるまでの時間よりや
や長い時間に設定されている。
５１３〜５１６の他の構成例を示す回路図であり、組合
せ論理回路７０３の出力信号を遅延回路７０６によって
所定時間遅延して出力するように構成したものである。
この場合、遅延回路７０６の遅延時間は、入力データ信
号がラッチ７０２に完全に取り込まるまでの時間よりや
や長い時間に設定されている。
【００４１】このような構成においても、図５と同様な
効果を得ることができる。
効果を得ることができる。
【００４２】以上のように、送信側においてデータ信号
に対するクロック信号の位相を送受信端の距離に応じて
制御して送信し、受信側においては受信したクロック信
号に同期してデータ信号を取り込むようにすることによ
り、ケーブル径を太くしたり、送受信回路素子等の物量
等を増加させることなく、高速データ信号の長距離伝送
が可能になる。
に対するクロック信号の位相を送受信端の距離に応じて
制御して送信し、受信側においては受信したクロック信
号に同期してデータ信号を取り込むようにすることによ
り、ケーブル径を太くしたり、送受信回路素子等の物量
等を増加させることなく、高速データ信号の長距離伝送
が可能になる。
【００４３】従って、このような信号伝送方法を使用す
れば、図８で示した計算機室２００においては、高速共
有記憶装置２０６に対して速い伝送速度を必要とする大
形計算機２０１，２０２やスーパーコンピュータ２０５
は高速共有記憶装置２０６の近くに配置し、速い伝送速
度を必要としない中，小形計算機２０３，２０４は、伝
送速度を遅くして接続距離を大きく取ることができる。
れば、図８で示した計算機室２００においては、高速共
有記憶装置２０６に対して速い伝送速度を必要とする大
形計算機２０１，２０２やスーパーコンピュータ２０５
は高速共有記憶装置２０６の近くに配置し、速い伝送速
度を必要としない中，小形計算機２０３，２０４は、伝
送速度を遅くして接続距離を大きく取ることができる。
【００４４】この場合、クロック信号の位相を伝送速度
に合わせて調整するだけであるので、同一のインタフェ
ースボードを異なった伝送速度と伝送距離で使用するこ
とができる。
に合わせて調整するだけであるので、同一のインタフェ
ースボードを異なった伝送速度と伝送距離で使用するこ
とができる。
【００４５】ところで、上記実施例においては、クロッ
ク信号の位相を伝送速度に合わせて制御しているが、図
８の計算機システムの起動時に、高速共有記憶装置２０
６との間で遅延時間測定用のデータ信号を送受し、デー
タ信号の実際の遅れ時間を測定し、この測定結果に基づ
いてクロック信号の位相を自動的に調整するように構成
することができる。
ク信号の位相を伝送速度に合わせて制御しているが、図
８の計算機システムの起動時に、高速共有記憶装置２０
６との間で遅延時間測定用のデータ信号を送受し、デー
タ信号の実際の遅れ時間を測定し、この測定結果に基づ
いてクロック信号の位相を自動的に調整するように構成
することができる。
【００４６】このようにすれば、ケーブルの伝送特性の
経年変化があっても常に安定した条件でデータ信号を伝
送することができ、信頼性を一層向上させることができ
る。
経年変化があっても常に安定した条件でデータ信号を伝
送することができ、信頼性を一層向上させることができ
る。
【００４７】
【発明の効果】以上説明したように本発明は、送信側に
おいてデータ信号に対するクロック信号の位相を送受信
端の距離に応じて制御して送信し、受信側においては受
信したクロック信号に同期してデータ信号を取り込むよ
うにしたため、ケーブル径を太くしたり、送受信回路素
子等の物量等を増加させることなく、高速データ信号の
安定した長距離伝送が可能になる。
おいてデータ信号に対するクロック信号の位相を送受信
端の距離に応じて制御して送信し、受信側においては受
信したクロック信号に同期してデータ信号を取り込むよ
うにしたため、ケーブル径を太くしたり、送受信回路素
子等の物量等を増加させることなく、高速データ信号の
安定した長距離伝送が可能になる。
【００４８】これにより、計算機室等においては各種装
置の設置場所の自由度を増すことができる等の効果が得
られる。
置の設置場所の自由度を増すことができる等の効果が得
られる。
【図１】本発明の作用を説明するための波形図である。
【図２】電子装置の例として大形計算機等及び周辺機器
を配置した計算機室を示す構成図である。
を配置した計算機室を示す構成図である。
【図３】クロック送信ＬＳＩの内部構成図である。
【図４】データ信号の出力タイミングを遅延させる理由
を示す波形図である。
を示す波形図である。
【図５】データ信号の受信ＬＳＩの内部構成例を示す回
路図である。
路図である。
【図６】データ信号の受信ＬＳＩの他の内部構成例を示
す回路図である。
す回路図である。
【図７】ケーブル長によって信号が鈍ることを示す波形
図である。
図である。
【図８】計算機室の配置例を示す構成図である。
３０１，３０２…データ信号、３０３，３０４…クロッ
ク信号、４０５，４０６…ノイズ、５２１…大形計算機
インタフェースボード、５２２…高速共有記憶装置イン
タフェースボード、５０１〜５０４，５０５〜５０８…
送信ＬＳＩ、５０９〜５１２，５１３〜５１６…受信Ｌ
ＳＩ、５１７，５１８…クロック送信ＬＳＩ、５２７，
５２８…可変遅延回路。
ク信号、４０５，４０６…ノイズ、５２１…大形計算機
インタフェースボード、５２２…高速共有記憶装置イン
タフェースボード、５０１〜５０４，５０５〜５０８…
送信ＬＳＩ、５０９〜５１２，５１３〜５１６…受信Ｌ
ＳＩ、５１７，５１８…クロック送信ＬＳＩ、５２７，
５２８…可変遅延回路。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 川島 誠一 神奈川県秦野市堀山下１番地 株式会社日 立製作所汎用コンピュータ事業部内
Claims (4)
- 【請求項１】 クロック信号に同期してデータ信号を送
信する信号伝送方法において、 送信側においてデータ信号に対するクロック信号の位相
を送受信端の距離に応じて制御して送信し、受信側にお
いては受信したクロック信号に同期してデータ信号を取
り込むことを特徴とする信号伝送方法。 - 【請求項２】 受信側は、自己に入力されるデータ信号
を取り込んだ後に次段に出力することを特徴とする請求
項１記載の信号伝送方法。 - 【請求項３】 クロック信号に同期してデータ信号を送
信する信号伝送装置において、 送信側に、データ信号に対するクロック信号の位相を送
受信端の距離に応じて制御して送信する位相制御手段を
設けたことを特徴とする信号伝送装置。 - 【請求項４】 受信側に、自己に入力されるデータ信号
を取り込んだ後に次段に出力する遅延手段を設けたこと
を特徴とする請求項３記載の信号伝送装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160693A JP2824193B2 (ja) | 1993-06-30 | 1993-06-30 | 信号伝送方法および装置 |
| US08/268,410 US5761253A (en) | 1993-06-30 | 1994-06-30 | Method and apparatus for signal transmission |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5160693A JP2824193B2 (ja) | 1993-06-30 | 1993-06-30 | 信号伝送方法および装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07141055A true JPH07141055A (ja) | 1995-06-02 |
| JP2824193B2 JP2824193B2 (ja) | 1998-11-11 |
Family
ID=15720431
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5160693A Expired - Lifetime JP2824193B2 (ja) | 1993-06-30 | 1993-06-30 | 信号伝送方法および装置 |
Country Status (2)
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|---|---|
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| JP (1) | JP2824193B2 (ja) |
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|---|---|---|---|---|
| JPH09307548A (ja) * | 1996-05-16 | 1997-11-28 | Nec Corp | データリンク装置およびネットワーク装置 |
| US6047021A (en) * | 1998-04-16 | 2000-04-04 | Grimes; James E. | Methods and apparatus for exchanging data |
| US6909127B2 (en) * | 2001-06-27 | 2005-06-21 | Intel Corporation | Low loss interconnect structure for use in microelectronic circuits |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095673A (ja) * | 1983-10-28 | 1985-05-29 | Nec Corp | バス転送レジスタ用集積回路 |
| JPS60101661A (ja) * | 1983-11-08 | 1985-06-05 | Nec Corp | デ−タ処理装置における装置間インタフエ−スのスキユウ補償方式 |
| JPS61139139A (ja) * | 1984-12-11 | 1986-06-26 | Toshiba Corp | 半導体装置の同期化方法およびこれに用いる半導体装置 |
| JPS63147253A (ja) * | 1986-12-10 | 1988-06-20 | Fujitsu Ltd | 装置間データ転送方式 |
| JPH04336825A (ja) * | 1991-05-14 | 1992-11-25 | Oki Electric Ind Co Ltd | ２段同期回路 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6386980A (ja) * | 1986-09-30 | 1988-04-18 | Toshiba Corp | 周期ノイズ除去装置 |
| JPH0786855B2 (ja) * | 1987-04-15 | 1995-09-20 | 日本電気株式会社 | シリアルデ−タ処理装置 |
| JPH0738575B2 (ja) * | 1988-01-13 | 1995-04-26 | 日本電気株式会社 | 半導体集積回路装置 |
| US4943984A (en) * | 1988-06-24 | 1990-07-24 | International Business Machines Corporation | Data processing system parallel data bus having a single oscillator clocking apparatus |
| JP3024130B2 (ja) * | 1988-07-22 | 2000-03-21 | 松下電器産業株式会社 | 任意位相抽出回路 |
| US5105444A (en) * | 1989-09-13 | 1992-04-14 | Atlantic Richfield Company | System for high speed data tranmission |
| JPH04291609A (ja) * | 1991-03-20 | 1992-10-15 | Matsushita Electric Ind Co Ltd | クロック切り替え制御装置 |
| JPH04307610A (ja) * | 1991-04-04 | 1992-10-29 | Mitsubishi Electric Corp | クロック切替え回路 |
| CA2066946A1 (en) * | 1991-05-16 | 1992-11-17 | George Philip Vella-Coleiro | Apparatus and method for synchronizing a plurality of remote transmission and receiving stations |
| US5323125A (en) * | 1993-03-15 | 1994-06-21 | Motorola, Inc. | Frequency agile method for transmitting multi-level data |
-
1993
- 1993-06-30 JP JP5160693A patent/JP2824193B2/ja not_active Expired - Lifetime
-
1994
- 1994-06-30 US US08/268,410 patent/US5761253A/en not_active Expired - Fee Related
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6095673A (ja) * | 1983-10-28 | 1985-05-29 | Nec Corp | バス転送レジスタ用集積回路 |
| JPS60101661A (ja) * | 1983-11-08 | 1985-06-05 | Nec Corp | デ−タ処理装置における装置間インタフエ−スのスキユウ補償方式 |
| JPS61139139A (ja) * | 1984-12-11 | 1986-06-26 | Toshiba Corp | 半導体装置の同期化方法およびこれに用いる半導体装置 |
| JPS63147253A (ja) * | 1986-12-10 | 1988-06-20 | Fujitsu Ltd | 装置間データ転送方式 |
| JPH04336825A (ja) * | 1991-05-14 | 1992-11-25 | Oki Electric Ind Co Ltd | ２段同期回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2824193B2 (ja) | 1998-11-11 |
| US5761253A (en) | 1998-06-02 |
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