JPS60101661A - デ−タ処理装置における装置間インタフエ−スのスキユウ補償方式 - Google Patents
デ−タ処理装置における装置間インタフエ−スのスキユウ補償方式Info
- Publication number
- JPS60101661A JPS60101661A JP20835983A JP20835983A JPS60101661A JP S60101661 A JPS60101661 A JP S60101661A JP 20835983 A JP20835983 A JP 20835983A JP 20835983 A JP20835983 A JP 20835983A JP S60101661 A JPS60101661 A JP S60101661A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4221—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus
- G06F13/4226—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being an input/output bus, e.g. ISA bus, EISA bus, PCI bus, SCSI bus with asynchronous protocol
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はデータ処理装置における装置間インタフェース
のスキュウ補償方式に関する。
のスキュウ補償方式に関する。
一般に、データ処理装置において、２つの装置。
例えは、チャネル装置と入出力制御装置とが離れたとこ
ろに設けられるような場合、これ等の装置間はインタフ
ェースケーブルによって結ばれ１通常、非応答確認方式
によって両者間にデータの転送が行われている。したが
って、これ等２つの装置の設置状況に応じて信号伝搬遅
延の異なるインタフェースケーブルを布設せねはならず
、そのために、これ等の装置には転送されてきたデータ
を読取るだめのタイミングを合わせるのに、スキュウ補
償方式が採用されている。しかし乍ら、この種、従来の
スキュウ補償方式は、許容最大ケーブル長を設定し、こ
のケーブル長によるスキーウを吸収することが可能なよ
うに、サンプリングのタイミングを一律に決定していた
。そのために、２つの装置間の距離、すなわち、ケーブ
ル長が短い場合でも、転送速度を上げることが出来ない
という欠点があった。
ろに設けられるような場合、これ等の装置間はインタフ
ェースケーブルによって結ばれ１通常、非応答確認方式
によって両者間にデータの転送が行われている。したが
って、これ等２つの装置の設置状況に応じて信号伝搬遅
延の異なるインタフェースケーブルを布設せねはならず
、そのために、これ等の装置には転送されてきたデータ
を読取るだめのタイミングを合わせるのに、スキュウ補
償方式が採用されている。しかし乍ら、この種、従来の
スキュウ補償方式は、許容最大ケーブル長を設定し、こ
のケーブル長によるスキーウを吸収することが可能なよ
うに、サンプリングのタイミングを一律に決定していた
。そのために、２つの装置間の距離、すなわち、ケーブ
ル長が短い場合でも、転送速度を上げることが出来ない
という欠点があった。
本発明の目的ｌ′ｉ、実際のケーブル長に応じて必要な
スキュウ保償時間を設定することにょシ、上記従来の欠
点を除去し、ケーブル長に応じた最大のデータ転送速度
を得ることのできるデータ処理装置における装置間イン
タフェースのスキーウ補償方式を提供することにある。
スキュウ保償時間を設定することにょシ、上記従来の欠
点を除去し、ケーブル長に応じた最大のデータ転送速度
を得ることのできるデータ処理装置における装置間イン
タフェースのスキーウ補償方式を提供することにある。
本発明によるデータ処理装置における装置間インタフェ
ースのスキーウ補償方式は、非応答確認方式によシイン
タフェ〜スケーブルを介して第１および第２の装置間で
データを転送する方式において、前記第１の装置に、前
記第２の装置へ制御信号を送出する手段と、該送出手段
による制御信号の送出時点から送出された該制御信号に
対する前記第２の装置からの応答信号が受けられるまで
の伝搬遅延時間を計る手段と、該計測された伝搬遅延時
間に基いて、転送されてきたデータを読取るだめの信号
のずれを補償するスキーウ補償手段とを有′することを
特徴とする。
ースのスキーウ補償方式は、非応答確認方式によシイン
タフェ〜スケーブルを介して第１および第２の装置間で
データを転送する方式において、前記第１の装置に、前
記第２の装置へ制御信号を送出する手段と、該送出手段
による制御信号の送出時点から送出された該制御信号に
対する前記第２の装置からの応答信号が受けられるまで
の伝搬遅延時間を計る手段と、該計測された伝搬遅延時
間に基いて、転送されてきたデータを読取るだめの信号
のずれを補償するスキーウ補償手段とを有′することを
特徴とする。
次に１本発明による実施例について２図面を参照して詳
細に説明する。
細に説明する。
第１図は２本発明による実施例の基本構成をブロック図
によシ示したものである。この図においてｉチャネル装
置１と入出力制御装＃２の間は非応答確認方式によるイ
ンタフェース（以後インタフェースと略称する）３で接
続されている。なお。
によシ示したものである。この図においてｉチャネル装
置１と入出力制御装＃２の間は非応答確認方式によるイ
ンタフェース（以後インタフェースと略称する）３で接
続されている。なお。
本発明においては、この非応答確認方式を、インタグが
送信され、インタグに対するアウトタグが受信される前
に次のインタグを送信可能にする方式と定義する。
送信され、インタグに対するアウトタグが受信される前
に次のインタグを送信可能にする方式と定義する。
第２図は、第１図における入出力制御装置２の具体的な
構成をインタフェース３との関連においてブロック図に
よシ示したものである。この入出力制御装置２において
、マイクロプロセソ？ ２−１は制御指示線１０３によ
シデータ転送制御回路２−２を制御し、その制御結果は
接続線１０４を介して得られる。一方、データ転送制御
回路２−２の制御出力は、接続線１０１にょジインタン
エース３のインタグとダート信号発生回路２−３の開始
入力端子Ｓに与えられる。インタフェース３のアウトタ
グは接続＃１０２を介して転送制御回路２−２とダート
信号発生回路２−３の終了入力端子Ｒ及び遅延回路２−
６の入力端子に加えられる。ケ゛−ト信号発生回路２−
３の出力は接続線１０５にょシヵウンタ２−４のカウン
ト許可入力端子Ｅに供給される。
構成をインタフェース３との関連においてブロック図に
よシ示したものである。この入出力制御装置２において
、マイクロプロセソ？ ２−１は制御指示線１０３によ
シデータ転送制御回路２−２を制御し、その制御結果は
接続線１０４を介して得られる。一方、データ転送制御
回路２−２の制御出力は、接続線１０１にょジインタン
エース３のインタグとダート信号発生回路２−３の開始
入力端子Ｓに与えられる。インタフェース３のアウトタ
グは接続＃１０２を介して転送制御回路２−２とダート
信号発生回路２−３の終了入力端子Ｒ及び遅延回路２−
６の入力端子に加えられる。ケ゛−ト信号発生回路２−
３の出力は接続線１０５にょシヵウンタ２−４のカウン
ト許可入力端子Ｅに供給される。
このカウンタ２−４は、別に接続線１１２を介して端子
ＣＰヘクロック信号を入力し、カウント出力を出力線１
０６によ）マイクロプロセッサ２−１とデコーダ２−５
へ供給する。デコーダ２−５の２つの出力は、それぞれ
出力線１０７および１０８を介して選択回路２−７の選
択入力端子ＳＱおよびｓｌにそれぞれ与えられる。遅延
回路２−６の２つの出力は、それぞれ接続線１０９およ
び１１０を介して選択回路２−７の被選択入力端子Ｄｉ
およびＩ）０にそれぞれ与えられる。選択回路２−７の
出方は接続線１１１によシＤ形フリツノフロッグで構成
される出力データレジスタ２−８のクロック入力端子Ｃ
Ｐに加えられる。出力データレジスタ２−８のデータ入
力には、インタフェース３のバスアウト信号がデータ線
１００を介して与えられる。なお。
ＣＰヘクロック信号を入力し、カウント出力を出力線１
０６によ）マイクロプロセッサ２−１とデコーダ２−５
へ供給する。デコーダ２−５の２つの出力は、それぞれ
出力線１０７および１０８を介して選択回路２−７の選
択入力端子ＳＱおよびｓｌにそれぞれ与えられる。遅延
回路２−６の２つの出力は、それぞれ接続線１０９およ
び１１０を介して選択回路２−７の被選択入力端子Ｄｉ
およびＩ）０にそれぞれ与えられる。選択回路２−７の
出方は接続線１１１によシＤ形フリツノフロッグで構成
される出力データレジスタ２−８のクロック入力端子Ｃ
Ｐに加えられる。出力データレジスタ２−８のデータ入
力には、インタフェース３のバスアウト信号がデータ線
１００を介して与えられる。なお。
接続ａ１００および１０６には、複数の信号が与えられ
るが、ここでは代表して１つの線で光示している。
るが、ここでは代表して１つの線で光示している。
第３図（ａ）は、ライト転送、すなわち、チャネル装置
ｌから入出力制御装置２の方向へデータを転送する場合
における実施例の動作を説明するだめのタイムチャート
、まだ、第３図（ｂ）は、リード転送、すなわち、入出
力制御装置２からチャネル装置１の方向へデータを転送
する場合における実施例の動作を説明するためのタイム
チャートである。
ｌから入出力制御装置２の方向へデータを転送する場合
における実施例の動作を説明するだめのタイムチャート
、まだ、第３図（ｂ）は、リード転送、すなわち、入出
力制御装置２からチャネル装置１の方向へデータを転送
する場合における実施例の動作を説明するためのタイム
チャートである。
なお、チャネル装置ｌにおいて、パスインのデータを取
込むだめの入力データレジスタ、遅延回路の出力及び選
択回路の出力は第２図と対応させることによって、その
構成が容易に理解できるので。
込むだめの入力データレジスタ、遅延回路の出力及び選
択回路の出力は第２図と対応させることによって、その
構成が容易に理解できるので。
チャネル側の回路は省略しである。次に第２図（ａ）お
よび（ｂ）のタイムチャートを参照し、実施例の動作に
ついて説明する。先ず、マイクロゾロセ、す２−１の指
示ａによりデータ転送制御回路２−２が出力すを発生し
、これをインタグとしてチャネルへ送ると同時に、ダー
ト信号発生回路２−３の開始入力端子Ｓに送る。これに
よって、ダート信号発生回路２−３の出力Ｃが論理ｔｔ
、 ｎとなる。カウンタ２−４は、あらかじめマイク
ロプロセッサ２−１によりリセットされているものとす
れば、初期値からクロック人力ｄをカウントする。チャ
ネル装置ｌよりアウトタグｅが送られてくると、接続線
１０２を介してダート信号発生回路２−３の終了入力端
子Ｒに供給されるので、ダート信号発生回路２−３の出
力Ｃは論理°゛０”となシ、先にカウントを開始したカ
ウンタ２−４のカウント動作を停止させる。この停止時
のカウント値は、クロック信号ｄの繰返しの数をインタ
グの送信から受信までの時間に対し十分な値に選択する
ことにょシ、応答信号に応じた値によシ得られる。した
がって、このカウンタ２−４のカウント値ｆをデコーダ
２−５でデコードすれば、カウント値に応じてデコーダ
２−５の出力端子ＴＯ２またはＴＩのどちらか一方の出
力が論理゛１′″となシ、他方の出力が論理パ０″″と
なる。この出力が選択回路２−７の選択入力端子ＳＯお
よびｓｉに加えられると、他方被選択入力端子ＤＯおよ
びＤｌに与えられる遅延回路２−６の出力に応答して遅
延出力が選択される。選択された出力ｇは出力データレ
ノスタ２−８にクロック入力として加えられ、これによ
りてバスアウトが取シ込まれる。
よび（ｂ）のタイムチャートを参照し、実施例の動作に
ついて説明する。先ず、マイクロゾロセ、す２−１の指
示ａによりデータ転送制御回路２−２が出力すを発生し
、これをインタグとしてチャネルへ送ると同時に、ダー
ト信号発生回路２−３の開始入力端子Ｓに送る。これに
よって、ダート信号発生回路２−３の出力Ｃが論理ｔｔ
、 ｎとなる。カウンタ２−４は、あらかじめマイク
ロプロセッサ２−１によりリセットされているものとす
れば、初期値からクロック人力ｄをカウントする。チャ
ネル装置ｌよりアウトタグｅが送られてくると、接続線
１０２を介してダート信号発生回路２−３の終了入力端
子Ｒに供給されるので、ダート信号発生回路２−３の出
力Ｃは論理°゛０”となシ、先にカウントを開始したカ
ウンタ２−４のカウント動作を停止させる。この停止時
のカウント値は、クロック信号ｄの繰返しの数をインタ
グの送信から受信までの時間に対し十分な値に選択する
ことにょシ、応答信号に応じた値によシ得られる。した
がって、このカウンタ２−４のカウント値ｆをデコーダ
２−５でデコードすれば、カウント値に応じてデコーダ
２−５の出力端子ＴＯ２またはＴＩのどちらか一方の出
力が論理゛１′″となシ、他方の出力が論理パ０″″と
なる。この出力が選択回路２−７の選択入力端子ＳＯお
よびｓｉに加えられると、他方被選択入力端子ＤＯおよ
びＤｌに与えられる遅延回路２−６の出力に応答して遅
延出力が選択される。選択された出力ｇは出力データレ
ノスタ２−８にクロック入力として加えられ、これによ
りてバスアウトが取シ込まれる。
このことは、インタグからアウトタグまでの応答時間に
応じてアウトタグを遅延させ、この遅延出力が出力デー
タレジスタ２−８のクロック人力ｇとなることを意味す
るから、これによって、バスアウトのサンプリングをケ
ーブルの長さに応じて自動的に設定することができる。
応じてアウトタグを遅延させ、この遅延出力が出力デー
タレジスタ２−８のクロック人力ｇとなることを意味す
るから、これによって、バスアウトのサンプリングをケ
ーブルの長さに応じて自動的に設定することができる。
第３図（ａ）のタイムチャートに見られるｔｌ及びｔ２
は、チャネルからバスアウトとアウトタグとを同時に送
出した場合に、各々の信号が別々のケーブルで送られる
ことによる伝搬時間の相違によって、アウトタグに対す
る相対時間に差の生ずることを示している。したがって
、従来技術によシ、もし２点でデータをサンプリングし
ようとすれば、誤ったデータとなるであろう。
は、チャネルからバスアウトとアウトタグとを同時に送
出した場合に、各々の信号が別々のケーブルで送られる
ことによる伝搬時間の相違によって、アウトタグに対す
る相対時間に差の生ずることを示している。したがって
、従来技術によシ、もし２点でデータをサンプリングし
ようとすれば、誤ったデータとなるであろう。
第３図（ｂ）に見られるリード転送の場合の動作も。
本質的には第３図（ａ）の場合と変わシが々い。このチ
ャートによれば、ｔ３とｔ４とは、入出力制御装置２側
でインタグとバスインとを同時にセットした場合のチャ
ネル装置１側におけるインタグとバスインとの相対的な
時間差を示している。このことから、チャネル側におい
ては、カウンタを設けるかわシに人出力制御装置２から
前記応答時間計測結果を受取ることによって、データサ
ンプリング位置を選択可能なように構成／することがで
きる。なお、第３図（ａ）および（ｂ）のチャートにお
いて。
ャートによれば、ｔ３とｔ４とは、入出力制御装置２側
でインタグとバスインとを同時にセットした場合のチャ
ネル装置１側におけるインタグとバスインとの相対的な
時間差を示している。このことから、チャネル側におい
ては、カウンタを設けるかわシに人出力制御装置２から
前記応答時間計測結果を受取ることによって、データサ
ンプリング位置を選択可能なように構成／することがで
きる。なお、第３図（ａ）および（ｂ）のチャートにお
いて。
（Ｉｌｏ）の付記された信号は入出力制御装置２側から
の送出を示し、（ＣＨ）の付記された信号はチャネル装
置１側からの送出を示している。！、た。第３図（ｂ）
において、遅延回路２’−６，選択回路２′−７および
入力データレジスタ２′−８は、それぞれ第２図の遅延
回路２−６２選択回路２−７および出力データレジスタ
２−８に相当するチャネル装置ｌ側の回路を示している
。
の送出を示し、（ＣＨ）の付記された信号はチャネル装
置１側からの送出を示している。！、た。第３図（ｂ）
において、遅延回路２’−６，選択回路２′−７および
入力データレジスタ２′−８は、それぞれ第２図の遅延
回路２−６２選択回路２−７および出力データレジスタ
２−８に相当するチャネル装置ｌ側の回路を示している
。
上記の実施例においては、インタフェースケーブルを狭
んでチャネル装置と入出力制御装置とが結ばれる場合を
例に挙けたが、このほか、データ処理装置を構成する互
に離れたところに設けられた他の装置間でデータを転送
する場合にも適用されることは言うまでもない。
んでチャネル装置と入出力制御装置とが結ばれる場合を
例に挙けたが、このほか、データ処理装置を構成する互
に離れたところに設けられた他の装置間でデータを転送
する場合にも適用されることは言うまでもない。
以上の説明により明らかなように２本発明によれはケー
ブル長に対応して信号の応答時間を計り。
ブル長に対応して信号の応答時間を計り。
その結果によりスキュウ補償時間を設定することができ
るから、ケーブル長の短い場合に適用して。
るから、ケーブル長の短い場合に適用して。
その転送速度を増すことが可能になり、処理能率および
信頼性の向上に対して得られる効果は太きい。
信頼性の向上に対して得られる効果は太きい。
第１図は本発明による実施例の基本構成を示すブロック
図、第２図は、第１図における入出力制御装置の具体的
な構成を示すブロック図、第３図（−）および（ｂ）は
、それぞれライト転送およびリード転送の場合における
実施例の動作を説明するだめのタイムチャートである。 図において、ｌはチャネル装置、２は入出力制御部層、
３はインタフェース、２−１はマイクロプロセッサ、２
−２はデータ転送制御回路、２−３はダート信号発生回
路、２−４はカウンタ、２−５はデコーダ、２−６は遅
延回路。
図、第２図は、第１図における入出力制御装置の具体的
な構成を示すブロック図、第３図（−）および（ｂ）は
、それぞれライト転送およびリード転送の場合における
実施例の動作を説明するだめのタイムチャートである。 図において、ｌはチャネル装置、２は入出力制御部層、
３はインタフェース、２−１はマイクロプロセッサ、２
−２はデータ転送制御回路、２−３はダート信号発生回
路、２−４はカウンタ、２−５はデコーダ、２−６は遅
延回路。
Claims (1)
- 【特許請求の範囲】 ■ 非応答確認方式によジインタフエースケーブルを介
して第１および第２の装置間でデータを転送する方式に
おいて、前記第１の装置に、前記第２の装置へ制御信号
を送出する手段と、該送出手段による制御信号の送出時
点から送出された該制御信号に対する前記第２の装置か
らの応答信号が受けられるまでの伝搬遅延時間を計る手
段と。 該計測された伝搬遅延時間に基いて、転送されてきたデ
ータを読取るだめの信号のずれを補償するスキュウ補償
手段とを有することを特徴とするデータ処理装置におけ
る装置間インタフェースのスキュウ補償方式。 以下余白
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20835983A JPS60101661A (ja) | 1983-11-08 | 1983-11-08 | デ−タ処理装置における装置間インタフエ−スのスキユウ補償方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20835983A JPS60101661A (ja) | 1983-11-08 | 1983-11-08 | デ−タ処理装置における装置間インタフエ−スのスキユウ補償方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60101661A true JPS60101661A (ja) | 1985-06-05 |
Family
ID=16554981
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20835983A Pending JPS60101661A (ja) | 1983-11-08 | 1983-11-08 | デ−タ処理装置における装置間インタフエ−スのスキユウ補償方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60101661A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07141055A (ja) * | 1993-06-30 | 1995-06-02 | Hitachi Ltd | 信号伝送方法および装置 |
-
1983
- 1983-11-08 JP JP20835983A patent/JPS60101661A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH07141055A (ja) * | 1993-06-30 | 1995-06-02 | Hitachi Ltd | 信号伝送方法および装置 |
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