JPH02162855A - ディジタルデータ通信装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の産業上利用分野） 本発明はディジタルデータ通信装置に圓し、特に主局と
複数の従局を有するディジタルデータ通信装置において
複数の従局から主局に１４時にディジタルデータを送信
する場合の同１ｉｌｌ方式に１１１１する。

（発明の背景） 一つの主局で、複数の従局が有線回線を介して連続的に
送出するディジタルデータを受信するシステムでは、転
送データを正しく再現するためのデータビット同期と各
従局から送られたデータの同時刻性の識別を必要とする
場合の時間同期の２つが問題になる。

主局で各従局から得られたデータの同時刻性を、データ
受信後の処理において容易に識別するには、各従局から
送られてくるデータの一区切り、例えばデータ伝送単位
である１データブロツク毎に同時刻に得られることが、
受信後のデータ処理にとり好ましい。

例えば人工的に地震を起し、多数の１１１ＩＩｌ地点で
地震波をＩＩＩＩＩＩＬ、て地震波データを中央局に送
り中央局でデータ処理を行う場合に、同時刻に各観測地
点でＩＩ測された地震波のデータは同時刻のデータとし
て中央局で処理する必要があり、各観測地点即ち従局か
ら中央局部ら主局に同時刻に送られるデータは、同時刻
データとして蓄積することが必要となり、各従局から同
時刻に送られるデータが含まれる各データブロックは同
時刻に１８で受信されることがその後のデータ解析を行
う上で好都合である。

（従来の技術） 従来の方式には、データビット同期方式としては、数ピ
ットル数十ビット分のプリアンブルを用いる方式や調歩
同期方式があるが、ここで同ＩＪ　Ｇ、１多対向局等の
ものであり、複数の従局からのデータ伝送があった場合
の同時刻性については何等考慮されていない。

時間同期方式として、ＮＨＫ−ＦＭ放送の正時報で時刻
修正する時計を各従局に設置して、転送データに時刻デ
ータを挿入する方式があるが、この方式は、各従局に時
計の設置が必要になり、また各時計で得られる時刻には
比較的大きな時間誤差が含まれている。一般に時間誤差
は±１００ｍ５といわれている。な・お、高精度のもの
は高価である。

又、時間同期方式としては再に、双方向伝送路を使用し
て、主局が各従局に対し同時に時刻同期信号を発行する
方式があり、この方式は各従局が受信した時刻信号を転
送データに１き込み、主局へ送り返すものであるが、時
刻信号をデータに混入する分だけ転送データ量が減り、
又各従局からの信号の同期位置が異る場合に、同期信号
で一括されるデータの時刻が異なると処理が複雑になる
。

各従局及び主局のデータ転送タイミングクロックをそれ
ぞれ独立したものとした場合に主局において、各従局が
連続的に送出する転送データ間に、Ｉ１８＠の経過に伴
って大きくなるｖＩ間差が生じる。

従来方式では、この時間差に比例して、受信データ間の
同時刻性が失われて行き、データの欠落が生じることに
もなる。

主局から従局に送るデータに基づき従局でクロック信号
を作成する従局向１１方式をとる従局同期方式により、
各従局で主局のクロックと同期したクロックを用いてデ
ータを転送する方式も考えられるが、データの転送が主
に従局から主局に対して行われ主局から各従局へのデー
タ転送は少ない場合にはこの方式をとることは困難であ
り、又従局同期をとった場合でもデータ伝送誤りにより
各従局から主局へのデータ転送における各回線の同期信
号位置がずれた場合、及び誤りの集積によりこのずれが
大になった場合に、データの同時刻性を保ってデータ処
理をすることが困難になる。

（発明の目的） 本発明の目的は複数の従局と主局との間でディジタルデ
ータの伝送を行う場合に各従局からほぼ同時に送信する
データの各ブ［１ツクは主局でほぼ同時刻に受信される
ようにするディジタルデータ通信装置を提供することで
ある。

（発明の概要） 本発明では、各従局からのデータの同時刻性を得るため
に、ディジタルデータ伝送で用いる同期用コードを可変
長とし、主局で各従局からのデータの、同期用コードが
所定の時間巾内に受信されない場合には、同期用コード
の到着が遅い従局に対しては制御情報を送って該従局か
らの同期用コードを短縮し、一定長のデータビットと同
期用コードからなる各データブロックが到来する毎に、
短縮した分だけ同期用コードが早く到着するようにし、
同期用コードの到着が早い従局に対しては制ｔＵｔ債報
を送って該従局からの同期用コードを長くして各データ
ブロックが到来する毎に伸長した分だけ同期用コードが
♀く到来するようにし、各従局からの同期用コードの時
間位置が所定範囲を越えてずれた場合にこれを較正して
各従局からの同期用コードがほぼ同時刻に主局に到着す
るようにしている。

これにより各従局からほぼ同時刻に送出される各データ
を主局ではほぼ同時刻に到着する各データブロックに含
めた形で受信でき、以降のデータ同時刻性が重要とされ
るデータ処理を容易に行うことができる。

同期用コードを前段部分と後段部分とからなるようにし
、前段部分の後端部の値と後段部分の前端部の値とを等
しくし、通常時には前段部分の１模に後段部分を続け、
上記の値のビットを前段部と１Ｍ段部との間に挿入した
形式、又は前段部分の後端部と後段部分の前端部とを重
畳した形式とすることにより同期用コードの伸長及び短
縮を行う。

主局では同期用コードの前段部分と後段部分とを、ｌｆ
１列的に検出し、前に検出した同期用」−ド後端部分の
後に所定長のデータブロックが到来した時点で前段部分
が到来した場合にこれを同期用コードの前段部分として
検出し、前段部分の検出後に後段部分が検出されたとき
は同期用コードが検出されたものと識別する。前段部分
検出後に伝送エラーにより後端部と同じ形式のコードが
所定後端部分位置より後で検出された場合はその時点で
は同期がとれたものと識別するが、この後段部分検出後
の所定後データが伝送された後に前段部分が到来しない
ことで同期誤りと検出される。猶、データの損失を防ぐ
ために主局において同期用コードが検出されなくても受
信データブロックを取り込むようにしてもよい。

（実施例） 本発明に係る同期方式を採用したディジタル伝送システ
ムの一実施例の構成を第１図に示す。

第１図において従局１乃至５は主局６に４線式回線を介
して接続される。従８１はディジタルデータを発生する
ディジタルデータ源７、ディジタルデータ源からのデー
タを受は所定のデータブロック毎に、主局からのＩｌｌ
　ｔｉｌｌに従った同期コードを付して出力するサブコ
ントロールユニット（ＳＣＵ）８及びＳＣＵからのデー
タを変調してＭＣＵに送り、主局からの変調された制御
信号を受けてこれを復調しＳＣＵに送るモデム９を有す
る、従局２−５も夫々従局１のディジタルデータ源７．
５ｃｕｓ、モデム９と夫々同じ構成のディジタルデータ
源７．１０．１３．１６，１９．５ＣＵ１１．１４，１
７，２０、モデム１２．１５．１８．２１を有する。主
局６は各従局のモデム９−２１と４１回線を介して接続
されるモデム１０１−１０５を有し、モデム１０１−１
０５の各々は従局からの変調された信号を受けこれを復
調してマスクコントロールユニット（ＭＣＬＪ）２２に
送り、又ＭＣＵ　２２から制御信号を受けてこれを変調
して４線式回線に送出する。ＭＣＵ　２２は各モデム１
０１−１０５からの復調されたデータを受け、これを侵
述するようにシフトレジスタに蓄積し、各従局からの同
期コードが得られたことを検出してデータを内蔵するマ
イクロプロセツサのメモリに一時蓄積し、このデータを
０１フＵ２３に接続されたメモリ２４に転送づる。

第２図に５ＣＵ８の構成を示す。第２図において、ディ
ジタルデータ源７のディジタルデータはマイクロプロセ
ッサユニット（ＭＰＵ）３０により読出されバッファ３
１を介してシフトレジスタ３２に蓄積される。ＭＰＬＩ
３０はディジタルデータ読出しに際しディジタルデータ
源に脱出しυ制御のための制御信号を送る。モデム９は
主局６からｉＩＪ御信号を受け、これをＭＰＵ３０に送
り、ＭＰｔＪ３０はこの制御信号に含まれるυ制御命令
を１Ｉ１１１１１レジスタ３５に蓄積する。

時間較正制御回路３４は［デム９から送信デ−タタイミ
ングクロツクを受け、制御レジスタ３５に蓄積された制
−情報に従い時間較正を行わない通常時の同期用コード
又は時間較正を行う場合の同期用コードをＯＲゲート３
６、モデム９を介して主局６に送り、次いで所定長のデ
ータビットをシフトレジスタ３２からＯＲゲート３６、
モデム９を介して主局６に送る。

第３図にＭＣＬＩ２２の構成を示ず。ＭＣＬＩ　２２に
おいて従局１−５に夫々４Ｂ式回線を介して接続される
モデム１０１−１０５に結合されたシフトレジスタ１１
１−１１５が設けられ、これらのシフトレジスタは夫々
対応するモデムを介して対向する従局から同期用コード
及びデータビットの各ビットを順次受けてシフトインす
る。各従局に対応してデータビット同期制御回路１２１
−１２５、時間較正制御回路１３１−１３５が設けられ
る。図には従局１及び５に夫夫対応するものを示す。デ
ータビット同期制御回路１２１は対応する従局からモデ
ム１０１を介して送られるデータ中の同期用コードを検
出して同期検知信号４１を出力してＡＮＤゲート８０に
送り、同期用コードが検出されないときは再同期制御信
号５１を出力する。同期検知信号４１及び再同期制御信
号５１はマイクロプロセッサユニット（ＭＰＵ）８２に
送られる。データビット同期ｌ１１１１に１回路１２１
で同期検知信号４１が所定の時間巾を外れて検出された
ときは時間較正ｉｌｌ　ａ回路１３１から正又は負の時
間較正制御信号６１１，６１２の何れかが発生されＭＰ
Ｕ８２°送られる。ＭＰＵ８２は再同期制御信号５１を
受けると従局１に再同期命令を送り再同期データ送出を
行わせる。又、ＭＰＵ８２は時間較正制御信号を受ける
と従局１に時間較正命令を送って時間較正を行わせ、時
間較正１．ＩＩ　ａ１１回路１３１にリセット信＠７１
を送り該回路をリセットする。他の各従局についてのデ
ータビット同１！１１制御回路、時間較正制御回路にお
ける較正及び動作ならびにＭＰＵ８２の動作は夫々従局
１についてのものと同様である。従局５については、デ
ータビット同期ｔ、ＩＩ御回路１２５は同期用コードを
検出すると同期検知信号４５を出力し、同期用コードが
検出されないときは再同期制御信号５５を出力し、時間
較正制御回路１３５は時間較正を１６ときは正、負の時
間較正命令信＠６５１．８５２の何れかを送出し、ＭＰ
Ｕ８２°は再同期制御信号、時間較正！−１＠信号を受
けて従局５に再同期命令、時間較正命令を送る。

全従局につき同期用コードが検出され各データビット同
ｍ　Ｉｌｌ　８回路からの同期検知信号がＨになるとＡ
ＮＤゲート８０が動作しフリツプフロツプ８１がセット
されマイクロプロセッサユニット（ＭＰＵ）８３にデー
タ１込み要求信号を送り、マイクロプロセッサユニット
８３はシフトレジスタ１１１−１１５に蓄積されたデー
タをバッフアメｔす８４に一時蓄積しマルチプレクサ８
５を介しＭＰＬＩ８３のメモリ８６又は８７にデータ１
込み要求がある毎に交互に肉込む。メモリ８６．８７の
一方にバッファメモリ８４から書込んでいるときは他方
のメモリからＣＰＵ２３のメモリ２４にデータをＤＭＡ
転送する。

ある従局につき、他の従局からのデータには同期用コー
ドが検出されたが当該従局からのデータに同期用コード
が検出されなかったときはデータの損失を防ぐために全
従局につぎ、シフトレジスタ１１１−１１５に蓄積され
た各データをメモリ８６又は８７に読込むようにするこ
ともできる。

ＭＰＵ８２°ＣＰＵ２３に回線状態等の情報を送る。又
ＣＰＵ２３から制御命令を受はモデムのＩｌｌ　ｔｌｌ
ｌ等を行う。

次に従局から主局に送るデータの形式について述べる。

本実施例において、転送データ間の同時刻性と転送デー
タの１■現性及びデータビット効率を向上させるため、
データの形式は第４図に示すように、データブロックの
先頭部５〜７ビツトを用いた同期用コードとデータビッ
トで構成されている。

当初、又は伝送誤り発生後に同期をとる場合には第５図
に示すようにデータ部分をオール０とした第５図に示す
データビット再同期用データ形式のデータを従局から主
局に送り主局で同期コード検出を行う。

同期用コードは時間較正を行わない通常時には第６図に
示すようにｏ１１ｉｏｏ”の６ピツト構成、負方向の時
間較正時には第７図に示すように“０１１００″の５ビ
ツト構成、また正方向の時間較正時には第８図に示すよ
うに°”０１１１１００″の７ピツトで構成される。

同期用コードは前段部分”　０１１　”後段部分“１０
０”を有し、前段部分の後端部“１″と後段部分の前端
部“１′′とは値が等しく前段部分の後端部と後段部分
のＩｙＩ端部の間に“１″′を挿入し又はこれらを重畳
させることにより伸長又は短縮をすることができる。

データビット同期は、ＭＣＬＩ２２の、各従局に対応す
るデータビット同期制御回路において、データブロック
毎に、同期用コードの’０１１”と“１００　”のビッ
ト構成を監視して、一致すれば同ｍ用コードが検出され
たとして’　１００　”以侵のビットをデータとして扱
い、また１つ前即ち検出された同期用コードの直前のデ
ータブロックを読み込む。もし一致しなければ、ＭＣＬ
Ｉ２２は該当従局に対して、第５図に示すデータビット
再同期用データ形式の送信開始命令を発行する。

ＭＣＵ２２のデータビット同期制御回路は、データ分の
ビットが全て“０′″になることで、同期用コードの０
１１″と“ｉ　ｏｏ”のビット構成を容易に検知でき、
データビット同期を得ることができる。ＭＣＵ２２は、
データビット同期が得られたことを確認侵、従局に対し
て、データビット再同期用データ形式の送信終了命令を
発行する。

同時刻性を確保するための時間同期は、各従局に対応す
る時間較正１／Ｊ　１１１回路において、データビット
同期制御回路が同期用コード゛’０１１”と“１００′
″のビット構成を検知した時に出力する同期検知信号を
ある一定の時ｌ！１１５１隔内に監視して、信号が設定
された時間幅内に得られない場合、ＭＣＵ２２は、常に
設定時間幅内で同期検知信号が得られるように、当該従
局に対して、第７図に示す口方向の時間較正時のデータ
形式、または第８図に示す正方向の時間較正時のデータ
形式の送信開始命令を発行する。

次に第９図に同期用コードと同期検知信号の関係を示す
。

第９図のりに受信タイミングクロックを示す。

時間較正を行わない通常時の同期コードは（へ）に示す
ように“０１１１００”でこの後にデータが続く。Ｑう
に時間較正を行わない通常時の同期検知信号を示す。負
方向の時間較正時の同期用コードを０に示し、この場合
の同期検知信号を（ホ）に示す。

正方向の時間較正時の同期用コードを（へ）に示し、こ
の場合の同期検知信＠（υに示す。

負方向の時間較正操作時には、データブロック長が通常
のデータ形式時に比べて１ピツト分短縮される。すなわ
ち、同期検知信号の発生する時間間隔は、データブロッ
ク転送毎に、１ピツ］・に要する転送時間６１分だけ短
くなる。従って、時間較正操作時の転送データブロック
数をＮ１通常時のデータ形式Ｎ個の転送に要する時間を
王とすれば、１時間後の修正―はマイナス（−）（Ｎ傘
Δ■）となる。

また、正方向の時間較正操作時は、データブロック長が
通常のデータ形式時に比べて１ピツト分伸張される。す
なわち、同期検知信号の発生する時間間隔はデータブロ
ック転送毎に、ΔＴだけ長くなる。従って、１時間後の
修正量はプラス（＋）（Ｎ率ΔＴ）となる。

該当従局のＳＣＵは予め設定されたデータブロック数の
転送後、データ形式を時間較正時のものから通常時のも
のに切り替える。

次にデータビット同期の検出及び時間較正を第１０、第
１１図を参照して説明する。第１０図はＭＣＵ２２にお
けるデータビット同期ｆｆＪＩ　１１１回路１２１の構
成を示し、第１１図は第１０図の回路中の各部の波形を
表す。第１０図において、モデムから送られてくる従局
からの受信データは［１１９１を介してシフトレジスタ
１９１及び１９２に与えられるが、ＡＮＤゲート１９３
，１９４から夫夫クロック信号が入力された場合に受信
データは各シフトレジスタに入力される。同期コードに
続くデータが入力されているときは比較器１９５の出力
は低レベル（Ｌ）でＮＡＮＤゲート１９６の出力は＾レ
ベル（Ｈ）であり、モデムから線１９７を介して送られ
てくる受信データタイミングクロックはＡＮＤゲート１
９８を介してカウンタ１９９に入力されカウントされる
。カウンタ１９９の値が比較器１９５に設定されたデー
タ長の値（本実施例では４２）に等しくなると比較器１
９５の出力はＨになりＮＡＮＤゲート１９６の出力がし
となりカウンタ１９９によるカウントは停止する。従っ
て比較器１９５の出力２００にはト１が保持される。信
号８２００が１１になると、同期コード検出前には比較
！２０１，２０２の出力は［なのでＮＡＮＤゲート２０
３．２０４の出力はＨであり、受信データはシフトレジ
スタ１９１．１９２にタイミングクロック１９７に従っ
て入力される。シフトレジスタ１９１に入力された３ビ
ツトのパターンが比較器２０１に設定された同期用コー
ドのビットパターン“０１１”に等しいとぎは比較器２
０１の出力２０５のレベルがＨになり、ＮＡＮＤゲート
２０３の出力がＬになってＡＮＤゲート１９３は閉ざさ
れ、比較ｉ５！２０１の出力２０５はｌ−１を保持する
。比較器１９５の出力２００が！」になると受信タイミ
ングクロック１９７はＡＮＤゲート２０６を介してカウ
ンタ２０７に与えられ、カウンタ２０７の値が比較器２
０８に設定された値１１３１１に等しくなると比較器２
０８の出力２１５がＨになり、この時点で比較器２０１
の出力がしでＮＡＮＤゲート２０３の出力がＨであれば
、即ち、４２ピツトのデータの入力の直接に同期コード
“０１１　”が検出されない場合には、ＡＮＤゲート２
１０から再開ＩＩ制御信号５１が出力される。次にシフ
トレジスタ１９２に入力された３ビツトのパターンが比
較器２０２に設定されたビットパターン゛’　１００　
”に等しいときは、比較器２０２の出力２１２のレベル
がＨになり、比較ｆｉ２０１．２０２の各出力が共にＨ
になったことでＡＮＤゲート２１３の出力である同期検
知信号４１がＨになり、各データビット同期制御回路か
ら同期検知信号が得られると第３図のシフトレジスタ４
１−４５に記憶された従局からの受信データはメモリ８
６又は８７に記憶される。

又同時に、同期検知信号によりカウンタ１９９２０７が
リセットされる。同期用コードが検出されず再開Ｉ′１
υＪｌｌｌ信号５１が“Ｈ”になると、該当する従局の
ＳＣＵに対して、第５図に示すデータビット再同期用デ
ータ形式の送信開始命令を発行する。

比較器１９５の出力信号２００が“Ｈ”、比較器２０１
の出力信号２０５と比較器２０２の出力信号２１２が“
Ｌ　１１の状態で、受信データが第５図に示ずデータビ
ット再同期用データ形式になると、データ分４２ピット
は全て“０”となり、同期用コード分６ビツ］・（通常
）が’０１１１００”となることで、同期用検知信号を
得ることができる。ＭＣＬＩ　２２は、データビット同
期が得られたことを確、１１１、該当ＳＣＵに対してデ
ータビット再同期用データ形式の送信終了命令を発行す
る。

主局で各従局からのデータの時間同期をとる時間同期方
法を第１２、第１３、第１４図を用いて説明する。第１
２図はＭＣＵ２２の時間較正！ＩＩ　ＷＪ回路１３１の
構成を示し、第１３図はＭＣＬＪ　２２における時間較
正制御のタイミングを示し、第１４図はＭＣＵ２２が発
行する時間較正開始命令に応じて動作する５ＣＵ８の時
間較正制御回路３４の構成を示す。第１２図と第１４図
の同期検知信号は先に述べたようにデータブロック毎に
通常約５■Ｓ毎にパルス信号を１１１９発生する。

時間同期は、主局のＭＣＵ２２で、その内部で発生する
毎秒のクロック（１秒クロック）毎に全従局の同期検知
信号パルスを監視し、１秒クロックの立上りの前後Ｉｅ
ｓ以内に各従局についての同期検知パルスが生成される
ように時間較正制御を従局と主局との間で行うことによ
り各従局から主局に送られるデータの同時刻性を達成し
ている。

第１２図に示す時間較正１ｉＩｊｔＩＤ回路１３１にお
いて、第１３図に示すように１秒クロックの立上り後１
１Ｓ経過して１．５１ＳのゲートＡ信号３０１が発生さ
れ次いで１．５ｍｓのゲートＢ信号３０２が発生される
。ゲートＡ信号３０１がＨの時に同期検知信号４１が生
ずるとＡＮＤゲー１−３０３を介してノリツブフロップ
３０４がセットされ負方向の時間較正信号６１１を発生
し、この信号を第３図のＭＰＵ８２に送りＭＰＵ８２は
該当する従局に負方向の時間較正信号を送る。ゲートＢ
信月３０２がＨのθＪに同期検知信号パルス４１が生ず
るとＡＮＤゲート３０６を介してフリップ７０ツブ３０
７がセットされ正方向の時間較正信号６１２を発生しこ
の信号をＭＰＬＪ８２に送りＭＰＵ８２は該当する従局
に正方向の時間較正信号を送る。

ＭＰＵ８２で時間較正命令をＳＣＵに送出した侵１１７
１にリセット信号を送ってフリップフロップ３０４又は
３０５をリセットする。

第１４図に示す時間較正制御回路３４では、時間較正制
御を行わないときはフリップ７０ツブ４０２がセットさ
れており、フリップフロップ４０３．４０４は何れもリ
セットされており、フリップフロップ４０２からデータ
セレクタ４０５にトルベルの信号が与えられる。時間較
正制御回路３４内で８クロックパルス分の長さの同期用
コード送信ｔＩＩＩ１ｍｌ信号４０６が発生されるとＡ
ＮＤゲート４０７はモデムから送信タイミングクロック
４０８を７リツプフロツブ４０２のトルベルの出力で可
能化されているデータセレクタ４０５に送る。

通常の同期用コードを含むデータセレクタ４０５はＯＲ
ゲート４０９及び３６を介してモデム９に”０１１１０
０００”を送り、同期用コードを６ビツト送った後にデ
ータをＯＲゲート３６を介してモデム９に送る。

従局のＳＣＵで負方向の時間較正命令を受けると、時間
較正υ制御回路で時間較正操作開始信号４１０によりフ
リップフロップ４０２をリセット負方向時間較正操作時
間開始信号４１１で７リツプ７０ツブ４０３がセットさ
れてデータセレクタ４１２に１」レベルの信号が送られ
、データセレクタ４１２は同期用コード送信制御信号が
Ｈになると送信用タイミングクロックに従って’０１１
０ｏｏｏｏ”をＯＲゲート４０９．３６を介してモデム
９に送る。５ビツトの同期用コードを送信した後にデー
タをＯＲゲート３６を介してモデム９に送る。従って、
負方向の時間較正操作時は、データブロック長が５＋４
２＝４７ビツトになり、通常のデータ形式に比べ１ビツ
ト短縮されたことになる。すなわち、データブロック転
送毎に要する時間がΔＴだＧノ短縮したことになる。本
実施例のシステムでは、伝送速度が９６００　ｂｐｓで
あるから、八Ｔは約０．１ｉｓ、通常のデータ形式時の
データブロック転送毎に要する時間は５ｉｓになる。

従って、負方向の時間較正操作時のデータブロック転送
毎に要する時間は約４．９ｉｓとなる。

時間較正制御回路３４では、データブロックを１０個送
出後に時間較正操作路ｒ信号４０１でフリップ７０ツブ
４０４をリセットし、フリップフロップ４０２をセット
して、データ形式が第６図に示す通常時のものになるよ
う動作する。従って、この負方向の時間較正操作によっ
て、該当従局と主局間で、約ｉｍｓの時間短縮較正が行
われたことになる。これは第１３図の負方向の時間較正
の同期検知信号が時間軸の前方向に約１ｉｓ移動して、
結果的に１秒クロックの立ち上がりから１１ＩＳの範囲
内で発生することになる。すなわち、同期検知信号パル
スは時間較正を行わない通常時の発生タイミングになる
ように制御されたことになる。

５ＣＵ８で正方向の時間較正命令を受けると時間較正制
御回路３４で時間較正開始信号４１０によりフリップ７
０ツブ４０２がリセットされ正方向時間較正操作開始信
号４１２によりフリップフロップ４０４がセットされて
データセレクタ４１３に１−ルベルの信号が送られ、デ
ータセレクタ４１３は同期用コード送信制御信号がＨに
なると”０１１１１０００”の信号をＯＲゲー）−４０
９。

３６を介してモデム９に送る。７ビツトの同期用コード
を送信した後にデータをＯＲゲート３６を介してモデム
に送る。従って、正方向の時間較正操作時は、データブ
ロック長が７＋４２＝４９ビツトになり、通常のデータ
形式時に比べ１ピツト伸張したものになる。すなわち、
データブロック転送毎に要する時間が６丁だけ伸張され
たことになる。本実施例のシステムでは、正方向の時間
較正操作時のデータブロック転送毎に要する時間は約５
．１ｉｓとなる。時間較正制御回路では、データブロッ
クを１０個送出後に時間較正操作終了信号４０１により
ノリツブフロツブ４０２をセットし、フリップ７０ツブ
４０４をリセットして、データ形式が第６図に示ず通常
時のものになるよう動作する。従って、この正方向の時
間較正操作によって、該当従局と主局間で、約１ｍｓの
時間伸張較正が行われたことになる。これは第１３図の
正方向の時間較正の同期検知信号が時間軸の後方向に約
ｉ１ｓ移動して、結果的に、データブロックを１０個送
出後の１秒クロックの立ち上がりから時間軸の前方向に
１ｍｓの鞘囲内で発生することになる。すなわち、同期
検知信号パルスは時間較正を行わない通常時の発生タイ
ミングになるように制御されたことになる。

このように、時間較正操作は時間較正用の固有ビットを
有することなく、データビット同期用コードの中で、か
つ転送データのデータビットに何１影響を与えることな
く実行されている。

本実施例では各従局からのデータの同時刻性が１ｍｓ程
度のオーダーで必要とされる場合の同期方式につき述べ
たが、要求される同時刻性の程度に応じてデータブロッ
ク長の伸縮等をしてもよい。

（発明の効果） 以上に説明した如く本発明によれば、各従局から主局に
送信され各データブロック中に含まれる同期用コードの
主局への到着時間を制御することにより、各従局からの
ほぼ同時刻に送出されるデータブロックの各同期用コー
ドがほぼ同時に主局に到着するようにし、各従局からほ
ぼ同時刻に受信したデータブロックを全従局について一
括してＣＰＵに接続されたメモリに蓄積することができ
、その侵のデータの同時刻性を重要どするデータ処理を
容易に行うことができる。

【図面の簡単な説明】 第１図は本発明に係るディジタルデータ通信装置の一実
施例の構成図、第２図は従局におけるＳＣＵの構成図、
第３図は主局におけるＭＣＵの構成図、第４図はデータ
形式を示す図、第５図はデータビット再同期用データ形
式を示す図、第６図は時間較正を行わない通常時のデー
タ形式を示す図、第７図は負方向の時間較正時のデータ
形式を示す図、第８図は正方向の時間較正時のデータ形
式を示す図、第９図は同期用コードと同期検知信号の関
係図、第１０図はＭＣＵのデータビット開用制御ブロッ
ク図、第１１図はＭＣＵのデータビット同期Ｉ＋ＩｊＩ
ＩＩタイミングを示す図、第１２図はＭＣＬＪにおける
時間較正υ制御回路のブロック図、第１３図はＭＣＵの
時間較正＆ＩＩ御タイミングを示Ｊ図、第１４図はＳＣ
Ｕにおける時間較正り制御回路のブロック図である。 １−５・・・従局、６・・・主局、７．１０．１３゜１
６．１９・・・従局、８．１１，１４．１７．２０・・
・５ＣＬＩ、９，１２，１５．１８．２１．１０１１０
５・・・モデム、２２・・・ＭＣＵ１２３・・・ｃｐｕ
。 ２４・・・メモリ、３０．８２．８３・・・マイクロプ
ロセッサユニット、３５・・・制御レジスタ、１１１゜
１１５・・・シフトレジスタ、１２１．１２５・・・デ
ータビット同ＷＪＩＩＪ１１回路、３４，１３１，１３
５・・・時開較正ｆｒｉ１１回路。

Claims (2)

【特許請求の範囲】
1. （１）複数の従局を夫々主局に通信回線により接続し、
   各従局と主局との間でディジタルデータ通信を行う通信
   装置であつて、各従局は、主局にデータを所定の一定長
   のデータビットに主局の制御に応じてその長さを変え得
   る同期用コードを付したデータブロックを送出する装置
   を有し、主局は各従局からのデータブロックに含まれる
   同期用コードを検出する装置と、各従局からほぼ同時刻
   に受信した各同期信号のうち同期用コードが所定の時間
   巾内に検出されない従局に対して、同期用コードが前記
   所定時間巾より前又は後の何れで検出されるかに応じて
   同期用コードの伸長及び短縮の何れかを指示する制御信
   号を送出する装置とを有し、前記制御信号を受けた従局
   は前記制御信号に応じて伸長又は短縮した同期用コード
   を送出する、ディジタルデータ通信装置。
2. （２）特許請求の範囲１項に記載のディジタルデータ通
   信装置において、前記同期用コードは前段部分と後段部
   分とを有し、前段部の終端部の値と後段部分の前端部と
   の値が等しく、通常の同期用コードは前段部分の直後に
   後段部分を続けた形式を有し、伸長された同期用コード
   は前段部分の後端部と後段部分の前端部との間に前記の
   値に等しいビットを挿入した形式を有し、短縮された同
   期用コードは前段部分の終端部と後段部分の前端部とを
   重畳した形式を有し、主局の同期用コード検出装置は同
   期用コードの前段部分を検出する手段と、該手段と並列
   に動作し得る同期用コードの後段部分を検出する手段を
   含み、前記一定長のデータビット受信に続いて同期用コ
   ード前段部を検出し、かつ同期用コード後段部を検出す
   ることにより同期用コード検出を行うディジタルデータ
   通信装置。