JPH05274258A

JPH05274258A - データ処理装置間の信号伝達方法

Info

Publication number: JPH05274258A
Application number: JP4068769A
Authority: JP
Inventors: Yofumi Kurisu; 栗栖　　与文; Toshifumi Yamamoto; 敏文山本
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1992-03-26
Filing date: 1992-03-26
Publication date: 1993-10-22

Abstract

(57)【要約】【目的】信号バスを構成する信号線間のクロストークの
影響を抑える。【構成】ゲートコントロール信号（５１）を、遅延回路
（６１）に入力し、ゲートコントロール信号（５１）を
基点に順次時間差をもたせた複数の信号を作成する。そ
して、順次時間差をもたせた複数の信号で、出力信号を
ケーブル３上のバスに出力する複数のゲート（４０）の
それぞれの出力を制御する。【効果】各信号の出力開始を時間的にずらすことができ
るので、多数の信号が同時に変化することがない。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、データ処理装置に関
し、特に、計算機と他周辺装置より構成される計算機シ
ステムの信号バス上の信号の伝達の技術に関するもので
ある。

【０００２】

【従来の技術】信号バス上の信号の伝達に際し、ビット
数の多いデータ、アドレス等の多数の信号が同時に変化
すると、当該信号線の近傍にある信号線上の信号の波形
が、信号線間のクロストークの影響で乱れ、信号伝送が
正常に行なわれなくなる場合がある。また、複数の信号
線を束ねた電気ケーブル内では、信号線間のクロストー
クが大きい。

【０００３】そのため、従来は、たとえば、計算機シス
テムの中央処理装置と周辺装置間の信号の伝達用の信号
バスは、アドレス、データ、制御信号といった線種ごと
に束ねた複数のケーブルを用いて構成し、クロストーク
影響を抑えていた。

【０００４】

【発明が解決しようとする課題】しかし、このように、
中央処理装置と周辺装置間を複数のケーブルで接続する
と、ケーブルコスト、配線工数、配線スペースが増大
し、計算機システムが大型化、重量化、高価格化すると
いう問題が生じる。

【０００５】そこで、本発明は、データ処理装置間の信
号バスを構成する信号線間のクロストークの影響を抑え
ることのできる信号の伝達方法を提供することを目的と
する。

【０００６】

【課題を解決するための手段】前記目的達成のために、
本発明は、データ処理装置間で、データ処理装置間を結
ぶ信号バスを用い、所定の伝達サイクル毎に信号を伝達
する信号伝達方法であって、前記データ処理装置は、信
号バス上を他のデータ処理装置に伝達する信号の前記信
号バスへの出力を、当該信号と同伝達サイクルに伝達す
る他の信号の出力開始時期と、異なる時期に開始するこ
とを特徴とする信号伝達方法を提供する。

【０００７】

【作用】本発明に係る信号伝達方法によれば、信号バス
上を他のデータ処理装置に伝達する信号の前記信号バス
への出力を、当該信号と同伝達サイクルに伝達する他の
信号の出力開始時期と、異なる時期に開始することによ
り、出力信号のレベルが同時に変化するのを防ぐ。

【０００８】すなわち、複数の信号が集約された信号バ
スを含む電気ケーブル、各信号線が互いに密な結合関係
にある電気ケーブルでは、信号線の状態変化時、その変
化過渡期間、他の信号は、クロストークの影響を受け
る。そして、この影響値は同時変化する信号線が多いほ
ど大であるので、本発明に係る信号の伝達方法では、出
力信号を同時に変化させずに、わずかに時間差をもたせ
て変化させることにより、クロストークの影響を分散さ
せ、影響値を低減させ、伝達誤りを低減させる。

【０００９】

【実施例】以下、本発明に係る信号伝達方法の位置実施
例を計算機システムへの適用を例にとり説明する。

【００１０】本実施例に係る計算機システムは、２つの
データ処理装置、すなわち、中央処理装置と周辺装置よ
り構成されている。また、中央処理装置と周辺装置はケ
ーブルによって接続されている。

【００１１】周辺装置は、中央処理装置の制御下で情報
の入出力等を担う。中央処理装置は、周辺装置を制御し
つつ、本計算機システムが適用される処理の主要部分を
担う。

【００１２】中央処理装置および周辺装置は、データ処
理を行う処理部と、中央処理装置ー周辺装置間のデータ
の入出力を担う入出力部を有している。

【００１３】本実施例に係る計算機システムにおける中
央処理装置および周辺装置のデータ処理部は、従来と同
様であるので説明を省略し、本実施例に係る計算機シス
テムの特徴的部分たる中央処理装置および周辺装置の入
出力部について説明する。

【００１４】中央処理装置と周辺装置の入出力部の構成
を図１に示す。

【００１５】図示するように、中央処理装置の入出力部
１０は、出力用ゲート４０、４１、４５、遅延回路６
１、６２、入力用ゲート４２を有している。また、周辺
装置の入出力部２０も同様の構成になっている。なお、
図中、３は中央処理装置と周辺装置を結ぶケーブルであ
って、複数の信号線を１つにまとめたものである。

【００１６】中央処理装置内アドレス信号１０は出力用
ゲート４０、データ信号２０は出力用ゲート４１を介し
て、制御信号３０のうち書込信号３１とストローブ信号
３２は出力用ゲート４５を介してケーブル３に出力さ
れ、周辺装置に伝達される。また、周辺装置より、ケー
ブル３に出力されたデータ信号は入力ゲート４２を介し
て、ストローブ信号は入力用ゲート４６を介して中央処
理装置に入力される。

【００１７】中央処理装置が周辺装置に対し、データを
出力する場合は、中央処理装置の出力用ゲート４１と、
周辺装置のゲート４３が有効となる。

【００１８】また、中央処理装置が周辺装置からデータ
を入力する場合は、中央処理装置のデータ２０の入力用
ゲート４２、周辺装置の出力用ゲート４４が有効とな
る。

【００１９】中央処理装置内、遅延回路６１は、アドレ
スゲートコントロール信号５１を入力し、順次遅延させ
たビット単位のゲートコントロール信号をそれぞれ、ゲ
ート４０のそれぞれに出力する。

【００２０】さて、このような入出力動作において、出
力ゲート４０、４１、４５は、ゲートコントロール信号
５１、５２、５３によって制御される。すなわち、各出
力ゲートは、各出力ゲートに入力するゲートコントロー
ル信号がイネーブルに設定された場合に自身に入力する
信号をケーブルに出力し、他の場合は出力をハイインピ
ーダンスとする。また、出力用ゲート４０内の各ゲート
に供給するゲートコントロール信号のタイミングを調整
するのが遅延回路６１であり、出力ゲート４１内の各ゲ
ートに供給するゲートコントロール信号のタイミングを
調整するのが遅延回路６２であり、出力ゲート４５内の
各ゲートに供給するゲートコントロール信号のタイミン
グを調整するのが遅延回路６３であり、出力ゲート４１
内の各ゲートに供給するゲートコントロール信号のタイ
ミングを調整するのが遅延回路６２である。

【００２１】すなわち、中央処理装置がデータを周辺装
置に送る場合は、まずアドレス信号１０を出力ゲート４
０に与え、遅延回路６０に供給されているゲートコント
ロール信号５１をイネーブルに設定する。遅延回路６１
は、ゲートコントロール信号５１をを順次遅延させたビ
ット単位ゲートコントロール信号を出力ゲート４０内の
各ゲートに出力する。出力ゲート４０内の各ゲートは、
自身に入力するビット単位ゲートコントロール信号に応
え、入力するアドレス信号１０の各ビットをケーブル３
０に出力する。

【００２２】また、中央処理装置は、まずデータ信号２
０を出力ゲート４１に与え、遅延回路６２に供給されて
いるゲートコントロール信号５２をイネーブルに設定す
る。遅延回路６３は、ゲートコントロール信号５２をを
順次遅延させたビット単位ゲートコントロール信号を出
力ゲート４１内の各ゲートに出力する。出力ゲート４１
内の各ゲートは、自身に入力するビット単位ゲートコン
トロール信号に応え、入力するデータ信号２０の各ビッ
トをケーブル３０に出力する。

【００２３】また、同様に、中央処理装置は、書込信号
３１とストローブ信号３２をゲート４５に与え、イネー
ブル信号５３を遅延回路６３に与え、書込信号３１とス
トローブ信号３２を時間的にずらせてケーブル３０に出
力させる。

【００２４】結果、出力用ゲート４０からは、アドレス
信号１０を構成する各ビットの信号の出力が、順次前記
遅延単位幅時間ずつ、ずれて開始される。また、出力用
ゲート４１からは、データ２０を構成する各ビットの信
号の出力が、順次前記遅延単位幅時間ずつ、ずれて開始
される。また、出力用ゲート４５からは、書込信号３１
とストローブ信号３２の出力が、順次前記遅延単位幅時
間ずれて開始される。

【００２５】もし、データを連続して送信する場合は、
各ゲートコントロール信号５１、５２、５３を一旦デゼ
ーブルに設定した後に、新たな信号を各出力ゲート４
０、４１、４５に与え、各ゲートコントロール信号５
１、５２、５３を再度イネーブルに設定する。

【００２６】遅延回路６１、６２、６３の遅延単位幅
は、各遅延回路内のゲート遅延によって定まるが、本実
施例においては、遅延単位幅を、当該遅延回路が出力す
るビット単位ゲートコントロール信号の制御下のゲート
によってケーブルに出力された信号の変化が整定する時
間以上の時間、すなわち各出力ゲートの信号伝達時間よ
り大きな時間とする。

【００２７】一方、周辺装置においても同様に、遅延回
路６４は、中央処理装置からのデータ読み出し指示を受
けた場合に、データ出力ゲートコントロール信号５４を
入力し、順次遅延させたビット単位ゲートコントロール
信号をゲート４４に出力する。

【００２８】このようにゲートコントロール信号をビッ
ト単位に順次遅延させて出力ゲートを制御することによ
り、たとえば、ＣＰＵと周辺装置間で転送するアドレス
もしくはデータが全ビット値“１”から“０”に変化す
るような場合でも、各ビットの信号がケーブル上で同時
に変化することはなく、クロストーク影響は、１信号線
が変化した時のレベルに低減される。したがい、誤動作
のおそれがなく、信号線を同一ケーブル内に集約でき
る。

【００２９】ところで、各遅延回路６１、６２、６３、
６４は、図４に示すように構成してもよい。

【００３０】図４は、シフトレジスタで遅延回路を構成
したものである。

【００３１】本遅延回路において、ゲートコントロール
信号は、クロック信号にて周期的に取込まれ、Ｑ１、Ｑ
２、…、Ｑｎへ順次シフトされ、図５に出力タイミング
を示すように出力される。

【００３２】以上のように、本実施例によれば、各信号
の出力を、時間差をもたせて開始することができるた
め、集約度の高いケーブルを使用した時のように、クロ
ストーク時間が一般のゲート遅延時間より長い場合に、
確実に長い時間差をもたせることができる効果がある。

【００３３】

【発明の効果】以上のように、本発明によれば、データ
処理装置間の信号バスを構成する信号線間のクロストー
クの影響を抑えることのできる信号の伝達方法を提供す
ることができる。

【図面の簡単な説明】

【図１】本発明の一実施例に係る入出力部の構成を示す
ブロック図である。

【図２】本発明の一実施例に係る遅延回路の第２の構成
を示すブロック図である。

【図３】本発明の一実施例の第２の構成例に係る遅延回
路の動作を示すタイミングチャートである。

【符号の説明】

１中央処理装置２周辺装置４０出力用ゲート５１ゲートコントロール信号６１遅延回路

Claims

【特許請求の範囲】

【請求項１】データ処理装置間で、データ処理装置間を
結ぶ信号バスを用い、所定の伝達サイクル毎に信号を伝
達する信号伝達方法であって、前記データ処理装置は、信号バス上を他のデータ処理装
置に伝達する信号の前記信号バスへの出力を、当該信号
と同伝達サイクルに伝達する他の信号の出力開始時期
と、異なる時期に開始することを特徴とする信号伝達方
法。
【請求項２】データ処理装置間で、データ処理装置間を
結ぶ信号バスを用い、所定の伝達サイクル毎に信号を伝
達する信号伝達方法であって、前記データ処理装置は、信号バス上を他のデータ処理装
置に同伝達サイクルで伝達する複数の信号を、それぞれ
出力開始時期に時間差を設けて、信号バスに出力するこ
とを特徴とする信号伝達方法。
【請求項３】信号バスを介して他装置に接続するデータ
処理装置であって、所定の伝達サイクル毎に他の装置に
信号を前記信号バスを用いて伝達するデータ処理装置で
あって、前記信号バスに信号を出力する複数のドライバと、前記
複数のドライバのうちの一部のドライバの出力を、同伝
達サイクルについての他のドライバの出力開始時期と異
なる時期に開始する手段を有することを特徴とするデー
タ処理装置。
【請求項４】信号バスを介して他装置に接続するデータ
処理装置であって、所定の伝達サイクル毎に他の装置に
信号を前記信号バスを用いて伝達するデータ処理装置で
あって、前記信号バスに信号を出力する複数のドライバと、同伝
達サイクルについての前記各ドライバの出力開始時期時
期に、前記ドライバの動作遅延時間より大きい時間、そ
れぞれ時間差を設ける手段を有することを特徴とするデ
ータ処理装置。
【請求項５】信号バスを介して他装置に接続するデータ
処理装置であって、所定の伝達サイクル毎に前記他の装
置に信号を前記信号バスを用いて伝達するデータ処理装
置であって、前記信号バスに信号を出力する複数のドライバと、前記
複数のドライバを分類したグループ毎に、同伝達サイク
ルについての前記ドライバの出力開始時期を異ならせる
手段を有することを特徴とするデータ処理装置。