JPH04336825A - ２段同期回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、情報処理装置などにお
いて、非同期信号をシステムクロックに同期させるため
の２段同期回路に関する。

【０００２】

【従来の技術】例えば、バスラインを介してシステムク
ロックと同期していない非同期信号を取り入れる場合、
次のような同期回路が使用される。図２に従来の２段同
期回路ブロック図を示す。図の回路は、第１フリップフ
ロップ（Ｆ／Ｆ）１と、第２フリップフロップ（Ｆ／Ｆ
）２と、遅延回路８とから構成されている。第１フリッ
プフロップ１には、非同期信号である入力データ３が入
力し、この第１フリップフロップの出力４を第２フリッ
プフロップ２が受け入れて、同期化された第２フリップ
フロップ出力５を得る構成とされている。第１フリップ
フロップ１には、その動作制御のためにシステムクロッ
ク６が供給される。また、このシステムクロック６は、
遅延回路８により所定時間遅延されてディレイクロック
７とされ、第２フリップフロップ２に供給される構成と
されている。

【０００３】以上のような回路は図３に示すように動作
する。図３において（ａ）はシステムクロック６を、（
ｂ）はディレイクロック７を、（ｃ）は入力データ３を
、（ｄ）は第１フリップフロップ出力４を、（ｅ）は第
２フリップフロップ出力５を表示している。まず、シス
テムクロック６がロウレベルからハイレベルに立ち上が
る時刻ｔ３以前の時刻ｔ２において入力データ３が立ち
下がると、これが第１フリップフロップ１に入力する。 この入力データ３の立ち下がった時刻ｔ２が、時刻ｔ３
より十分前にある場合には、通常第１フリップフロップ
１の出力は一定の伝播遅延時間の後直ちにロウレベルに
安定する。

【０００４】しかしながら、この種のフリップフロップ
にはセットアップ時間ＴＳが存在し、（ｔ１からｔ２ま
での間）入力データ３が入力してからセットアップ時間
ＴＳを経過する前にシステムクロック６が立ち上がった
場合、第１フリップフロップ１の出力は一定時間ハイレ
ベルでもロウレベルでもない不安定な状態になる。これ
をメタステーブル状態と呼び、この不安定な時間をメタ
ステーブル持続時間ＴＭと呼んでいる。即ち、この間は
第１フリップフロップ１の出力は不安定であって、後続
回路がその出力を取り入れると誤動作が生じる。

【０００５】このような問題を解決するために、図２に
示すように第２フリップフロップ２を設け、その出力を
安定化させた上で取り出す２段同期回路が採用されてい
るのである。即ち、図３（ｄ）に示すように、第１フリ
ップフロップ１の出力４は、メタステーブル持続時間Ｔ
Ｍの間不安定な状態にあるが、その後出力はロウレベル
に安定する。この状態で第２フリップフロップ２に第１
フリップフロップ出力４が入力し、第２フリップフロッ
プ２は安定した出力５を得る。遅延回路８はこのような
タイミングで第２フリップフロップ２に対し、第１フリ
ップフロップ出力４を取り込むように一定時間システム
クロック６を遅延し、ディレイクロック７を第２フリッ
プフロップ２に供給する構成とされている。なお、この
遅延時間ＴＤは、システムクロック周期ＴＦよりも短く
、かつ、メタステーブル持続時間ＴＭよりも大きくなる
ように選定される。

【０００６】

【発明が解決しようとする課題】ところで、上記のよう
な２段同期回路に接続されるシステムのシステムクロッ
クが高速な場合、そのシステムクロック周期ＴＦはかな
り短くなる。例えば、システムクロック周期ＴＦを３０
ｎｓｅｃ、メタステーブル持続時間ＴＭが２０ｎｓｅｃ
、遅延回路８の遅延時間ＴＤが２５ｎｓｅｃ、入力デー
タのセットアップ時間ＴＳが７ｎｓｅｃであるとする。 この場合、図３に示す時刻ｔ３からｔ４までの間が２０
ｎｓｅｃ、時刻ｔ４から時刻ｔ５までの間が５ｎｓｅｃ
、時刻ｔ５から時刻ｔ６までの間が５ｎｓｅｃとなる。

【０００７】即ち、第２フリップフロップ出力５が、時
刻ｔ５より少し過ぎたところで立ち下がり、この時刻か
ら次のシステムクロック６が立ち上がる時刻ｔ６までの
間は５ｎｓｅｃ以下となる。これでは、このシステムク
ロック６により駆動される図示しない別のフリップフロ
ップでデータをラッチしようとすると、入力データのセ
ットアップ時間ＴＳである７ｎｓｅｃを満足しなくなる
。従って、後続回路でのデータの確実な取り込みが不可
能になる。本発明は、以上の点に着目してなされたもの
で、システムクロックが高速の場合でも、回路出力が後
続回路のセットアップ時間を十分保証することができる
よう動作する２段同期回路を提供することを目的として
なされたものである。

【０００８】

【課題を解決するための手段】本発明の２段同期回路は
、入力データを受け入れる第１フリップフロップと、こ
の第１フリップフロップの出力を受け入れて同期化され
た出力データを得る第２フリップフロップと、前記第２
フリップフロップに供給されるシステムクロックを遅延
して前記第１フリップフロップに供給する遅延回路とを
備え、前記遅延回路の遅延時間は、前記システムクロッ
クの周期から前記第１フリップフロップのメタステーブ
ル持続時間と前記第２フリップフロップのセットアップ
時間とを差し引いた時間よりやや短い時間に設定されて
いることを特徴とするものである。

【０００９】

【作用】この回路は、従来とは逆に第１フリップフロッ
プはディレイクロックを、第２フリップフロップにシス
テムクロックを供給して同期を取るようにしている。こ
の場合のディレイクロックの遅延時間は、システムクロ
ックの周期から第１フリップフロップのメタステーブル
持続時間と第２フリップフロップのセットアップ時間を
差し引いた時間よりやや短い時間に設定する。これによ
り後続回路がシステムクロックのタイミングでこの同期
回路の出力を受け入れた場合、セットアップ時間が確保
され安定に信号を処理できる。

【００１０】

【実施例】以下、本発明を図の実施例を用いて詳細に説
明する。図１は本発明の２段同期回路実施例を示すブロ
ック図である。図の回路は、第１フリップフロップ１１
と第２フリップフロップ１２及び遅延回路１８から構成
されている。非同期信号である入力データ１３は、第１
フリップフロップ１１のＤ端子に入力し、第１フリップ
フロップ１１のＱ端子から第１フリップフロップ出力１
４が得られ、これが第２フリップフロップ１２のＤ端子
に入力する結線とされている。第２フリップフロップ１
２は、このような第１フリップフロップ出力１４を受け
入れて、そのＱ端子から第２フリップフロップ出力１５
を得る構成とされている。また、この同期回路に後続す
る回路を制御するためのシステムクロック１６は、遅延
回路１８及び第２フリップフロップ１２に供給される。 また、遅延回路１８の出力するディレイクロック１７は
、第１フリップフロップ１１に供給される構成とされて
いる。

【００１１】以上の構成の本発明の２段同期回路は、次
のように動作する。図４に本発明の回路動作タイミング
チャートを示す。図（ａ）はシステムクロック１６を、
（ｂ）はディレイクロック１７を、（Ｃ）は入力データ
１３を、（ｄ）は第１フリップフロップ出力１４を、（
ｅ）は第２フリップフロップ出力１５を表している。 図のシステムクロック１６は、時刻ｔ１、ｔ５、ｔ６に
おいて立ち上がる一定の周期ＴＦを持つ信号である。ま
た、ディレイクロック１７は、システムクロック１６を
遅延時間ＴＤだけ遅らせた信号である。第１フリップフ
ロップ１１は、図に示すようにセットアップ時間ＴＳを
有しており、これを制御するディレイクロック１７の立
ち上がり時刻ｔ３からセットアップ時間ＴＳ以前の、即
ち、時刻ｔ２より前に変化する入力データに対しては安
定な動作を行うが、この時刻ｔ２からｔ３の間に入力デ
ータ１３が立ち下がると、先に説明したメタステーブル
状態となる。図１に示す２段同期回路は、このようなメ
タステーブル状態を安定化した状態で取り出す回路構成
とされている。

【００１２】即ち、図４（ｃ）に示すように、時刻ｔ２
と時刻ｔ３の間に入力データ１３が立ち下がると、第１
フリップフロップ１１は、ディレイクロック１７が立ち
上がった時刻ｔ３からメタステーブル持続時間ＴＭの間
、即ち時刻ｔ４までその出力を不安定にする。その後、
時刻ｔ５においてシステムクロック１６が立ち上がり、
これに制御されて第２フリップフロップ１２は、第１フ
リップフロップ出力１４を取り入れ安定した出力１５を
得る。このように第２フリップフロップ１２が安定した
出力を得るためには、時刻ｔ４から時刻ｔ５までの間は
、第２フリップフロップ１２のセットアップ時間より長
く選定されていなければならない。また、この条件さえ
満足すれば、システムクロック１６を使用してこの回路
の出力を取り込む後続回路は、セットアップ時間を十分
確保できる。

【００１３】本発明の回路は、このために、時刻ｔ３か
ら時刻ｔ５までの間を、メタステーブル持続時間ＴＭと
セットアップ時間ＴＳの和以上の時間に選定している。 即ち、遅延回路１８の遅延時間ＴＤは、システムクロッ
クの周期ＴＦから第１フリップフロップ１１のメタステ
ーブル持続時間ＴＭと、第２フリップフロップ１２のセ
ットアップ時間ＴＳとを差し引いた時間よりやや短い時
間に設定される。この遅延時間をこれ以上長くすれば、
第２フリップフロップ１２のセットアップ時間が確保で
きない。一方、この遅延時間をあまり短くすると、入力
データの立ち下がりから出力データの立ち下がりまでの
時間が必要以上に長くなり、回路の応答性を悪くする。 従って、図４に示す時刻ｔ３から時刻ｔ５までの間の時
間は、できるだけメタステーブル持続時間ＴＭとセット
アップ時間ＴＳの和に近い値に選定することが好ましい
。

【００１４】本発明は以上の実施例に限定されない。上
記の例は、入力信号が立ち下がる場合を例に取って説明
したが、入力信号が立ち上がる場合であってもまったく
同様の効果が得られる。また、本発明の回路は、第１フ
リップフロップ１１を制御するクロックが、第２フリッ
プフロップ１２を制御するシステムクロックよりも見か
け上タイミングが進んでいるようにすればよい。従って
、例えば遅延時間をシステムクロックの周期以上に取る
場合には、図２に示したような従来の結線によっても本
発明の回路が実現できる。しかしこの場合には、その実
効遅延時間は遅延時間からシステムクロック周期を差し
引いた時間となり、上記実施例と実質的に同一の構成と
なる。故に、本発明の遅延時間はこのような実質的な意
味にとらえればよい。。

【００１５】

【発明の効果】以上説明した本発明の２段同期回路は、
第２フリップフロップに供給されるシステムクロックを
遅延して第１フリップフロップに供給し、その遅延時間
を、システムクロックの周期から、第１フリップフロッ
プのメタステーブル持続時間と第２フリップフロップの
セットアップ時間を差し引いた時間よりやや短い時間に
設定するようにしたので、第２フリップフロップの出力
は後続回路のフリップフロップのメタステーブル時間を
十分満足させることができる。これによって、システム
クロックが高速になった場合でも、後続回路に対し十分
安定な信号を供給する同期回路を提供することができる
。

【図面の簡単な説明】

【図１】本発明の２段同期回路実施例を示すブロック図
である。

【図２】従来の２段同期回路ブロック図である。

【図３】従来の回路動作タイミングチャートである。

【図４】本発明の回路動作タイミングチャートである。

【符号の説明】

１１　　第１フリップフロップ（Ｆ／Ｆ）１２　　第２
フリップフロップ（Ｆ／Ｆ）１３　　入力データ １４　　第１フリップフロップ出力 １５　　第２フリップフロップ出力 １６　　システムクロック １７　　ディレイクロック １８　　遅延回路

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　入力データを受け入れる第１フリップ
   フロップと、この第１フリップフロップの出力を受け入
   れて同期化された出力データを得る第２フリップフロッ
   プと、前記第２フリップフロップに供給されるシステム
   クロックを遅延して前記第１フリップフロップに供給す
   る遅延回路とを備え、前記遅延回路の遅延時間は、前記
   システムクロックの周期から前記第１フリップフロップ
   のメタステーブル持続時間と前記第２フリップフロップ
   のセットアップ時間とを差し引いた時間よりやや短い時
   間に設定されていることを特徴とする２段同期回路。