JPH09190691A - 電源供給装置の動作制御回路 - Google Patents

電源供給装置の動作制御回路

Info

Publication number
JPH09190691A
JPH09190691A JP8351626A JP35162696A JPH09190691A JP H09190691 A JPH09190691 A JP H09190691A JP 8351626 A JP8351626 A JP 8351626A JP 35162696 A JP35162696 A JP 35162696A JP H09190691 A JPH09190691 A JP H09190691A
Authority
JP
Japan
Prior art keywords
signal
pulse
power supply
nand gate
output signal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP8351626A
Other languages
English (en)
Other versions
JP2823190B2 (ja
Inventor
Shinshuku Bun
震▲しゅく▼ 文
Juntaku Sai
閏澤 崔
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hyundai Electronics Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hyundai Electronics Industries Co Ltd filed Critical Hyundai Electronics Industries Co Ltd
Publication of JPH09190691A publication Critical patent/JPH09190691A/ja
Application granted granted Critical
Publication of JP2823190B2 publication Critical patent/JP2823190B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C5/00Details of stores covered by group G11C11/00
    • G11C5/14Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
    • G06F1/26Power supply means, e.g. regulation thereof
    • GPHYSICS
    • G11INFORMATION STORAGE
    • G11CSTATIC STORES
    • G11C8/00Arrangements for selecting an address in a digital store
    • G11C8/18Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03KPULSE TECHNIQUE
    • H03K5/00Manipulating of pulses not covered by one of the other main groups of this subclass
    • H03K5/153Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
    • H03K5/1534Transition or edge detectors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Nonlinear Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Dram (AREA)
  • Static Random-Access Memory (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Direct Current Feeding And Distribution (AREA)

Abstract

(57)【要約】 【課題】 本発明は、メモリ装置に用いられ、データア
クセス時間を低減することができる電源供給装置の動作
制御回路を提供することを目的とする。 【解決手段】 本発明に係わる電源供給装置の動作制御
回路は、電源供給装置の動作制御用信号act1を発生
する電源供給装置動作信号発生機1と、SC信号を入力
されSC信号と同様の位相のパルス信号及び他の位相の
パルス信号を発生するパルス発生機21と、パルス発生
機21の出力信号を受信して電源供給装置動作信号発生
機1の動作を制御するラッチ22と、パルス発生機21
を介して入力されるSC信号により出力されるパルス信
号が連続的に印加されるか否かを感知し所定時間遅延の
後、ラッチ22をリセットするための遅延感知回路23
を含んで構成されることにより、/RAS非動作区間に
電源供給装置を動作させデータアクセス時間を低減する
ことができる。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、メモリ装置に用い
られる電源供給装置の動作制御回路に関し、特に例え
ば、メモリ装置の制御信号中の一つであるローアドレス
ストローブバー(Row Address Stroube Bar;以下、/
RASと記載)信号が動作しない区間においても電源供
給装置を動作させることができる電源供給装置の動作制
御回路に関する。
【0002】
【従来の技術】一般に、電源供給装置の動作制御回路は
所定の制御信号によりメモリ装置に電源を供給する回路
である。
【0003】従来の電源供給装置の動作制御回路は、図
1の示すように、内部の電源供給装置を動作させるため
の動作信号act1を、/RASの動作区間でのみ発生
させていた。従って、/RAS非動作区間で動作する信
号及びデータアクセス信号等は十分な電源供給を受ける
ことができなく速度遅延をもたらすことになる。
【0004】
【発明が解決しようとする課題】従って、本発明は前記
の問題点を解決するためのもので、/RAS非動作区間
に電源供給装置を動作させデータアクセス時間を低減す
ることができる電源供給装置の動作制御回路を提供する
ことにその目的がある。
【0005】
【課題を解決するための手段】本発明(請求項1乃至7
記載の発明)は、メモリ装置のメーン制御信号が動作中
の間に電源電圧を供給するための所定の動作制御信号を
出力することは勿論、メーン制御信号が非動作中の間に
も動作するサブ制御信号に応答して所定の動作制御信号
を出力し、メモリ装置の電源供給装置の動作を制御する
動作制御回路であって、電源供給装置の動作制御回路
は、サブ制御信号を受信して第1及び第2のパルス信号
を出力するパルス発生機と、パルス発生機の第1のパル
ス信号を受信するラッチと、パルス発生機の第1及び第
2パルス信号を受信してサブ制御信号が連続的に印加さ
れることを感知し、所定時間遅延の後に、ラッチをリセ
ットする信号を出力する遅延感知回路と、メーン制御信
号の動作中は勿論、サブ制御信号が所定期間連続的に入
力される場合にも電源供給装置を動作させるための動作
制御用信号を発生する電源供給装置の動作信号発生機
と、を備えるとともに、第1のラッチは遅延感知回路の
出力信号をさらに受信し、パルス発生機の第2パルス信
号は遅延感知回路の出力信号をさらに受信し、動作信号
発生機は、ラッチの出力信号の反転信号とメーン制御信
号の演算処理信号を受信することを特徴とする。
【0006】また、前記電源供給装置動作制御回路を構
成する各装置は、以下のような特徴を有する。
【0007】パルス発生機は、サブ制御信号の反転信号
を受信するとともに、該反転信号を受信した結果、パル
ス発生機から出力される第1及び第2のパルス信号の位
相差は180°であることを特徴とするとともに、サブ
制御信号の反転信号を受信する第1のインバータと、第
1のインバータの出力信号を受信する遅延手段と、第1
のインバータの出力信号と遅延手段の出力信号を受信す
る第1のNANDゲートと、第1のNANDゲートの出
力信号を受信する第2のインバータとを含み、第1のN
ANDゲートの出力信号は第1のパルス信号であり、第
の2インバータの出力信号は第2のパルス信号であるこ
とを特徴とし、ラッチは、第2NANDゲートと第3N
ANDゲートを含み、第2NANDゲートは、パルス発
生機の第1のパルス信号と第3 NANDゲートの出力
信号を受信し、第3NANDゲートは、遅延感知回路の
出力信号と第2NANDゲートの出力信号を受信するこ
とを特徴とし、ラッチの出力信号は、第2のNANDゲ
ートの出力信号であることを特徴とし、遅延感知回路
は、ラッチの出力信号とパルス発生機の第1のパルス信
号を受信する第4のNANDゲートと、第4のNAND
ゲートの出力信号とパルス発生機の第2パルス信号を受
信する第1のNORゲートと、第1のNORゲートの出
力信号とパルス発生機の第1のパルス信号を受信する第
5のNANDゲートと、第5のNANDゲートの出力信
号とパルス発生機の第2パルス信号を受信する第2のN
ORゲートと、第2のNORゲートの出力信号とパルス
発生機の第1のパルス信号を受信する第6のNANDゲ
ートとを含んで構成されることを特徴とし、動作信号発
生機は、ラッチの出力信号の反転信号とメーン制御信号
とをNANDゲートにより演算処理した信号の反転信号
を受信することを特徴とする。
【0008】この本発明(請求項1乃至7記載の発明)
によれば、メモリ装置において、メモリチップが動作
中、部分的に電源供給を要求する場合に、一定期間の間
電源供給ができるようになるため、信号動作及びデータ
アクセスに必要十分な電源の供給が可能となり、その結
果、現在使われている同期式電子装置にもバースト長さ
に従い遅延感知回路を介して必要な時間分の電源供給が
可能となる。また、必要な時間が経過した後には電源供
給を中止することにより信号動作特性の確保とデータア
クセス遅延を防止することができる。
【0009】
【発明の実施の形態】以下、本発明に係わる電源供給装
置の動作制御回路の実施の形態を添付の図面を参照しつ
つ詳細に説明する。
【0010】先ず、本実施の形態の構成について説明す
る。
【0011】図2は、本実施の形態に係わる電源供給装
置の動作信号制御回路の構成の概略図である。
【0012】図2記載の回路は本発明を実現するための
例示的な回路であり、メーン制御信号として/RAS信
号を、サブ制御信号としてSC(Serial Access Cloc
k、以下SCと記載)を選択した。
【0013】図2に記載のように、電源供給装置の動作
信号制御回路は、電源供給装置の動作制御用信号act
1を発生する電源供給装置動作信号発生機1と、SC信
号の反転信号を入力されてSC信号と同じ位相及び反転
した位相のパルス信号を発生するパルス発生機21と、
パルス発生機21の出力信号を受信して電源供給装置動
作信号発生機1の動作を制御するラッチ22と、SC信
号をパルス発生機21に入力した結果として出力される
パルス信号が連続的に印加されているかを感知し、所定
時間遅延の後にラッチ22をリセットするための遅延感
知回路23、等から構成されている。
【0014】パルス発生機21は、SC信号を反転する
第1のインバータ211と、第1のインバータ211の
反転信号を反転する第2のインバータ212と、第2の
インバータ212の反転信号を反転する第3のインバー
タ213と、第3のインバータ213の反転信号を反転
する第4のインバータ214と、第1のインバータ21
1の出力信号と第4インバータ214の出力信号を論理
組合せ処理する第1のナンドゲート215と、第1のナ
ンドゲート215の出力信号を反転する第5インバータ
216で構成される。
【0015】ラッチ22は、第2ナンドゲート221と
第3のナンドゲート222により構成され、第2のナン
ドゲート221の第1の入力端子にはパルス発生機21
の第1のナンドゲート215の出力信号が入力され、第
2のナンドゲート221の第2の入力端子には第3のナ
ンドゲート222の出力が入力される。そして、第3の
ナンドゲート222の第1の入力端子には第2ナンドゲ
ート221の出力が入力され、第3のナンドゲート22
2の第2の入力端子には、遅延感知回路23の出力信号
と第1のナンドゲート215の出力信号を論理組合せす
るナンドゲート24の出力信号が、入力される。
【0016】遅延感知回路23は、パルス発生機21の
第1のナンドゲート215の出力信号とラッチ22の出
力信号を論理組合せ処理する第4ナンドゲート231
と、パルス発生機21の第5インバータ216の出力信
号と第4ナンドゲート231の出力信号を論理組合せ処
理する第1のノアゲート232と、パルス発生機21の
第1のナンドゲート215の出力信号と第1のノアゲー
ト232の出力信号を論理組合せ処理する第5ナンドゲ
ート233と、パルス発生機21の第5インバータ21
6の出力信号と第5ナンドゲート233の出力信号を論
理組合せする第2ノアゲート234と、パルス発生機2
1の第1のナンドゲート215の出力信号と第2のノア
ゲート234の出力信号を論理組合せ処理する第6ナン
ドゲート24とで構成されている。
【0017】次に、本実施の形態の作用について説明す
る。
【0018】図3Aに示すように、t1時点で/RAS
がハイからローに転移すれば、電源供給装置動作信号a
ct1がローからハイに転移され電源供給装置を駆動さ
せる。
【0019】そして、t2の時点でSC信号が電源供給
装置動作制御回路に印加されなかったために出力ノード
であるノードN26はローであり、インバータ25を介
してハイに反転されナンドゲート26の第1の入力端子
に印加される。また、/RASがハイからローに転移す
れば、/RAS動作信号もローからハイに転移されてナ
ンドゲート26の第2の入力端子に印加される。
【0020】その結果、ナンドゲート26の出力はロー
となりインバータ27を介してハイに反転して電源供給
装置動作信号発生機1に印加され動作制御用信号act
1は発生しない。
【0021】その後、図3Bに示すようにt3の時点で
ローからハイに移行したSC信号がインバータ20を介
してローに反転してパルス機21の第1のインバータ2
11に入力される。
【0022】その結果、入力されたロー信号は第1のイ
ンバータ211を介してハイに反転される。即ち、ノー
ドN21はハイ状態になり第1のインバータ211の出
力ハイ信号は第2インバータ212、第3インバータ2
13及び第4インバータ214を介して所定時間遅延の
後、ロー状態になるので、ノードN22はローとなる。
【0023】このとき、ノードN21はハイでありノー
ドN22はローなので、図3Cに示すように、第1のナ
ンドゲート215の出力、即ちノードN23はハイから
ローに転移し、第5のインバータ216を介してハイに
転移される。即ち、図3Dに示すように、ノードN24
はハイ状態となる。
【0024】また、このとき、ノードN23がローなの
で、ナンドゲート24の出力、即ちノードN25はハイ
である。
【0025】ラッチ部22の出力、即ちノードN26
は、ノードN23はローであり、ノードN25はハイな
ので、図3E記載のようにハイ状態となる。
【0026】それに従い、ノードN26のハイ信号はイ
ンバータ25を介してロー信号に反転しナンドゲート2
6の第1の入力端子に印加され、このとき、ローからハ
イに転移した/RAS動作信号がナンドゲート26の第
2入力端子に印加されれば、ナンドゲート26の出力は
ハイとなる。
【0027】ナンドゲート26の出力であるハイ信号
は、インバータ27を介して電源供給装置動作発生機1
に印加され、図3Hに示すように、t4時点で電源供給
装置動作信号act1がローであればハイに転移し、電
源供給装置動作信号act1が発生する。
【0028】一方、ラッチ部22の出力、即ちノードN
26はハイ状態であり、ノードN26はロー状態でラッ
チすることにより、図3に示すようにt3〜t5の期間
にSCが連続的にスイッチングしてもハイ状態に維持さ
れる。
【0029】t3〜t5の期間でSCが連続的にスイッ
チングしてもノードN26をハイ状態に維持させること
により、図3に示すように動作信号act1はハイ状態
に維持される。
【0030】さらに、SCが動作しない場合に、即ちt
5の時点でハイであったSCがロー状態に転移すればノ
ードN23はローからハイに転移され、第5のインバー
タ216によりノードN24のハイ信号はローになる。
【0031】この際、ノードN25及びノードN26は
ハイを引続き維持する。
【0032】その後、ノードN25はハイ信号が遅延回
路を経て一定時間t5〜t6の間(例えば、100n
s)遅延後、t6の時点でノードN23及びノードN2
6がハイなので第4のナンドゲート231の出力である
ノードN27(図示略)はローであり、第1のノアゲー
ト232の出力であるノードN28(図示略)はハイで
あり、第5のナンドゲート233の出力であるノードN
29(図示略)はハイであり、ノードN25は図3Fに
示すようにハイからローに転移される。
【0033】その後、それに従いノードN26はハイか
らローに転移され動作信号act1がハイからローに転
移される。
【0034】その後、100ns遅延後t7の時点で、
前述したt3の時点でのようにローからハイに印加され
たSC信号が、インバータ20を介してローに反転しパ
ルス機21に印加されて動作信号act1を発生させる
過程が行われる、即ち上記動作が繰り返される。
【0035】以上のように、本発明に係わる電源供給装
置の動作制御回路は、電源供給装置の動作制御用信号a
ct1を発生する電源供給装置動作信号発生機1と、S
C信号を入力されSC信号と同様の位相のパルス信号及
び他の位相のパルス信号を発生するパルス発生機21
と、パルス発生機21の出力信号を受信して電源供給装
置動作信号発生機1の動作を制御するラッチ22と、パ
ルス発生機21を介して入力されるSC信号により出力
されるパルス信号が連続的に印加されるか否かを感知し
所定時間遅延の後、ラッチ22をリセットするための遅
延感知回路23を含んで構成されることにより、/RA
S非動作区間に電源供給装置を動作させデータアクセス
時間を低減することができる。
【0036】
【発明の効果】本発明(請求項1乃至7記載の発明)に
よれば、メモリ装置において、メモリチップが動作中、
部分的に電源供給を要求する場合に、一定期間の間電源
供給ができるようになるため、信号動作及びデータアク
セスに必要十分な電源の供給が可能となり、その結果、
現在使われている同期式電子装置にもバースト長さに従
い遅延感知回路を介して必要な時間分の電源供給が可能
となる。また、必要な時間が経過した後には電源供給を
中止することにより信号動作特性の確保とデータアクセ
ス遅延を防止することができる。
【図面の簡単な説明】
【図1】従来電源供給装置の動作制御回路の出力信号の
タイミングを記載した図である。
【図2】本発明の実施例に係る電源供給装置の動作制御
回路を記載した図である。
【図3】図2に示す本発明電源供給装置の動作制御回路
の動作タイミングを記載した図である。
【符号の説明】
20 インバーター 21 パルス発生機 22 ラッチ 23 遅延感知回路 24 第6ナンドゲート 25 インバータ 26 ナンドゲート 27 インバータ 211 第1のインバータ 212 第2のインバータ 213 第3のインバータ 214 第4のインバータ 215 第1のナンドゲート 216 第5のインバータ 221 第2のナンドゲート 222 第3のナンドゲート 231 ナンドゲート 232 第1のノアゲート 234 第2のノアゲート

Claims (7)

    【特許請求の範囲】
  1. 【請求項1】メモリ装置のメーン制御信号が動作中の間
    に電源電圧を供給するための所定の動作制御信号を出力
    することは勿論、前記メーン制御信号が非動作中の間に
    も動作するサブ制御信号に応答して前記所定の動作制御
    信号を出力し、メモリ装置の電源供給装置の動作を制御
    する動作制御回路であって、 前記電源供給装置の動作制御回路は、 前記サブ制御信号を受信して第1及び第2のパルス信号
    を出力するパルス発生機と、 前記パルス発生機の第1のパルス信号を受信するラッチ
    と、 前記パルス発生機の第1及び第2パルス信号を受信して
    前記サブ制御信号が連続的に印加されることを感知し、
    所定時間遅延の後に、前記ラッチをリセットする信号を
    出力する遅延感知回路と、 前記メーン制御信号の動作中は勿論、前記サブ制御信号
    が所定期間連続的に入力される場合にも電源供給装置を
    動作させるための動作制御用信号を発生する電源供給装
    置の動作信号発生機と、を備えるとともに、 前記ラッチは、前記遅延感知回路の出力信号をさらに受
    信し、 前記パルス発生機の第2パルス信号は前記遅延感知回路
    の出力信号をさらに受信し、 前記動作信号発生機は、前記ラッチの出力信号の反転信
    号と前記メーン制御信号の演算処理信号を受信するこ
    と、 を特徴とする電源供給装置の動作制御回路。
  2. 【請求項2】前記パルス発生機は前記サブ制御信号の反
    転信号を受信するとともに、該反転信号を受信した結
    果、前記パルス発生機から出力される第1及び第2のパ
    ルス信号の位相差は180°であることを特徴とする請
    求項1に記載の電源供給装置の動作制御回路。
  3. 【請求項3】前記パルス発生機は、 前記サブ制御信号の反転信号を受信する第1のインバー
    タと、 前記第1のインバータの出力信号を受信する遅延手段
    と、 前記第1のインバータの出力信号と遅延手段の出力信号
    を受信する第1のNANDゲートと、 前記第1のNANDゲートの出力信号を受信する第2の
    インバータとを含み、 前記第1のNANDゲートの出力信号は前記第1のパル
    ス信号であり、前記第の2インバータの出力信号は前記
    第2のパルス信号であること、 を特徴とする請求項1又は2に記載の電源供給装置の動
    作制御回路。
  4. 【請求項4】前記ラッチは、第2NANDゲートと第3
    NANDゲートを含み、 前記第2NANDゲートは、前記パルス発生機の第1の
    パルス信号と前記第3NANDゲートの出力信号を受信
    し、 前記第3NANDゲートは、前記遅延感知回路の出力信
    号と前記第2NANDゲートの出力信号を受信するこ
    と、 を特徴とする請求項1乃至3に記載の電源供給装置の動
    作制御回路。
  5. 【請求項5】前記ラッチの出力信号は、前記第2のNA
    NDゲートの出力信号であることを特徴とする請求項1
    乃至4に記載の電源供給装置の動作制御回路。
  6. 【請求項6】前記遅延感知回路は、 前記ラッチの出力信号と前記パルス発生機の第1のパル
    ス信号を受信する第4のNANDゲートと、 前記第4のNANDゲートの出力信号と前記パルス発生
    機の第2パルス信号を受信する第1のNORゲートと、 前記第1のNORゲートの出力信号と前記パルス発生機
    の第1のパルス信号を受信する第5のNANDゲート
    と、 前記第5のNANDゲートの出力信号と前記パルス発生
    機の第2パルス信号を受信する第2のNORゲートと、 前記第2のNORゲートの出力信号と前記パルス発生機
    の第1のパルス信号を受信する第6のNANDゲートと
    を含んで構成されること、 を特徴とする請求項1乃至5記載の電源供給装置の動作
    制御回路。
  7. 【請求項7】前記動作信号発生機は、前記ラッチの出力
    信号の反転信号と前記メーン制御信号とをNANDゲー
    トにより演算処理した信号の反転信号を受信することを
    特徴とする請求項1乃至6記載の電源供給装置の動作制
    御回路。
JP8351626A 1995-12-29 1996-12-27 電源供給装置の動作制御回路 Expired - Fee Related JP2823190B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1019950066020A KR0164074B1 (ko) 1995-12-29 1995-12-29 전원공급장치의 동작 제어회로
KR1995P-66020 1995-12-29

Publications (2)

Publication Number Publication Date
JPH09190691A true JPH09190691A (ja) 1997-07-22
JP2823190B2 JP2823190B2 (ja) 1998-11-11

Family

ID=19447197

Family Applications (1)

Application Number Title Priority Date Filing Date
JP8351626A Expired - Fee Related JP2823190B2 (ja) 1995-12-29 1996-12-27 電源供給装置の動作制御回路

Country Status (4)

Country Link
US (1) US5912565A (ja)
JP (1) JP2823190B2 (ja)
KR (1) KR0164074B1 (ja)
TW (1) TW333649B (ja)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100483058B1 (ko) * 1997-09-03 2006-05-16 주식회사 하이닉스반도체 반도체메모리소자의라스완충장치
JP4591657B2 (ja) * 2003-12-22 2010-12-01 キヤノン株式会社 動画像符号化装置及びその制御方法、プログラム
KR100771140B1 (ko) * 2006-06-30 2007-10-29 엠텍비젼 주식회사 전원 전압 제어를 위한 동작 판별 장치 및 이를 포함하는회로 시스템

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61128832U (ja) * 1985-01-30 1986-08-12
US5197033A (en) * 1986-07-18 1993-03-23 Hitachi, Ltd. Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions
JP2635667B2 (ja) * 1988-03-31 1997-07-30 株式会社東芝 自動周波数制御回路

Also Published As

Publication number Publication date
TW333649B (en) 1998-06-11
KR0164074B1 (ko) 1998-12-15
KR970049299A (ko) 1997-07-29
US5912565A (en) 1999-06-15
JP2823190B2 (ja) 1998-11-11

Similar Documents

Publication Publication Date Title
JP3703241B2 (ja) 半導体メモリ装置
JP3941974B2 (ja) 同期式メモリのデータ出力バッファ制御方法
JP2551338B2 (ja) 情報処理装置
JP3152174B2 (ja) 半導体記憶装置
JP2823190B2 (ja) 電源供給装置の動作制御回路
JP3800478B2 (ja) 半導体メモリ装置における出力制御信号発生方法と出力バッファ制御回路、及びその半導体メモリ装置
US6169704B1 (en) Apparatus and method for generating a clock within a semiconductor device and devices and systems including same
KR100289396B1 (ko) 클럭발생회로
JPH1069777A (ja) ストローブ信号生成同期半導体装置
JPH0981289A (ja) データ伝送方式及びデータ伝送回路
JPH1173778A (ja) 半導体記憶装置
KR100772689B1 (ko) 스몰클럭버퍼를 포함하는 메모리장치.
KR100616493B1 (ko) 디디알 에스디램의 입력버퍼 제어 방법 및 장치
KR100653972B1 (ko) 반도체메모리장치의 데이터 출력 제어 방법 및 장치
JP2004303163A (ja) メモリ回路、メモリ回路動作方法
JP3588521B2 (ja) 半導体集積回路
JPH0954752A (ja) 双方向バスの制御方式
JP3131043B2 (ja) 半導体集積回路装置
JPH11144468A (ja) アドレス遷移検出回路
JPH05128060A (ja) 情報処理装置
JP2836370B2 (ja) 半導体メモリ装置
JP2615504B2 (ja) マイクロコントローラ
JPH10208483A (ja) 半導体記憶装置
JPH04336825A (ja) 2段同期回路
KR20010019153A (ko) 반도체 메모리의 어드레스 신호 발생부

Legal Events

Date Code Title Description
R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080904

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20080904

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090904

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100904

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100904

Year of fee payment: 12

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110904

Year of fee payment: 13

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120904

Year of fee payment: 14

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130904

Year of fee payment: 15

LAPS Cancellation because of no payment of annual fees