JPH09190691A - 電源供給装置の動作制御回路 - Google Patents
電源供給装置の動作制御回路Info
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- JPH09190691A JPH09190691A JP8351626A JP35162696A JPH09190691A JP H09190691 A JPH09190691 A JP H09190691A JP 8351626 A JP8351626 A JP 8351626A JP 35162696 A JP35162696 A JP 35162696A JP H09190691 A JPH09190691 A JP H09190691A
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- 230000003111 delayed effect Effects 0.000 abstract 1
- 238000001514 detection method Methods 0.000 abstract 1
- 230000007704 transition Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 2
- 230000001360 synchronised effect Effects 0.000 description 2
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
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- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/153—Arrangements in which a pulse is delivered at the instant when a predetermined characteristic of an input signal is present or at a fixed time interval after this instant
- H03K5/1534—Transition or edge detectors
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Abstract
(57)【要約】
【課題】 本発明は、メモリ装置に用いられ、データア
クセス時間を低減することができる電源供給装置の動作
制御回路を提供することを目的とする。 【解決手段】 本発明に係わる電源供給装置の動作制御
回路は、電源供給装置の動作制御用信号ａｃｔ１を発生
する電源供給装置動作信号発生機１と、ＳＣ信号を入力
されＳＣ信号と同様の位相のパルス信号及び他の位相の
パルス信号を発生するパルス発生機２１と、パルス発生
機２１の出力信号を受信して電源供給装置動作信号発生
機１の動作を制御するラッチ２２と、パルス発生機２１
を介して入力されるＳＣ信号により出力されるパルス信
号が連続的に印加されるか否かを感知し所定時間遅延の
後、ラッチ２２をリセットするための遅延感知回路２３
を含んで構成されることにより、／ＲＡＳ非動作区間に
電源供給装置を動作させデータアクセス時間を低減する
ことができる。
クセス時間を低減することができる電源供給装置の動作
制御回路を提供することを目的とする。 【解決手段】 本発明に係わる電源供給装置の動作制御
回路は、電源供給装置の動作制御用信号ａｃｔ１を発生
する電源供給装置動作信号発生機１と、ＳＣ信号を入力
されＳＣ信号と同様の位相のパルス信号及び他の位相の
パルス信号を発生するパルス発生機２１と、パルス発生
機２１の出力信号を受信して電源供給装置動作信号発生
機１の動作を制御するラッチ２２と、パルス発生機２１
を介して入力されるＳＣ信号により出力されるパルス信
号が連続的に印加されるか否かを感知し所定時間遅延の
後、ラッチ２２をリセットするための遅延感知回路２３
を含んで構成されることにより、／ＲＡＳ非動作区間に
電源供給装置を動作させデータアクセス時間を低減する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリ装置に用い
られる電源供給装置の動作制御回路に関し、特に例え
ば、メモリ装置の制御信号中の一つであるローアドレス
ストローブバー（Row Address Stroube Bar；以下、／
ＲＡＳと記載）信号が動作しない区間においても電源供
給装置を動作させることができる電源供給装置の動作制
御回路に関する。
られる電源供給装置の動作制御回路に関し、特に例え
ば、メモリ装置の制御信号中の一つであるローアドレス
ストローブバー（Row Address Stroube Bar；以下、／
ＲＡＳと記載）信号が動作しない区間においても電源供
給装置を動作させることができる電源供給装置の動作制
御回路に関する。
【０００２】
【従来の技術】一般に、電源供給装置の動作制御回路は
所定の制御信号によりメモリ装置に電源を供給する回路
である。
所定の制御信号によりメモリ装置に電源を供給する回路
である。
【０００３】従来の電源供給装置の動作制御回路は、図
１の示すように、内部の電源供給装置を動作させるため
の動作信号ａｃｔ１を、／ＲＡＳの動作区間でのみ発生
させていた。従って、／ＲＡＳ非動作区間で動作する信
号及びデータアクセス信号等は十分な電源供給を受ける
ことができなく速度遅延をもたらすことになる。
１の示すように、内部の電源供給装置を動作させるため
の動作信号ａｃｔ１を、／ＲＡＳの動作区間でのみ発生
させていた。従って、／ＲＡＳ非動作区間で動作する信
号及びデータアクセス信号等は十分な電源供給を受ける
ことができなく速度遅延をもたらすことになる。
【０００４】
【発明が解決しようとする課題】従って、本発明は前記
の問題点を解決するためのもので、／ＲＡＳ非動作区間
に電源供給装置を動作させデータアクセス時間を低減す
ることができる電源供給装置の動作制御回路を提供する
ことにその目的がある。
の問題点を解決するためのもので、／ＲＡＳ非動作区間
に電源供給装置を動作させデータアクセス時間を低減す
ることができる電源供給装置の動作制御回路を提供する
ことにその目的がある。
【０００５】
【課題を解決するための手段】本発明（請求項１乃至７
記載の発明）は、メモリ装置のメーン制御信号が動作中
の間に電源電圧を供給するための所定の動作制御信号を
出力することは勿論、メーン制御信号が非動作中の間に
も動作するサブ制御信号に応答して所定の動作制御信号
を出力し、メモリ装置の電源供給装置の動作を制御する
動作制御回路であって、電源供給装置の動作制御回路
は、サブ制御信号を受信して第１及び第２のパルス信号
を出力するパルス発生機と、パルス発生機の第１のパル
ス信号を受信するラッチと、パルス発生機の第１及び第
２パルス信号を受信してサブ制御信号が連続的に印加さ
れることを感知し、所定時間遅延の後に、ラッチをリセ
ットする信号を出力する遅延感知回路と、メーン制御信
号の動作中は勿論、サブ制御信号が所定期間連続的に入
力される場合にも電源供給装置を動作させるための動作
制御用信号を発生する電源供給装置の動作信号発生機
と、を備えるとともに、第１のラッチは遅延感知回路の
出力信号をさらに受信し、パルス発生機の第２パルス信
号は遅延感知回路の出力信号をさらに受信し、動作信号
発生機は、ラッチの出力信号の反転信号とメーン制御信
号の演算処理信号を受信することを特徴とする。
記載の発明）は、メモリ装置のメーン制御信号が動作中
の間に電源電圧を供給するための所定の動作制御信号を
出力することは勿論、メーン制御信号が非動作中の間に
も動作するサブ制御信号に応答して所定の動作制御信号
を出力し、メモリ装置の電源供給装置の動作を制御する
動作制御回路であって、電源供給装置の動作制御回路
は、サブ制御信号を受信して第１及び第２のパルス信号
を出力するパルス発生機と、パルス発生機の第１のパル
ス信号を受信するラッチと、パルス発生機の第１及び第
２パルス信号を受信してサブ制御信号が連続的に印加さ
れることを感知し、所定時間遅延の後に、ラッチをリセ
ットする信号を出力する遅延感知回路と、メーン制御信
号の動作中は勿論、サブ制御信号が所定期間連続的に入
力される場合にも電源供給装置を動作させるための動作
制御用信号を発生する電源供給装置の動作信号発生機
と、を備えるとともに、第１のラッチは遅延感知回路の
出力信号をさらに受信し、パルス発生機の第２パルス信
号は遅延感知回路の出力信号をさらに受信し、動作信号
発生機は、ラッチの出力信号の反転信号とメーン制御信
号の演算処理信号を受信することを特徴とする。
【０００６】また、前記電源供給装置動作制御回路を構
成する各装置は、以下のような特徴を有する。
成する各装置は、以下のような特徴を有する。
【０００７】パルス発生機は、サブ制御信号の反転信号
を受信するとともに、該反転信号を受信した結果、パル
ス発生機から出力される第１及び第２のパルス信号の位
相差は１８０°であることを特徴とするとともに、サブ
制御信号の反転信号を受信する第１のインバータと、第
１のインバータの出力信号を受信する遅延手段と、第１
のインバータの出力信号と遅延手段の出力信号を受信す
る第１のＮＡＮＤゲートと、第１のＮＡＮＤゲートの出
力信号を受信する第２のインバータとを含み、第１のＮ
ＡＮＤゲートの出力信号は第１のパルス信号であり、第
の２インバータの出力信号は第２のパルス信号であるこ
とを特徴とし、ラッチは、第２ＮＡＮＤゲートと第３Ｎ
ＡＮＤゲートを含み、第２ＮＡＮＤゲートは、パルス発
生機の第１のパルス信号と第３ ＮＡＮＤゲートの出力
信号を受信し、第３ＮＡＮＤゲートは、遅延感知回路の
出力信号と第２ＮＡＮＤゲートの出力信号を受信するこ
とを特徴とし、ラッチの出力信号は、第２のＮＡＮＤゲ
ートの出力信号であることを特徴とし、遅延感知回路
は、ラッチの出力信号とパルス発生機の第１のパルス信
号を受信する第４のＮＡＮＤゲートと、第４のＮＡＮＤ
ゲートの出力信号とパルス発生機の第２パルス信号を受
信する第１のＮＯＲゲートと、第１のＮＯＲゲートの出
力信号とパルス発生機の第１のパルス信号を受信する第
５のＮＡＮＤゲートと、第５のＮＡＮＤゲートの出力信
号とパルス発生機の第２パルス信号を受信する第２のＮ
ＯＲゲートと、第２のＮＯＲゲートの出力信号とパルス
発生機の第１のパルス信号を受信する第６のＮＡＮＤゲ
ートとを含んで構成されることを特徴とし、動作信号発
生機は、ラッチの出力信号の反転信号とメーン制御信号
とをＮＡＮＤゲートにより演算処理した信号の反転信号
を受信することを特徴とする。
を受信するとともに、該反転信号を受信した結果、パル
ス発生機から出力される第１及び第２のパルス信号の位
相差は１８０°であることを特徴とするとともに、サブ
制御信号の反転信号を受信する第１のインバータと、第
１のインバータの出力信号を受信する遅延手段と、第１
のインバータの出力信号と遅延手段の出力信号を受信す
る第１のＮＡＮＤゲートと、第１のＮＡＮＤゲートの出
力信号を受信する第２のインバータとを含み、第１のＮ
ＡＮＤゲートの出力信号は第１のパルス信号であり、第
の２インバータの出力信号は第２のパルス信号であるこ
とを特徴とし、ラッチは、第２ＮＡＮＤゲートと第３Ｎ
ＡＮＤゲートを含み、第２ＮＡＮＤゲートは、パルス発
生機の第１のパルス信号と第３ ＮＡＮＤゲートの出力
信号を受信し、第３ＮＡＮＤゲートは、遅延感知回路の
出力信号と第２ＮＡＮＤゲートの出力信号を受信するこ
とを特徴とし、ラッチの出力信号は、第２のＮＡＮＤゲ
ートの出力信号であることを特徴とし、遅延感知回路
は、ラッチの出力信号とパルス発生機の第１のパルス信
号を受信する第４のＮＡＮＤゲートと、第４のＮＡＮＤ
ゲートの出力信号とパルス発生機の第２パルス信号を受
信する第１のＮＯＲゲートと、第１のＮＯＲゲートの出
力信号とパルス発生機の第１のパルス信号を受信する第
５のＮＡＮＤゲートと、第５のＮＡＮＤゲートの出力信
号とパルス発生機の第２パルス信号を受信する第２のＮ
ＯＲゲートと、第２のＮＯＲゲートの出力信号とパルス
発生機の第１のパルス信号を受信する第６のＮＡＮＤゲ
ートとを含んで構成されることを特徴とし、動作信号発
生機は、ラッチの出力信号の反転信号とメーン制御信号
とをＮＡＮＤゲートにより演算処理した信号の反転信号
を受信することを特徴とする。
【０００８】この本発明（請求項１乃至７記載の発明）
によれば、メモリ装置において、メモリチップが動作
中、部分的に電源供給を要求する場合に、一定期間の間
電源供給ができるようになるため、信号動作及びデータ
アクセスに必要十分な電源の供給が可能となり、その結
果、現在使われている同期式電子装置にもバースト長さ
に従い遅延感知回路を介して必要な時間分の電源供給が
可能となる。また、必要な時間が経過した後には電源供
給を中止することにより信号動作特性の確保とデータア
クセス遅延を防止することができる。
によれば、メモリ装置において、メモリチップが動作
中、部分的に電源供給を要求する場合に、一定期間の間
電源供給ができるようになるため、信号動作及びデータ
アクセスに必要十分な電源の供給が可能となり、その結
果、現在使われている同期式電子装置にもバースト長さ
に従い遅延感知回路を介して必要な時間分の電源供給が
可能となる。また、必要な時間が経過した後には電源供
給を中止することにより信号動作特性の確保とデータア
クセス遅延を防止することができる。
【０００９】
【発明の実施の形態】以下、本発明に係わる電源供給装
置の動作制御回路の実施の形態を添付の図面を参照しつ
つ詳細に説明する。
置の動作制御回路の実施の形態を添付の図面を参照しつ
つ詳細に説明する。
【００１０】先ず、本実施の形態の構成について説明す
る。
る。
【００１１】図２は、本実施の形態に係わる電源供給装
置の動作信号制御回路の構成の概略図である。
置の動作信号制御回路の構成の概略図である。
【００１２】図２記載の回路は本発明を実現するための
例示的な回路であり、メーン制御信号として／ＲＡＳ信
号を、サブ制御信号としてＳＣ（Serial Access Cloc
k、以下ＳＣと記載）を選択した。
例示的な回路であり、メーン制御信号として／ＲＡＳ信
号を、サブ制御信号としてＳＣ（Serial Access Cloc
k、以下ＳＣと記載）を選択した。
【００１３】図２に記載のように、電源供給装置の動作
信号制御回路は、電源供給装置の動作制御用信号ａｃｔ
１を発生する電源供給装置動作信号発生機１と、ＳＣ信
号の反転信号を入力されてＳＣ信号と同じ位相及び反転
した位相のパルス信号を発生するパルス発生機２１と、
パルス発生機２１の出力信号を受信して電源供給装置動
作信号発生機１の動作を制御するラッチ２２と、ＳＣ信
号をパルス発生機２１に入力した結果として出力される
パルス信号が連続的に印加されているかを感知し、所定
時間遅延の後にラッチ２２をリセットするための遅延感
知回路２３、等から構成されている。
信号制御回路は、電源供給装置の動作制御用信号ａｃｔ
１を発生する電源供給装置動作信号発生機１と、ＳＣ信
号の反転信号を入力されてＳＣ信号と同じ位相及び反転
した位相のパルス信号を発生するパルス発生機２１と、
パルス発生機２１の出力信号を受信して電源供給装置動
作信号発生機１の動作を制御するラッチ２２と、ＳＣ信
号をパルス発生機２１に入力した結果として出力される
パルス信号が連続的に印加されているかを感知し、所定
時間遅延の後にラッチ２２をリセットするための遅延感
知回路２３、等から構成されている。
【００１４】パルス発生機２１は、ＳＣ信号を反転する
第１のインバータ２１１と、第１のインバータ２１１の
反転信号を反転する第２のインバータ２１２と、第２の
インバータ２１２の反転信号を反転する第３のインバー
タ２１３と、第３のインバータ２１３の反転信号を反転
する第４のインバータ２１４と、第１のインバータ２１
１の出力信号と第４インバータ２１４の出力信号を論理
組合せ処理する第１のナンドゲート２１５と、第１のナ
ンドゲート２１５の出力信号を反転する第５インバータ
２１６で構成される。
第１のインバータ２１１と、第１のインバータ２１１の
反転信号を反転する第２のインバータ２１２と、第２の
インバータ２１２の反転信号を反転する第３のインバー
タ２１３と、第３のインバータ２１３の反転信号を反転
する第４のインバータ２１４と、第１のインバータ２１
１の出力信号と第４インバータ２１４の出力信号を論理
組合せ処理する第１のナンドゲート２１５と、第１のナ
ンドゲート２１５の出力信号を反転する第５インバータ
２１６で構成される。
【００１５】ラッチ２２は、第２ナンドゲート２２１と
第３のナンドゲート２２２により構成され、第２のナン
ドゲート２２１の第１の入力端子にはパルス発生機２１
の第１のナンドゲート２１５の出力信号が入力され、第
２のナンドゲート２２１の第２の入力端子には第３のナ
ンドゲート２２２の出力が入力される。そして、第３の
ナンドゲート２２２の第１の入力端子には第２ナンドゲ
ート２２１の出力が入力され、第３のナンドゲート２２
２の第２の入力端子には、遅延感知回路２３の出力信号
と第１のナンドゲート２１５の出力信号を論理組合せす
るナンドゲート２４の出力信号が、入力される。
第３のナンドゲート２２２により構成され、第２のナン
ドゲート２２１の第１の入力端子にはパルス発生機２１
の第１のナンドゲート２１５の出力信号が入力され、第
２のナンドゲート２２１の第２の入力端子には第３のナ
ンドゲート２２２の出力が入力される。そして、第３の
ナンドゲート２２２の第１の入力端子には第２ナンドゲ
ート２２１の出力が入力され、第３のナンドゲート２２
２の第２の入力端子には、遅延感知回路２３の出力信号
と第１のナンドゲート２１５の出力信号を論理組合せす
るナンドゲート２４の出力信号が、入力される。
【００１６】遅延感知回路２３は、パルス発生機２１の
第１のナンドゲート２１５の出力信号とラッチ２２の出
力信号を論理組合せ処理する第４ナンドゲート２３１
と、パルス発生機２１の第５インバータ２１６の出力信
号と第４ナンドゲート２３１の出力信号を論理組合せ処
理する第１のノアゲート２３２と、パルス発生機２１の
第１のナンドゲート２１５の出力信号と第１のノアゲー
ト２３２の出力信号を論理組合せ処理する第５ナンドゲ
ート２３３と、パルス発生機２１の第５インバータ２１
６の出力信号と第５ナンドゲート２３３の出力信号を論
理組合せする第２ノアゲート２３４と、パルス発生機２
１の第１のナンドゲート２１５の出力信号と第２のノア
ゲート２３４の出力信号を論理組合せ処理する第６ナン
ドゲート２４とで構成されている。
第１のナンドゲート２１５の出力信号とラッチ２２の出
力信号を論理組合せ処理する第４ナンドゲート２３１
と、パルス発生機２１の第５インバータ２１６の出力信
号と第４ナンドゲート２３１の出力信号を論理組合せ処
理する第１のノアゲート２３２と、パルス発生機２１の
第１のナンドゲート２１５の出力信号と第１のノアゲー
ト２３２の出力信号を論理組合せ処理する第５ナンドゲ
ート２３３と、パルス発生機２１の第５インバータ２１
６の出力信号と第５ナンドゲート２３３の出力信号を論
理組合せする第２ノアゲート２３４と、パルス発生機２
１の第１のナンドゲート２１５の出力信号と第２のノア
ゲート２３４の出力信号を論理組合せ処理する第６ナン
ドゲート２４とで構成されている。
【００１７】次に、本実施の形態の作用について説明す
る。
る。
【００１８】図３Ａに示すように、ｔ１時点で／ＲＡＳ
がハイからローに転移すれば、電源供給装置動作信号ａ
ｃｔ１がローからハイに転移され電源供給装置を駆動さ
せる。
がハイからローに転移すれば、電源供給装置動作信号ａ
ｃｔ１がローからハイに転移され電源供給装置を駆動さ
せる。
【００１９】そして、ｔ２の時点でＳＣ信号が電源供給
装置動作制御回路に印加されなかったために出力ノード
であるノードＮ２６はローであり、インバータ２５を介
してハイに反転されナンドゲート２６の第１の入力端子
に印加される。また、／ＲＡＳがハイからローに転移す
れば、／ＲＡＳ動作信号もローからハイに転移されてナ
ンドゲート２６の第２の入力端子に印加される。
装置動作制御回路に印加されなかったために出力ノード
であるノードＮ２６はローであり、インバータ２５を介
してハイに反転されナンドゲート２６の第１の入力端子
に印加される。また、／ＲＡＳがハイからローに転移す
れば、／ＲＡＳ動作信号もローからハイに転移されてナ
ンドゲート２６の第２の入力端子に印加される。
【００２０】その結果、ナンドゲート２６の出力はロー
となりインバータ２７を介してハイに反転して電源供給
装置動作信号発生機１に印加され動作制御用信号ａｃｔ
１は発生しない。
となりインバータ２７を介してハイに反転して電源供給
装置動作信号発生機１に印加され動作制御用信号ａｃｔ
１は発生しない。
【００２１】その後、図３Ｂに示すようにｔ３の時点で
ローからハイに移行したＳＣ信号がインバータ２０を介
してローに反転してパルス機２１の第１のインバータ２
１１に入力される。
ローからハイに移行したＳＣ信号がインバータ２０を介
してローに反転してパルス機２１の第１のインバータ２
１１に入力される。
【００２２】その結果、入力されたロー信号は第１のイ
ンバータ２１１を介してハイに反転される。即ち、ノー
ドＮ２１はハイ状態になり第１のインバータ２１１の出
力ハイ信号は第２インバータ２１２、第３インバータ２
１３及び第４インバータ２１４を介して所定時間遅延の
後、ロー状態になるので、ノードＮ２２はローとなる。
ンバータ２１１を介してハイに反転される。即ち、ノー
ドＮ２１はハイ状態になり第１のインバータ２１１の出
力ハイ信号は第２インバータ２１２、第３インバータ２
１３及び第４インバータ２１４を介して所定時間遅延の
後、ロー状態になるので、ノードＮ２２はローとなる。
【００２３】このとき、ノードＮ２１はハイでありノー
ドＮ２２はローなので、図３Ｃに示すように、第１のナ
ンドゲート２１５の出力、即ちノードＮ２３はハイから
ローに転移し、第５のインバータ２１６を介してハイに
転移される。即ち、図３Ｄに示すように、ノードＮ２４
はハイ状態となる。
ドＮ２２はローなので、図３Ｃに示すように、第１のナ
ンドゲート２１５の出力、即ちノードＮ２３はハイから
ローに転移し、第５のインバータ２１６を介してハイに
転移される。即ち、図３Ｄに示すように、ノードＮ２４
はハイ状態となる。
【００２４】また、このとき、ノードＮ２３がローなの
で、ナンドゲート２４の出力、即ちノードＮ２５はハイ
である。
で、ナンドゲート２４の出力、即ちノードＮ２５はハイ
である。
【００２５】ラッチ部２２の出力、即ちノードＮ２６
は、ノードＮ２３はローであり、ノードＮ２５はハイな
ので、図３Ｅ記載のようにハイ状態となる。
は、ノードＮ２３はローであり、ノードＮ２５はハイな
ので、図３Ｅ記載のようにハイ状態となる。
【００２６】それに従い、ノードＮ２６のハイ信号はイ
ンバータ２５を介してロー信号に反転しナンドゲート２
６の第１の入力端子に印加され、このとき、ローからハ
イに転移した／ＲＡＳ動作信号がナンドゲート２６の第
２入力端子に印加されれば、ナンドゲート２６の出力は
ハイとなる。
ンバータ２５を介してロー信号に反転しナンドゲート２
６の第１の入力端子に印加され、このとき、ローからハ
イに転移した／ＲＡＳ動作信号がナンドゲート２６の第
２入力端子に印加されれば、ナンドゲート２６の出力は
ハイとなる。
【００２７】ナンドゲート２６の出力であるハイ信号
は、インバータ２７を介して電源供給装置動作発生機１
に印加され、図３Ｈに示すように、ｔ４時点で電源供給
装置動作信号ａｃｔ１がローであればハイに転移し、電
源供給装置動作信号ａｃｔ１が発生する。
は、インバータ２７を介して電源供給装置動作発生機１
に印加され、図３Ｈに示すように、ｔ４時点で電源供給
装置動作信号ａｃｔ１がローであればハイに転移し、電
源供給装置動作信号ａｃｔ１が発生する。
【００２８】一方、ラッチ部２２の出力、即ちノードＮ
２６はハイ状態であり、ノードＮ２６はロー状態でラッ
チすることにより、図３に示すようにｔ３〜ｔ５の期間
にＳＣが連続的にスイッチングしてもハイ状態に維持さ
れる。
２６はハイ状態であり、ノードＮ２６はロー状態でラッ
チすることにより、図３に示すようにｔ３〜ｔ５の期間
にＳＣが連続的にスイッチングしてもハイ状態に維持さ
れる。
【００２９】ｔ３〜ｔ５の期間でＳＣが連続的にスイッ
チングしてもノードＮ２６をハイ状態に維持させること
により、図３に示すように動作信号ａｃｔ１はハイ状態
に維持される。
チングしてもノードＮ２６をハイ状態に維持させること
により、図３に示すように動作信号ａｃｔ１はハイ状態
に維持される。
【００３０】さらに、ＳＣが動作しない場合に、即ちｔ
５の時点でハイであったＳＣがロー状態に転移すればノ
ードＮ２３はローからハイに転移され、第５のインバー
タ２１６によりノードＮ２４のハイ信号はローになる。
５の時点でハイであったＳＣがロー状態に転移すればノ
ードＮ２３はローからハイに転移され、第５のインバー
タ２１６によりノードＮ２４のハイ信号はローになる。
【００３１】この際、ノードＮ２５及びノードＮ２６は
ハイを引続き維持する。
ハイを引続き維持する。
【００３２】その後、ノードＮ２５はハイ信号が遅延回
路を経て一定時間ｔ５〜ｔ６の間（例えば、１００ｎ
ｓ）遅延後、ｔ６の時点でノードＮ２３及びノードＮ２
６がハイなので第４のナンドゲート２３１の出力である
ノードＮ２７（図示略）はローであり、第１のノアゲー
ト２３２の出力であるノードＮ２８（図示略）はハイで
あり、第５のナンドゲート２３３の出力であるノードＮ
２９（図示略）はハイであり、ノードＮ２５は図３Ｆに
示すようにハイからローに転移される。
路を経て一定時間ｔ５〜ｔ６の間（例えば、１００ｎ
ｓ）遅延後、ｔ６の時点でノードＮ２３及びノードＮ２
６がハイなので第４のナンドゲート２３１の出力である
ノードＮ２７（図示略）はローであり、第１のノアゲー
ト２３２の出力であるノードＮ２８（図示略）はハイで
あり、第５のナンドゲート２３３の出力であるノードＮ
２９（図示略）はハイであり、ノードＮ２５は図３Ｆに
示すようにハイからローに転移される。
【００３３】その後、それに従いノードＮ２６はハイか
らローに転移され動作信号ａｃｔ１がハイからローに転
移される。
らローに転移され動作信号ａｃｔ１がハイからローに転
移される。
【００３４】その後、１００ｎｓ遅延後ｔ７の時点で、
前述したｔ３の時点でのようにローからハイに印加され
たＳＣ信号が、インバータ２０を介してローに反転しパ
ルス機２１に印加されて動作信号ａｃｔ１を発生させる
過程が行われる、即ち上記動作が繰り返される。
前述したｔ３の時点でのようにローからハイに印加され
たＳＣ信号が、インバータ２０を介してローに反転しパ
ルス機２１に印加されて動作信号ａｃｔ１を発生させる
過程が行われる、即ち上記動作が繰り返される。
【００３５】以上のように、本発明に係わる電源供給装
置の動作制御回路は、電源供給装置の動作制御用信号ａ
ｃｔ１を発生する電源供給装置動作信号発生機１と、Ｓ
Ｃ信号を入力されＳＣ信号と同様の位相のパルス信号及
び他の位相のパルス信号を発生するパルス発生機２１
と、パルス発生機２１の出力信号を受信して電源供給装
置動作信号発生機１の動作を制御するラッチ２２と、パ
ルス発生機２１を介して入力されるＳＣ信号により出力
されるパルス信号が連続的に印加されるか否かを感知し
所定時間遅延の後、ラッチ２２をリセットするための遅
延感知回路２３を含んで構成されることにより、／ＲＡ
Ｓ非動作区間に電源供給装置を動作させデータアクセス
時間を低減することができる。
置の動作制御回路は、電源供給装置の動作制御用信号ａ
ｃｔ１を発生する電源供給装置動作信号発生機１と、Ｓ
Ｃ信号を入力されＳＣ信号と同様の位相のパルス信号及
び他の位相のパルス信号を発生するパルス発生機２１
と、パルス発生機２１の出力信号を受信して電源供給装
置動作信号発生機１の動作を制御するラッチ２２と、パ
ルス発生機２１を介して入力されるＳＣ信号により出力
されるパルス信号が連続的に印加されるか否かを感知し
所定時間遅延の後、ラッチ２２をリセットするための遅
延感知回路２３を含んで構成されることにより、／ＲＡ
Ｓ非動作区間に電源供給装置を動作させデータアクセス
時間を低減することができる。
【００３６】
【発明の効果】本発明（請求項１乃至７記載の発明）に
よれば、メモリ装置において、メモリチップが動作中、
部分的に電源供給を要求する場合に、一定期間の間電源
供給ができるようになるため、信号動作及びデータアク
セスに必要十分な電源の供給が可能となり、その結果、
現在使われている同期式電子装置にもバースト長さに従
い遅延感知回路を介して必要な時間分の電源供給が可能
となる。また、必要な時間が経過した後には電源供給を
中止することにより信号動作特性の確保とデータアクセ
ス遅延を防止することができる。
よれば、メモリ装置において、メモリチップが動作中、
部分的に電源供給を要求する場合に、一定期間の間電源
供給ができるようになるため、信号動作及びデータアク
セスに必要十分な電源の供給が可能となり、その結果、
現在使われている同期式電子装置にもバースト長さに従
い遅延感知回路を介して必要な時間分の電源供給が可能
となる。また、必要な時間が経過した後には電源供給を
中止することにより信号動作特性の確保とデータアクセ
ス遅延を防止することができる。
【図１】従来電源供給装置の動作制御回路の出力信号の
タイミングを記載した図である。
タイミングを記載した図である。
【図２】本発明の実施例に係る電源供給装置の動作制御
回路を記載した図である。
回路を記載した図である。
【図３】図２に示す本発明電源供給装置の動作制御回路
の動作タイミングを記載した図である。
の動作タイミングを記載した図である。
２０ インバーター ２１ パルス発生機 ２２ ラッチ ２３ 遅延感知回路 ２４ 第６ナンドゲート ２５ インバータ ２６ ナンドゲート ２７ インバータ ２１１ 第１のインバータ ２１２ 第２のインバータ ２１３ 第３のインバータ ２１４ 第４のインバータ ２１５ 第１のナンドゲート ２１６ 第５のインバータ ２２１ 第２のナンドゲート ２２２ 第３のナンドゲート ２３１ ナンドゲート ２３２ 第１のノアゲート ２３４ 第２のノアゲート
Claims (7)
- 【請求項１】メモリ装置のメーン制御信号が動作中の間
に電源電圧を供給するための所定の動作制御信号を出力
することは勿論、前記メーン制御信号が非動作中の間に
も動作するサブ制御信号に応答して前記所定の動作制御
信号を出力し、メモリ装置の電源供給装置の動作を制御
する動作制御回路であって、 前記電源供給装置の動作制御回路は、 前記サブ制御信号を受信して第１及び第２のパルス信号
を出力するパルス発生機と、 前記パルス発生機の第１のパルス信号を受信するラッチ
と、 前記パルス発生機の第１及び第２パルス信号を受信して
前記サブ制御信号が連続的に印加されることを感知し、
所定時間遅延の後に、前記ラッチをリセットする信号を
出力する遅延感知回路と、 前記メーン制御信号の動作中は勿論、前記サブ制御信号
が所定期間連続的に入力される場合にも電源供給装置を
動作させるための動作制御用信号を発生する電源供給装
置の動作信号発生機と、を備えるとともに、 前記ラッチは、前記遅延感知回路の出力信号をさらに受
信し、 前記パルス発生機の第２パルス信号は前記遅延感知回路
の出力信号をさらに受信し、 前記動作信号発生機は、前記ラッチの出力信号の反転信
号と前記メーン制御信号の演算処理信号を受信するこ
と、 を特徴とする電源供給装置の動作制御回路。 - 【請求項２】前記パルス発生機は前記サブ制御信号の反
転信号を受信するとともに、該反転信号を受信した結
果、前記パルス発生機から出力される第１及び第２のパ
ルス信号の位相差は１８０°であることを特徴とする請
求項１に記載の電源供給装置の動作制御回路。 - 【請求項３】前記パルス発生機は、 前記サブ制御信号の反転信号を受信する第１のインバー
タと、 前記第１のインバータの出力信号を受信する遅延手段
と、 前記第１のインバータの出力信号と遅延手段の出力信号
を受信する第１のＮＡＮＤゲートと、 前記第１のＮＡＮＤゲートの出力信号を受信する第２の
インバータとを含み、 前記第１のＮＡＮＤゲートの出力信号は前記第１のパル
ス信号であり、前記第の２インバータの出力信号は前記
第２のパルス信号であること、 を特徴とする請求項１又は２に記載の電源供給装置の動
作制御回路。 - 【請求項４】前記ラッチは、第２ＮＡＮＤゲートと第３
ＮＡＮＤゲートを含み、 前記第２ＮＡＮＤゲートは、前記パルス発生機の第１の
パルス信号と前記第３ＮＡＮＤゲートの出力信号を受信
し、 前記第３ＮＡＮＤゲートは、前記遅延感知回路の出力信
号と前記第２ＮＡＮＤゲートの出力信号を受信するこ
と、 を特徴とする請求項１乃至３に記載の電源供給装置の動
作制御回路。 - 【請求項５】前記ラッチの出力信号は、前記第２のＮＡ
ＮＤゲートの出力信号であることを特徴とする請求項１
乃至４に記載の電源供給装置の動作制御回路。 - 【請求項６】前記遅延感知回路は、 前記ラッチの出力信号と前記パルス発生機の第１のパル
ス信号を受信する第４のＮＡＮＤゲートと、 前記第４のＮＡＮＤゲートの出力信号と前記パルス発生
機の第２パルス信号を受信する第１のＮＯＲゲートと、 前記第１のＮＯＲゲートの出力信号と前記パルス発生機
の第１のパルス信号を受信する第５のＮＡＮＤゲート
と、 前記第５のＮＡＮＤゲートの出力信号と前記パルス発生
機の第２パルス信号を受信する第２のＮＯＲゲートと、 前記第２のＮＯＲゲートの出力信号と前記パルス発生機
の第１のパルス信号を受信する第６のＮＡＮＤゲートと
を含んで構成されること、 を特徴とする請求項１乃至５記載の電源供給装置の動作
制御回路。 - 【請求項７】前記動作信号発生機は、前記ラッチの出力
信号の反転信号と前記メーン制御信号とをＮＡＮＤゲー
トにより演算処理した信号の反転信号を受信することを
特徴とする請求項１乃至６記載の電源供給装置の動作制
御回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950066020A KR0164074B1 (ko) | 1995-12-29 | 1995-12-29 | 전원공급장치의 동작 제어회로 |
| KR1995P-66020 | 1995-12-29 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09190691A true JPH09190691A (ja) | 1997-07-22 |
| JP2823190B2 JP2823190B2 (ja) | 1998-11-11 |
Family
ID=19447197
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8351626A Expired - Fee Related JP2823190B2 (ja) | 1995-12-29 | 1996-12-27 | 電源供給装置の動作制御回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5912565A (ja) |
| JP (1) | JP2823190B2 (ja) |
| KR (1) | KR0164074B1 (ja) |
| TW (1) | TW333649B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100483058B1 (ko) * | 1997-09-03 | 2006-05-16 | 주식회사 하이닉스반도체 | 반도체메모리소자의라스완충장치 |
| JP4591657B2 (ja) * | 2003-12-22 | 2010-12-01 | キヤノン株式会社 | 動画像符号化装置及びその制御方法、プログラム |
| KR100771140B1 (ko) * | 2006-06-30 | 2007-10-29 | 엠텍비젼 주식회사 | 전원 전압 제어를 위한 동작 판별 장치 및 이를 포함하는회로 시스템 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61128832U (ja) * | 1985-01-30 | 1986-08-12 | ||
| US5197033A (en) * | 1986-07-18 | 1993-03-23 | Hitachi, Ltd. | Semiconductor device incorporating internal power supply for compensating for deviation in operating condition and fabrication process conditions |
| JP2635667B2 (ja) * | 1988-03-31 | 1997-07-30 | 株式会社東芝 | 自動周波数制御回路 |
-
1995
- 1995-12-29 KR KR1019950066020A patent/KR0164074B1/ko not_active IP Right Cessation
-
1996
- 1996-12-24 TW TW085115956A patent/TW333649B/zh not_active IP Right Cessation
- 1996-12-27 US US08/777,198 patent/US5912565A/en not_active Expired - Lifetime
- 1996-12-27 JP JP8351626A patent/JP2823190B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| TW333649B (en) | 1998-06-11 |
| KR0164074B1 (ko) | 1998-12-15 |
| KR970049299A (ko) | 1997-07-29 |
| US5912565A (en) | 1999-06-15 |
| JP2823190B2 (ja) | 1998-11-11 |
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