JPH0522277A - 同期回路 - Google Patents
同期回路Info
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- JPH0522277A JPH0522277A JP3198338A JP19833891A JPH0522277A JP H0522277 A JPH0522277 A JP H0522277A JP 3198338 A JP3198338 A JP 3198338A JP 19833891 A JP19833891 A JP 19833891A JP H0522277 A JPH0522277 A JP H0522277A
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- Japan
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- pulse
- time difference
- circuit
- detection
- gate
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Abstract
(57)【要約】
【目的】 回路の動作速度を速くする同期回路を得る。
【構成】 入力データの同期パターンを同期パターン検
出回路１で検出した検出パルスとフレームカウンタ４か
らのリファレンスパルスとの時間差を検出するために、
Ｄフリップフロップ９を検出パルスでナンドゲート５，
アンドゲート７を介してリセットし、リファレンスパル
スでアンドゲート６を介してトリガすることにより時間
差検出パルス２３を得る。このパルス２３をパルス幅制
限回路１０を介してアンドゲート１１に加えることによ
り、フレームカウンタ４のクロック入力を禁止する。 【効果】 ループ遅延の制限がなく動作速度が速くな
る。
出回路１で検出した検出パルスとフレームカウンタ４か
らのリファレンスパルスとの時間差を検出するために、
Ｄフリップフロップ９を検出パルスでナンドゲート５，
アンドゲート７を介してリセットし、リファレンスパル
スでアンドゲート６を介してトリガすることにより時間
差検出パルス２３を得る。このパルス２３をパルス幅制
限回路１０を介してアンドゲート１１に加えることによ
り、フレームカウンタ４のクロック入力を禁止する。 【効果】 ループ遅延の制限がなく動作速度が速くな
る。
Description
【０００１】
【産業上の利用分野】この発明は、ディジタル伝送を行
なうディジタル多重化装置等において、受信されるディ
ジタルデータの同期をとるための同期回路に関するもの
である。
なうディジタル多重化装置等において、受信されるディ
ジタルデータの同期をとるための同期回路に関するもの
である。
【０００２】
【従来の技術】図６は従来の同期回路を示す構成図であ
り、図において、１はデータ入力端子２及びクロック入
力端子３に接続された同期パターン検出回路、４はクロ
ック入力端子３に接続され基準パルスとしてのリファレ
ンスパルスを出力するフレームカウンタ、２１は同期パ
ターン検出回路１からのフレーム同期パターンの検出パ
ルス出力及び、フレームカウンタ４からのリファレンス
パルス出力に接続されたアンドゲート、２２はアンドゲ
ート２１からのインヒビットパルス出力及びクロック入
力端子３に接続されたアンドゲートであり、フレームカ
ウンタ４にクロックパルスを出力するものである。
り、図において、１はデータ入力端子２及びクロック入
力端子３に接続された同期パターン検出回路、４はクロ
ック入力端子３に接続され基準パルスとしてのリファレ
ンスパルスを出力するフレームカウンタ、２１は同期パ
ターン検出回路１からのフレーム同期パターンの検出パ
ルス出力及び、フレームカウンタ４からのリファレンス
パルス出力に接続されたアンドゲート、２２はアンドゲ
ート２１からのインヒビットパルス出力及びクロック入
力端子３に接続されたアンドゲートであり、フレームカ
ウンタ４にクロックパルスを出力するものである。
【０００３】次に動作について説明する。データ入力端
子２及びクロック入力端子３に接続された同期パターン
検出回路１で入力データ中に含まれているフレーム同期
パターンが検出される。そのフレーム同期パターンの検
出パルスとフレームカウンタ４からフレーム長さ毎に出
力されるリファレンスパルスとをアンドゲート２１で受
ける。検出パルスとリファレンスパルスとのタイミング
が一致していなければ、アンドゲート２１からインヒビ
ットパルスをクロックパルスを受けているアンドゲート
２２に出力して、クロックパルスのフレームカウンタ４
への印加を禁止する。このようにして、検出パルスとリ
ファレンスパルスとが一致するように同期をとるもので
ある。
子２及びクロック入力端子３に接続された同期パターン
検出回路１で入力データ中に含まれているフレーム同期
パターンが検出される。そのフレーム同期パターンの検
出パルスとフレームカウンタ４からフレーム長さ毎に出
力されるリファレンスパルスとをアンドゲート２１で受
ける。検出パルスとリファレンスパルスとのタイミング
が一致していなければ、アンドゲート２１からインヒビ
ットパルスをクロックパルスを受けているアンドゲート
２２に出力して、クロックパルスのフレームカウンタ４
への印加を禁止する。このようにして、検出パルスとリ
ファレンスパルスとが一致するように同期をとるもので
ある。
【０００４】検出パルスとリファレンスパルスとがずれ
ている場合、両者の時間差は、フレームカウンタ４がリ
ファレンスパルスを出力する毎に１ビットづつ短くなっ
ていき、最終的に両者が一致する。
ている場合、両者の時間差は、フレームカウンタ４がリ
ファレンスパルスを出力する毎に１ビットづつ短くなっ
ていき、最終的に両者が一致する。
【０００５】
【発明が解決しようとする課題】従来の同期回路は以上
のように構成されているので、リファレンスパルスとフ
レーム同期パターンの検出パルスとのアンドゲート２１
による比較から次のリファレンスパルス発生までの時間
としてのループ遅延時間は１タイムスロット以内の遅延
しか許されない。このため、このループ遅延時間により
回路の最高動作速度が制限されてしまうという問題があ
った。
のように構成されているので、リファレンスパルスとフ
レーム同期パターンの検出パルスとのアンドゲート２１
による比較から次のリファレンスパルス発生までの時間
としてのループ遅延時間は１タイムスロット以内の遅延
しか許されない。このため、このループ遅延時間により
回路の最高動作速度が制限されてしまうという問題があ
った。
【０００６】この発明は上記のような課題を解消するた
めになされたもので、回路の動作速度を素子の最高動作
速度まで高めることができる同期回路を得ることを目的
とする。
めになされたもので、回路の動作速度を素子の最高動作
速度まで高めることができる同期回路を得ることを目的
とする。
【０００７】
【課題を解決するための手段】請求項１の発明に係る同
期回路は、フレーム同期パターンからの検出パルスとフ
レームカウンタからのリファレンスパルスとの時間差に
応じたパルス幅を有する時間差検出パルスを得、この時
間差検出パルスのパルス幅の期間に上記フレームカウン
タへのクロックパルスの供給を禁止するようにしたもの
である。
期回路は、フレーム同期パターンからの検出パルスとフ
レームカウンタからのリファレンスパルスとの時間差に
応じたパルス幅を有する時間差検出パルスを得、この時
間差検出パルスのパルス幅の期間に上記フレームカウン
タへのクロックパルスの供給を禁止するようにしたもの
である。
【０００８】請求項２の発明に係る同期回路は、フレー
ム同期パターンからの検出パルスとフレームカウンタか
らのリファレンスパルスとの時間差を検出し、検出され
た時間差に応じて上記フレームカウンタのプリセット値
を制御するようにしたものである。
ム同期パターンからの検出パルスとフレームカウンタか
らのリファレンスパルスとの時間差を検出し、検出され
た時間差に応じて上記フレームカウンタのプリセット値
を制御するようにしたものである。
【０００９】
【作用】請求項１の発明における同期回路は、上記時間
差検出パルスの期間にフレームカウンタが停止されるの
で、ループ遅延時間が１フレーム以内に緩和されること
となり、そのため回路の動作速度を素子の最高動作速度
まで高めることができる。
差検出パルスの期間にフレームカウンタが停止されるの
で、ループ遅延時間が１フレーム以内に緩和されること
となり、そのため回路の動作速度を素子の最高動作速度
まで高めることができる。
【００１０】請求項２の発明における同期回路は、上記
時間差に応じてフレームカウンタのプリセット値が変更
されるので、ループ遅延時間が１フレーム以内に緩和さ
れることとなり、そのため回路の動作速度を素子の最高
動作速度まで高めることができる。
時間差に応じてフレームカウンタのプリセット値が変更
されるので、ループ遅延時間が１フレーム以内に緩和さ
れることとなり、そのため回路の動作速度を素子の最高
動作速度まで高めることができる。
【００１１】
【実施例】実施例１．以下、請求項１の発明の一実施例
を図について説明する。図１において、１はデータ入力
端子２及びクロック入力端子３に接続された同期パター
ン検出回路、４は基準パルスとしてのリファレンスパル
スを出力するフレームカウンタ、５は上記同期パターン
検出回路１からのフレーム同期パターンの検出パルス出
力及びクロック入力端子３に接続されたナンドゲート、
６は上記フレームカウンタ４からのリファレンスパルス
出力及びクロック入力端子３に接続されたアンドゲー
ト、７は上記ナンドゲート５の出力及び常に“Ｈ”が加
えられるリセット端子８に接続されたアンドゲート、９
は上記アンドゲート７の出力をリセット入力端子Ｒに接
続しまた上記アンドゲート６の出力をクロック入力端子
Ｔに接続しデータ入力端子Ｄを＋５Ｖの“Ｈ”に接続し
たＤフリップフロップ回路、１０は上記Ｄフリップフロ
ップ回路９の出力される時間差検出パルス２３のパルス
幅を制限するパルス幅制限回路、１１はパルス幅制限回
路１０からの出力パルスを反転入力に、非反転入力をク
ロック入力端子３に接続した禁止手段としてのアンドゲ
ートである。
を図について説明する。図１において、１はデータ入力
端子２及びクロック入力端子３に接続された同期パター
ン検出回路、４は基準パルスとしてのリファレンスパル
スを出力するフレームカウンタ、５は上記同期パターン
検出回路１からのフレーム同期パターンの検出パルス出
力及びクロック入力端子３に接続されたナンドゲート、
６は上記フレームカウンタ４からのリファレンスパルス
出力及びクロック入力端子３に接続されたアンドゲー
ト、７は上記ナンドゲート５の出力及び常に“Ｈ”が加
えられるリセット端子８に接続されたアンドゲート、９
は上記アンドゲート７の出力をリセット入力端子Ｒに接
続しまた上記アンドゲート６の出力をクロック入力端子
Ｔに接続しデータ入力端子Ｄを＋５Ｖの“Ｈ”に接続し
たＤフリップフロップ回路、１０は上記Ｄフリップフロ
ップ回路９の出力される時間差検出パルス２３のパルス
幅を制限するパルス幅制限回路、１１はパルス幅制限回
路１０からの出力パルスを反転入力に、非反転入力をク
ロック入力端子３に接続した禁止手段としてのアンドゲ
ートである。
【００１２】なお、上記各部分５，６，７，８，９は、
検出パルスとリファレンスパルスとの時間差を検出する
時間差検出手段を構成する。図２は動作を示すタイミン
グチャートである。
検出パルスとリファレンスパルスとの時間差を検出する
時間差検出手段を構成する。図２は動作を示すタイミン
グチャートである。
【００１３】次に動作について説明する。フレームカウ
ンタ４から発生されるリファレンスパルス（内部発生フ
レーム位置パルス）（図２の参照）とクロック入力端
子３からのクロックパルス（図２の参照）とがアンド
ゲート６へ供給されてクロック同期がとられる。このア
ンドゲート６から図２のに示すようなパルスが発生さ
れる。
ンタ４から発生されるリファレンスパルス（内部発生フ
レーム位置パルス）（図２の参照）とクロック入力端
子３からのクロックパルス（図２の参照）とがアンド
ゲート６へ供給されてクロック同期がとられる。このア
ンドゲート６から図２のに示すようなパルスが発生さ
れる。
【００１４】一方、同期パターン検出回路１から発生さ
れるフレーム同期パターンの検出パルス（図２の参
照）と、クロック入力端子３からのクロックパルスとが
ナンドゲート５に供給されてクロック同期がとられる。
このナンドゲート５から図２のに示すようなパルスが
発生される。このパルス出力をアンドゲート７の一方の
入力に、もう一方の入力をリセット端子８に接続し、そ
の出力をＤフリップフロップ９のリセット入力端子Ｒに
印加する。これによってＤフリップフロップ９のデータ
入力端子Ｄを＋５Ｖに接続してクロック入力端子Ｔに上
記アンドゲート６の出力（図２の参照）を印加するこ
とにより、その出力Ｑからリファレンスパルスと検出パ
ルスとの時間差に応じたパルス幅を有する時間差検出パ
ルス２３が出力される（図２の参照）。
れるフレーム同期パターンの検出パルス（図２の参
照）と、クロック入力端子３からのクロックパルスとが
ナンドゲート５に供給されてクロック同期がとられる。
このナンドゲート５から図２のに示すようなパルスが
発生される。このパルス出力をアンドゲート７の一方の
入力に、もう一方の入力をリセット端子８に接続し、そ
の出力をＤフリップフロップ９のリセット入力端子Ｒに
印加する。これによってＤフリップフロップ９のデータ
入力端子Ｄを＋５Ｖに接続してクロック入力端子Ｔに上
記アンドゲート６の出力（図２の参照）を印加するこ
とにより、その出力Ｑからリファレンスパルスと検出パ
ルスとの時間差に応じたパルス幅を有する時間差検出パ
ルス２３が出力される（図２の参照）。
【００１５】この時間差検出パルス２３は、パルス幅制
限回路１０に入力されて、そのパルス幅が１フレームの
パルス幅以内の時にアンドゲート１１の反転入力端子に
出力される。その結果、フレームカウンタ４に入力され
るアンドゲート１１の出力すなわちクロックパルスが、
リファレンスパルスと検出パルスとの時間差に相当する
分だけインヒビットされる。このため次のリファレンス
パルスは、上記時間差の分だけ遅れたタイミングで発生
される。従って、リファレンスパルスと検出パルスとの
時間差は、フレームカウンタ４へのクロック入力を１回
禁止するだけで解消され、両パルスの同期がとられる。
限回路１０に入力されて、そのパルス幅が１フレームの
パルス幅以内の時にアンドゲート１１の反転入力端子に
出力される。その結果、フレームカウンタ４に入力され
るアンドゲート１１の出力すなわちクロックパルスが、
リファレンスパルスと検出パルスとの時間差に相当する
分だけインヒビットされる。このため次のリファレンス
パルスは、上記時間差の分だけ遅れたタイミングで発生
される。従って、リファレンスパルスと検出パルスとの
時間差は、フレームカウンタ４へのクロック入力を１回
禁止するだけで解消され、両パルスの同期がとられる。
【００１６】実施例２．図３は上記時間差検出パルス２
３を得るための時間差検出手段の他の実施例を示す構成
図である。図３において１２は図１のリセット端子８か
らのリセット信号“Ｈ”を一方の入力端子にもう一方の
入力端子にフレームカウンタ４から発生されるリファレ
ンスパルス（図４の参照）の１ビット前で“Ｌ”レベ
ルとなるパルス２４（図４の参照）を印加するアンド
ゲート、１３はクロック入力端子Ｔに上記リファレンス
パルスをデータ入力端子Ｄに反転Ｑ出力をリセット入力
端子Ｒに上記アンドゲート１２から発生されるリセット
パルスを印加するＤフリップフロップ回路、１４は一方
の入力端子に同期パターン検出回路１から発生される検
出パルスを、もう一方の入力端子に上記Ｄフリップフロ
ップ回路１３の出力Ｑを印加するアンドゲートである。
３を得るための時間差検出手段の他の実施例を示す構成
図である。図３において１２は図１のリセット端子８か
らのリセット信号“Ｈ”を一方の入力端子にもう一方の
入力端子にフレームカウンタ４から発生されるリファレ
ンスパルス（図４の参照）の１ビット前で“Ｌ”レベ
ルとなるパルス２４（図４の参照）を印加するアンド
ゲート、１３はクロック入力端子Ｔに上記リファレンス
パルスをデータ入力端子Ｄに反転Ｑ出力をリセット入力
端子Ｒに上記アンドゲート１２から発生されるリセット
パルスを印加するＤフリップフロップ回路、１４は一方
の入力端子に同期パターン検出回路１から発生される検
出パルスを、もう一方の入力端子に上記Ｄフリップフロ
ップ回路１３の出力Ｑを印加するアンドゲートである。
【００１７】１５は一方の入力端子に上記リファレンス
パルスをもう一方の入力端子に上記アンドゲート１４の
出力を印加するオアゲート、１６は上記アンドゲート１
４からの出力パルスを１ビット遅延させると共に１フレ
ーム内で最初に入力されたパルスのみを出力する遅延制
御回路、１７はクロック入力端子Ｔに上記遅延制御回路
１６から発生される出力パルスを、データ入力端子Ｄに
反転Ｑ出力を、リセット入力端子Ｒに上記アンドゲート
１２から発生されるリセット信号を印加したＤフリップ
フロップ回路、１８は一方の入力端子に上記オアゲート
１５の出力パルスを、もう一方の入力端子に上記Ｄフリ
ップフロップ回路１７から発生される反転Ｑ出力を印加
するアンドゲート、１９はクロック入力端子Ｔに上記ア
ンドゲート１８の出力パルスを、データ入力端子Ｄに反
転Ｑ出力を、リセット入力端子Ｒに上記アンドゲート１
２から発生させるリセットパルスを印加するＤフリップ
フロップ回路である。
パルスをもう一方の入力端子に上記アンドゲート１４の
出力を印加するオアゲート、１６は上記アンドゲート１
４からの出力パルスを１ビット遅延させると共に１フレ
ーム内で最初に入力されたパルスのみを出力する遅延制
御回路、１７はクロック入力端子Ｔに上記遅延制御回路
１６から発生される出力パルスを、データ入力端子Ｄに
反転Ｑ出力を、リセット入力端子Ｒに上記アンドゲート
１２から発生されるリセット信号を印加したＤフリップ
フロップ回路、１８は一方の入力端子に上記オアゲート
１５の出力パルスを、もう一方の入力端子に上記Ｄフリ
ップフロップ回路１７から発生される反転Ｑ出力を印加
するアンドゲート、１９はクロック入力端子Ｔに上記ア
ンドゲート１８の出力パルスを、データ入力端子Ｄに反
転Ｑ出力を、リセット入力端子Ｒに上記アンドゲート１
２から発生させるリセットパルスを印加するＤフリップ
フロップ回路である。
【００１８】次に動作について説明する。アンドゲート
１２からは図４のに示すようなリセットパルスが発生
される。このリセットパルスによってＤフリップフロッ
プ回路１３，１７，１９がリセットされる。Ｄフリップ
フロップ回路１３のトグル動作によってＱ出力として図
４のに示すようなパルスが発生される。このパルス
を、一方の入力端子に検出パルスが印加されているアン
ドゲート１４のもう一方の入力に印加することによっ
て、リファレンスパルスが発生される前の検出パルスが
オアゲート１５及び遅延制御回路１６に印加されないよ
うにしている。オアゲート１５からは図４のに示すよ
うなパルスが発生される。
１２からは図４のに示すようなリセットパルスが発生
される。このリセットパルスによってＤフリップフロッ
プ回路１３，１７，１９がリセットされる。Ｄフリップ
フロップ回路１３のトグル動作によってＱ出力として図
４のに示すようなパルスが発生される。このパルス
を、一方の入力端子に検出パルスが印加されているアン
ドゲート１４のもう一方の入力に印加することによっ
て、リファレンスパルスが発生される前の検出パルスが
オアゲート１５及び遅延制御回路１６に印加されないよ
うにしている。オアゲート１５からは図４のに示すよ
うなパルスが発生される。
【００１９】遅延制御回路１６からは図４のに示すよ
うなパルスが発生され、このパルスをＤフリップフロッ
プ回路１７のクロック入力端子Ｔに印加すると、反転Ｑ
出力として図４のに示すようなパルスが発生される。
このパルスをアンドゲート１８の一方の入力に印加する
ことにより、もう一方の入力に印加されるオアゲート１
５の出力パルス（図４の参照）のうちリファレンスパ
ルスと、その次に発生される検出パルスのみ（図４の
参照）とを、Ｄフリップフロップ回路１９のクロック入
力端子Ｔに印加するようにしている。従って、このＤフ
リップフロップ回路１９からは図４のに示すようなリ
ファレンスパルスと検出パルスとの時間差を表わす時間
差検出パルス２３が出力される。
うなパルスが発生され、このパルスをＤフリップフロッ
プ回路１７のクロック入力端子Ｔに印加すると、反転Ｑ
出力として図４のに示すようなパルスが発生される。
このパルスをアンドゲート１８の一方の入力に印加する
ことにより、もう一方の入力に印加されるオアゲート１
５の出力パルス（図４の参照）のうちリファレンスパ
ルスと、その次に発生される検出パルスのみ（図４の
参照）とを、Ｄフリップフロップ回路１９のクロック入
力端子Ｔに印加するようにしている。従って、このＤフ
リップフロップ回路１９からは図４のに示すようなリ
ファレンスパルスと検出パルスとの時間差を表わす時間
差検出パルス２３が出力される。
【００２０】実施例３．図５は請求項２の発明の一実施
例を示すもので、上記時間差検出パルス２３を用いてフ
レームカウンタ４から発生されるリファレンスパルスの
タイミングを上記時間差分だけ遅延させる他の方法を示
すものである。
例を示すもので、上記時間差検出パルス２３を用いてフ
レームカウンタ４から発生されるリファレンスパルスの
タイミングを上記時間差分だけ遅延させる他の方法を示
すものである。
【００２１】図５において、３はクロック入力端子、４
はフレームカウンタ、１０は時間差検出パルス２３のパ
ルス幅制限回路、２０はパルス幅制限回路１０を通った
時間差検出パルス２３のパルス幅に応じてフレームカウ
ンタ４のプリセット値を制御するプリセット値制御回路
である。
はフレームカウンタ、１０は時間差検出パルス２３のパ
ルス幅制限回路、２０はパルス幅制限回路１０を通った
時間差検出パルス２３のパルス幅に応じてフレームカウ
ンタ４のプリセット値を制御するプリセット値制御回路
である。
【００２３】次に動作について説明する。リファレンス
パルスと検出パルスとの時間差を表わす時間差検出パル
ス２３は、パルス幅制限回路１０に印加される。この回
路でパルス幅が１フレームの幅以内のパルスだけ出力さ
れるように制限される。パルス幅制限回路１０から出力
された時間差検出パルスは、プリセット値制御回路２０
に印加される。この回路によって、リファレンスパルス
と検出パルスとの時間差に相当する分だけ、フレームカ
ウンタ４から発生されるリファレンスパルスのタイミン
グを遅らせるように、フレームカウンタ４のプリセット
値が制御される。
パルスと検出パルスとの時間差を表わす時間差検出パル
ス２３は、パルス幅制限回路１０に印加される。この回
路でパルス幅が１フレームの幅以内のパルスだけ出力さ
れるように制限される。パルス幅制限回路１０から出力
された時間差検出パルスは、プリセット値制御回路２０
に印加される。この回路によって、リファレンスパルス
と検出パルスとの時間差に相当する分だけ、フレームカ
ウンタ４から発生されるリファレンスパルスのタイミン
グを遅らせるように、フレームカウンタ４のプリセット
値が制御される。
【００２３】
【発明の効果】以上のように、請求項１の発明によれ
ば、フレーム同期パターンの検出パルスとフレームカウ
ンタからのリファレンスパルスとの時間差に応じたパル
ス幅を有する時間差検出パルスを得、この時間差検出パ
ルスのパルス幅の期間に上記フレームカウンタへのクロ
ックパルスの供給を禁止するように構成したので、フレ
ームカウンタの停止時間が長くなって、ループ遅延によ
る回路の動作速度の制限を除くことができる。従って、
回路を構成する素子の動作速度まで回路の動作速度の限
界を高めることができる効果が得られる。
ば、フレーム同期パターンの検出パルスとフレームカウ
ンタからのリファレンスパルスとの時間差に応じたパル
ス幅を有する時間差検出パルスを得、この時間差検出パ
ルスのパルス幅の期間に上記フレームカウンタへのクロ
ックパルスの供給を禁止するように構成したので、フレ
ームカウンタの停止時間が長くなって、ループ遅延によ
る回路の動作速度の制限を除くことができる。従って、
回路を構成する素子の動作速度まで回路の動作速度の限
界を高めることができる効果が得られる。
【００２４】また、請求項２の発明によればフレーム同
期パターンの検出パルスとフレームカウンタからのリフ
ァレンスパルスとの時間差を検出し、検出された時間差
に応じて上記フレームカウンタのプリセット値を制御す
るように構成したので、フレームカウンタのプリセット
値が制御され、カウント時間が制御されることによっ
て、ループ遅延による回路の動作速度の制限を除くこと
ができる。従って、回路を構成する素子の動作速度まで
回路の動作速度の限界を高めることができる効果が得ら
れる。
期パターンの検出パルスとフレームカウンタからのリフ
ァレンスパルスとの時間差を検出し、検出された時間差
に応じて上記フレームカウンタのプリセット値を制御す
るように構成したので、フレームカウンタのプリセット
値が制御され、カウント時間が制御されることによっ
て、ループ遅延による回路の動作速度の制限を除くこと
ができる。従って、回路を構成する素子の動作速度まで
回路の動作速度の限界を高めることができる効果が得ら
れる。
【図１】請求項１の一実施例による同期回路の構成図で
ある。
ある。
【図２】同回路の動作を説明する各部の波形図である。
【図３】同回路の他の実施例を示す要部の構成図であ
る。
る。
【図４】同回路の動作を説明する各部の波形図である。
【図５】請求項２の発明の一実施例による同期回路の要
部の構成図である。
部の構成図である。
【図６】従来の同期回路の構成図である。
１ 同期パターン検出回路
４ フレームカウンタ
５〜９ 時間差検出手段
１１ アンドゲート
１２〜１９ 時間差検出手段
２０ プリセット値制御回路
２３ 時間差検出パルス
Claims (2)
- 【請求項１】 入力データ中のフレーム同期パターンを
検出する同期パターン検出回路から出力される検出パル
スと、クロックパルスをフレーム長さ分カウントするフ
レームカウンタから出力されるリファレンスパルスとを
一致させるようにした同期回路において、上記検出パル
スとリファレンスパルスとの時間差を検出しその時間差
に応じたパルス幅を有する時間差検出パルスを出力する
時間差検出手段と、上記時間差検出手段から得られる時
間差パルスのパルス幅の期間に上記クロックパルスを上
記フレームカウンタに供給することを禁止する禁止手段
とを設けたことを特徴とする同期回路。 - 【請求項２】 入力データ中のフレーム同期パターンを
検出する同期パターン検出回路から出力される検出パル
スと、クロックをフレーム長さ分カウントするフレーム
カウンタから出力されるリファレンスパルスとを一致さ
せるようにした同期回路において、上記検出パルスとリ
ファレンスパルスとの時間差を検出する時間差検出手段
と、上記時間差検出手段で検出された時間差に応じて上
記フレームカウンタに与えるプリセット値を変更するプ
リセット値制御回路とを設けたことを特徴とする同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198338A JPH0522277A (ja) | 1991-07-15 | 1991-07-15 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3198338A JPH0522277A (ja) | 1991-07-15 | 1991-07-15 | 同期回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0522277A true JPH0522277A (ja) | 1993-01-29 |
Family
ID=16389458
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3198338A Pending JPH0522277A (ja) | 1991-07-15 | 1991-07-15 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0522277A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796392A (en) * | 1997-02-24 | 1998-08-18 | Paradise Electronics, Inc. | Method and apparatus for clock recovery in a digital display unit |
| KR100588370B1 (ko) * | 2004-12-30 | 2006-06-12 | 매그나칩 반도체 유한회사 | 클램프 신호 생성 회로 |
| US7422164B2 (en) | 2002-01-18 | 2008-09-09 | Anest Iwata Corporation | Spray gun with pressure display |
-
1991
- 1991-07-15 JP JP3198338A patent/JPH0522277A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796392A (en) * | 1997-02-24 | 1998-08-18 | Paradise Electronics, Inc. | Method and apparatus for clock recovery in a digital display unit |
| US6320574B1 (en) | 1997-02-24 | 2001-11-20 | Genesis Microchip, Corp. | Circuit and method for generating pixel data elements from analog image data and associated synchronization signals |
| USRE40859E1 (en) | 1997-02-24 | 2009-07-21 | Genesis Microchip (Delaware) Inc. | Method and system for displaying an analog image by a digital display device |
| USRE41192E1 (en) * | 1997-02-24 | 2010-04-06 | Genesis Microchip Inc. | Method and system for displaying an analog image by a digital display device |
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| KR100588370B1 (ko) * | 2004-12-30 | 2006-06-12 | 매그나칩 반도체 유한회사 | 클램프 신호 생성 회로 |
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