JPH0254982B2 - - Google Patents
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- Publication number
- JPH0254982B2 JPH0254982B2 JP59227019A JP22701984A JPH0254982B2 JP H0254982 B2 JPH0254982 B2 JP H0254982B2 JP 59227019 A JP59227019 A JP 59227019A JP 22701984 A JP22701984 A JP 22701984A JP H0254982 B2 JPH0254982 B2 JP H0254982B2
- Authority
- JP
- Japan
- Prior art keywords
- pulse
- circuit
- input
- output
- frame counter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000001514 detection method Methods 0.000 claims description 16
- 230000002401 inhibitory effect Effects 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本考案は受信されるデイジタルデータの同期を
とるための同期回路の改良に関する。
とるための同期回路の改良に関する。
デイジタル伝送を行なうデイジタル装置例えば
デイジタル多重化装置において、伝送されて来た
デイジタルデータを誤りなく受け取るためにその
同期をとることが不可欠の事項である。
デイジタル多重化装置において、伝送されて来た
デイジタルデータを誤りなく受け取るためにその
同期をとることが不可欠の事項である。
そして、そのような同期は伝送速度が速くなつ
てもとられなければならないことに変わりはな
い。
てもとられなければならないことに変わりはな
い。
上述のような同期をとるための従来の回路とし
ては、第３図に示す如きものがある。これは入力
データ及び入力クロツクパルスを受けて入力デー
タ中に含まれているフレームパターンを同期パタ
ーン検出回路ａで検出し、そのフレームパターン
検出パルスと基準パルスとしてのフレームカウン
タｂのリフアレンスパルスとをナンドゲートｃで
受け、一致していなければナンドゲートｃからイ
ンヒビツトパルスを、入力クロツクパルスを受け
ているナンドゲートｄに供給して入力クロツクパ
ルスのフレームカウンタｂへの印加を禁止するよ
うにして同期をとる如きものである。
ては、第３図に示す如きものがある。これは入力
データ及び入力クロツクパルスを受けて入力デー
タ中に含まれているフレームパターンを同期パタ
ーン検出回路ａで検出し、そのフレームパターン
検出パルスと基準パルスとしてのフレームカウン
タｂのリフアレンスパルスとをナンドゲートｃで
受け、一致していなければナンドゲートｃからイ
ンヒビツトパルスを、入力クロツクパルスを受け
ているナンドゲートｄに供給して入力クロツクパ
ルスのフレームカウンタｂへの印加を禁止するよ
うにして同期をとる如きものである。
この同期回路はリフアレンスパルスとフレーム
パターン検出パルスとの比較から次のリフアレン
スパルス発生までの時間、つまりループ遅延時間
が１タイムスロツト以内の遅延しか許されないも
のである。従つて、このループ遅延により回路の
最高動作速度が制限されてしまうという不具合が
ある。
パターン検出パルスとの比較から次のリフアレン
スパルス発生までの時間、つまりループ遅延時間
が１タイムスロツト以内の遅延しか許されないも
のである。従つて、このループ遅延により回路の
最高動作速度が制限されてしまうという不具合が
ある。
本発明は上述の問題点を解決し得る同期回路を
提供するもので、その手段は入力データ及び入力
クロツクパルスを受ける同期パターン検出回路及
び前記入力クロツクパルスを受けるフレームカウ
ンタを有して構成される同期回路において、前記
同期パターン検出回路のフレームパターン検出パ
ルス出力及び前記フレームカウンタのリフアレン
スパルス出力に接続された排他的オア回路と、該
排他的オア回路の出力及び前記入力クロツクパル
スの入力端子に接続されたアンドゲートと、デー
タ入力が前記フレームカウンタのリフアレンス出
力に接続されクロツク入力が前記アンドゲートの
出力に接続されてインヒビツトパルスを出力する
Ｄフリツプフロツプ回路と、前記入力クロツクパ
ルスと前記インヒビツトパルスとの位相関係を最
適にするよう前記インヒビツトパルスを遅延させ
る遅延回路と、該遅延回路の出力パルスの間前記
フレームカウンタに入力される入力クロツクパル
スをインヒビツトする回路とを備えて構成したも
のである。
提供するもので、その手段は入力データ及び入力
クロツクパルスを受ける同期パターン検出回路及
び前記入力クロツクパルスを受けるフレームカウ
ンタを有して構成される同期回路において、前記
同期パターン検出回路のフレームパターン検出パ
ルス出力及び前記フレームカウンタのリフアレン
スパルス出力に接続された排他的オア回路と、該
排他的オア回路の出力及び前記入力クロツクパル
スの入力端子に接続されたアンドゲートと、デー
タ入力が前記フレームカウンタのリフアレンス出
力に接続されクロツク入力が前記アンドゲートの
出力に接続されてインヒビツトパルスを出力する
Ｄフリツプフロツプ回路と、前記入力クロツクパ
ルスと前記インヒビツトパルスとの位相関係を最
適にするよう前記インヒビツトパルスを遅延させ
る遅延回路と、該遅延回路の出力パルスの間前記
フレームカウンタに入力される入力クロツクパル
スをインヒビツトする回路とを備えて構成したも
のである。
本発明の同期回路によれば、リフアレンスパル
スとフレームパターン検出パルスとの排他的オア
回路出力パルスの発生時の入力クロツクパルスを
Ｄフリツプフロツプ回路のクロツク入力に印加し
且つそのデータ入力にリフアレンスパルスを印加
するようにしているから、ループ遅延は１フレー
ム以内に緩和されることとなり、そのため回路の
動作速度を素子の動作速度まで高めることができ
る。
スとフレームパターン検出パルスとの排他的オア
回路出力パルスの発生時の入力クロツクパルスを
Ｄフリツプフロツプ回路のクロツク入力に印加し
且つそのデータ入力にリフアレンスパルスを印加
するようにしているから、ループ遅延は１フレー
ム以内に緩和されることとなり、そのため回路の
動作速度を素子の動作速度まで高めることができ
る。
以下、添付図面を参照しながら本発明の実施例
を説明する。
を説明する。
第１図は本発明の一実施例を示す。この図にお
いて、１はData IN端子２及びCLK IN端子３に
接続された同期パターン検出回路である。Data
IN端子２にはフレームパターンを含んだ入力デ
ータが供給され、CLK IN端子３には入力クロツ
クパルスが供給される。同期パターン検出回路１
のフレームパターン検出パルス出力１０は排他的
オア回路４の一方の入力に接続され、その他方の
入力にはフレームカウンタ５のリフアレンスパル
ス出力５０が接続されている。リフアレンスパル
ス出力５０は又フリツプフロツプ回路６のデータ
入力Ｄに接続されている。排他的オア回路４の出
力はアンドゲート７の一方の入力に接続され、そ
の他方の入力にはCLK IN端子３が接続されてい
る。アンドゲート７の出力はＤフリツプフロツプ
回路６のクロツク入力Ｃに接続されている。Ｄフ
リツプフロツプ回路６の出力Ｑにインヒビツトパ
ルスが発生される。その出力Ｑは遅延回路８を介
して非反転入力及び反転入力を有するアンドゲー
トつまりナンドゲート９の反転入力に接続される
が、その遅延回路８はナンドゲート９の非反転入
力に供給される入力クロツクパルスと上述のイン
ヒビツトパルスの位相関係を最適にするためのも
のである。ナンドゲート９の出力はフレームカウ
ンタ５のカウント入力に接続されている。
いて、１はData IN端子２及びCLK IN端子３に
接続された同期パターン検出回路である。Data
IN端子２にはフレームパターンを含んだ入力デ
ータが供給され、CLK IN端子３には入力クロツ
クパルスが供給される。同期パターン検出回路１
のフレームパターン検出パルス出力１０は排他的
オア回路４の一方の入力に接続され、その他方の
入力にはフレームカウンタ５のリフアレンスパル
ス出力５０が接続されている。リフアレンスパル
ス出力５０は又フリツプフロツプ回路６のデータ
入力Ｄに接続されている。排他的オア回路４の出
力はアンドゲート７の一方の入力に接続され、そ
の他方の入力にはCLK IN端子３が接続されてい
る。アンドゲート７の出力はＤフリツプフロツプ
回路６のクロツク入力Ｃに接続されている。Ｄフ
リツプフロツプ回路６の出力Ｑにインヒビツトパ
ルスが発生される。その出力Ｑは遅延回路８を介
して非反転入力及び反転入力を有するアンドゲー
トつまりナンドゲート９の反転入力に接続される
が、その遅延回路８はナンドゲート９の非反転入
力に供給される入力クロツクパルスと上述のイン
ヒビツトパルスの位相関係を最適にするためのも
のである。ナンドゲート９の出力はフレームカウ
ンタ５のカウント入力に接続されている。
次に、上述構成の本発明回路動作を説明する。
フレームカウンタ５から発生されるリフアレン
スパルス（内部発生フレーム位置パルス）（第２
図の参照）と同期パターン検出回路１から発生
されるフレームパターン（特殊パターン）検出パ
ルス（第２図の参照）とが排他的オア回路４へ
供給される。回路４から第２図のに示すような
パルス列が発生され、これによりリフアレンスフ
レームと検出されたフレームとの位置ずれ（時間
差）αを知ることができる。
スパルス（内部発生フレーム位置パルス）（第２
図の参照）と同期パターン検出回路１から発生
されるフレームパターン（特殊パターン）検出パ
ルス（第２図の参照）とが排他的オア回路４へ
供給される。回路４から第２図のに示すような
パルス列が発生され、これによりリフアレンスフ
レームと検出されたフレームとの位置ずれ（時間
差）αを知ることができる。
排他的オア回路４の出力パルス列と入力クロツ
クパルス列（第２図の参照）とを受けるアンド
ゲート７からは第２図のに示すパルス列が発生
され、このパルス列をＤフリツプフロツプ回路６
のクロツク入力ｃに印加し、且つフレームカウン
タ５からのリフアレンスパルスをＤフリツプフロ
ツプ回路６のデータ入力Ｄに印加することによ
り、その出力Ｑから上述した位置ずれαを表すパ
ルス即ちインヒビツトパルスが出力される（第２
図の参照）。
クパルス列（第２図の参照）とを受けるアンド
ゲート７からは第２図のに示すパルス列が発生
され、このパルス列をＤフリツプフロツプ回路６
のクロツク入力ｃに印加し、且つフレームカウン
タ５からのリフアレンスパルスをＤフリツプフロ
ツプ回路６のデータ入力Ｄに印加することによ
り、その出力Ｑから上述した位置ずれαを表すパ
ルス即ちインヒビツトパルスが出力される（第２
図の参照）。
このインヒビツトパルスは遅延回路８にてその
位相が入力クロツクパルスのインヒビツトを適切
に生ぜしめ得るように調整されて（第２図の参
照）ナンドゲート９に供給される。このようにし
て、インヒビツトパルスにてインヒビツトされた
クロツクパルス（第２図の参照）により、フレ
ームカウンタ５はα時間の遅れを生ぜしめられ、
次のリフアレンスパルスはα時間遅れた時刻に発
生される。
位相が入力クロツクパルスのインヒビツトを適切
に生ぜしめ得るように調整されて（第２図の参
照）ナンドゲート９に供給される。このようにし
て、インヒビツトパルスにてインヒビツトされた
クロツクパルス（第２図の参照）により、フレ
ームカウンタ５はα時間の遅れを生ぜしめられ、
次のリフアレンスパルスはα時間遅れた時刻に発
生される。
このように、リフアレンスパルスの発生に許さ
れるループ遅延は１フレーム以内に緩和され得る
から、ループ遅延により回路の動作が制限されな
くなり、回路の動作速度の限界を素子の動作速度
まで高めることができる。
れるループ遅延は１フレーム以内に緩和され得る
から、ループ遅延により回路の動作が制限されな
くなり、回路の動作速度の限界を素子の動作速度
まで高めることができる。
以上述べたように、本発明によれば、ループ遅
延による回路の動作速度の制限を除くことができ
る。従つて、回路を構成する素子の動作速度まで
回路の動作速度の限界を高めることができる。
延による回路の動作速度の制限を除くことができ
る。従つて、回路を構成する素子の動作速度まで
回路の動作速度の限界を高めることができる。
第１図は本発明の一実施例を示す図、第２図は
第１図実施例の動作を説明する各部波形図、第３
図は従来の同期回路を示す図である。 図中、１は同期パターン検出回路、４は排他的
オア回路、５はフレームカウンタ、６はＤフリツ
プフロツプ回路、７はアンドゲート、８は遅延回
路、９はナンドゲートである。
第１図実施例の動作を説明する各部波形図、第３
図は従来の同期回路を示す図である。 図中、１は同期パターン検出回路、４は排他的
オア回路、５はフレームカウンタ、６はＤフリツ
プフロツプ回路、７はアンドゲート、８は遅延回
路、９はナンドゲートである。
Claims (1)
- １ 入力データ及び入力クロツクパルスを受ける
同期パターン検出回路及び前記入力クロツクパル
スを受けるフレームカウンタを有して構成される
同期回路において、前記同期パターン検出回路の
フレームパターン検出パルス出力及び前記フレー
ムカウンタのリフアレンスパルス出力に接続され
た排他的オア回路と、該排他的オア回路の出力及
び前記入力クロツクパルスの入力端子に接続され
たアンドゲートと、データ入力が前記フレームカ
ウンタのリフアレンス出力に接続されクロツク入
力が前記アンドゲートの出力に接続されてインヒ
ビツトパルスを出力するＤフリツプフロツプ回路
と、前記入力クロツクパルスと前記インヒビツト
パルスとの位相関係を最適にするよう前記インヒ
ビツトパルスを遅延させる遅延回路と、該遅延回
路の出力パルスの間前記フレームカウンタに入力
される入力クロツクパルスをインヒビツトする回
路とを備えて構成したことを特徴とする同期回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227019A JPS61116448A (ja) | 1984-10-29 | 1984-10-29 | 同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59227019A JPS61116448A (ja) | 1984-10-29 | 1984-10-29 | 同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61116448A JPS61116448A (ja) | 1986-06-03 |
| JPH0254982B2 true JPH0254982B2 (ja) | 1990-11-26 |
Family
ID=16854237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59227019A Granted JPS61116448A (ja) | 1984-10-29 | 1984-10-29 | 同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61116448A (ja) |
-
1984
- 1984-10-29 JP JP59227019A patent/JPS61116448A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61116448A (ja) | 1986-06-03 |
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