JPH0581192A - バスアービトレーシヨン方式 - Google Patents
バスアービトレーシヨン方式Info
- Publication number
- JPH0581192A JPH0581192A JP26711091A JP26711091A JPH0581192A JP H0581192 A JPH0581192 A JP H0581192A JP 26711091 A JP26711091 A JP 26711091A JP 26711091 A JP26711091 A JP 26711091A JP H0581192 A JPH0581192 A JP H0581192A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- cpu
- signal
- synchronous
- asynchronous
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Information Transfer Systems (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 二つのＣＰＵが共通のバスに接続されている
ときのバスのアービトレーション（調停）方式に関し、
ＣＰＵと異種ファミリのデバイスとの調停を行うことに
よって異種ファミリ間の接続を可能にすることを目的と
する。 【構成】 非同期系のＣＰＵ１と同期系のＣＰＵ２との
間にインタフェース回路４を設け非同期系の信号を同期
系の信号に、また、同期系の信号を非同期系の信号に変
換して共通バス３へのバスアービトレーションを行うよ
うに構成する。
ときのバスのアービトレーション（調停）方式に関し、
ＣＰＵと異種ファミリのデバイスとの調停を行うことに
よって異種ファミリ間の接続を可能にすることを目的と
する。 【構成】 非同期系のＣＰＵ１と同期系のＣＰＵ２との
間にインタフェース回路４を設け非同期系の信号を同期
系の信号に、また、同期系の信号を非同期系の信号に変
換して共通バス３へのバスアービトレーションを行うよ
うに構成する。
Description
【０００１】
【産業上の利用分野】本発明はバスアービトレーション
方式に関し、特に二つのＣＰＵが共通のバスに接続され
ているときのバスのアービトレーション（調停）方式に
関するものである。
方式に関し、特に二つのＣＰＵが共通のバスに接続され
ているときのバスのアービトレーション（調停）方式に
関するものである。
【０００２】複数のＣＰＵが共通のバスに接続されてい
るときには、それぞれのＣＰＵが交互にバスを使用する
ための調停を行い、どちらが使用するかを決める必要が
ある。
るときには、それぞれのＣＰＵが交互にバスを使用する
ための調停を行い、どちらが使用するかを決める必要が
ある。
【０００３】
【従来の技術】現在、ＣＰＵを有するシステムは、ほぼ
二分されおり同期系のもの（例えば米国インテル社のも
の）、非同期系のもの（例えば米国モトローラ社のも
の）が有り、このようなＣＰＵを使ってシステムを構築
する場合には、始めにホストのＣＰＵを決め、これに必
要な機能を満たすスレーブＣＰＵ等のデバイスを接続し
て行く。
二分されおり同期系のもの（例えば米国インテル社のも
の）、非同期系のもの（例えば米国モトローラ社のも
の）が有り、このようなＣＰＵを使ってシステムを構築
する場合には、始めにホストのＣＰＵを決め、これに必
要な機能を満たすスレーブＣＰＵ等のデバイスを接続し
て行く。
【０００４】そして、上記の同期系の場合には、ホスト
ＣＰＵとスレーブＣＰＵとの間で一定の同期クロックに
基づいてどちらのＣＰＵがバスを獲得するかを決定して
バスを使用することになるが、後者の非同期系の場合に
は、特に同期クロックなどを使わずにホストＣＰＵとス
レーブＣＰＵとの間で信号のやりとりを随時に行いバス
獲得の為の調停を行っている。
ＣＰＵとスレーブＣＰＵとの間で一定の同期クロックに
基づいてどちらのＣＰＵがバスを獲得するかを決定して
バスを使用することになるが、後者の非同期系の場合に
は、特に同期クロックなどを使わずにホストＣＰＵとス
レーブＣＰＵとの間で信号のやりとりを随時に行いバス
獲得の為の調停を行っている。
【０００５】
【発明が解決しようとする課題】このようにバスのアー
ビトレーションを行う場合、ホストＣＰＵを一度決定す
ると、付加されるスレーブＣＰＵ等のデバイスも必然的
にホストと同じ同期系又は非同期系のファミリに限定さ
れてしまう。この理由は信号体系や信号機能が全く異な
っているからである。
ビトレーションを行う場合、ホストＣＰＵを一度決定す
ると、付加されるスレーブＣＰＵ等のデバイスも必然的
にホストと同じ同期系又は非同期系のファミリに限定さ
れてしまう。この理由は信号体系や信号機能が全く異な
っているからである。
【０００６】従って、現在においては異種ファミリ間の
バスアービトレーションが出来ないという問題点があっ
た。
バスアービトレーションが出来ないという問題点があっ
た。
【０００７】そこで本発明は、ＣＰＵと異種ファミリの
デバイスとの調停を行うことによって異種ファミリ間の
接続を可能にしたバスアービトレーション方式を実現す
ることを目的とする。
デバイスとの調停を行うことによって異種ファミリ間の
接続を可能にしたバスアービトレーション方式を実現す
ることを目的とする。
【０００８】
【課題を解決するための手段及び作用】本発明に係るバ
スアービトレーション方式は、図１に概念的に示すよう
に非同期系のＣＰＵ１と同期系のＣＰＵ２との間にイン
タフェース回路４を設け非同期系の信号を同期系の信号
に、また、同期系の信号を非同期系の信号に変換して共
通バス３へのバスアービトレーションを行うものであ
る。
スアービトレーション方式は、図１に概念的に示すよう
に非同期系のＣＰＵ１と同期系のＣＰＵ２との間にイン
タフェース回路４を設け非同期系の信号を同期系の信号
に、また、同期系の信号を非同期系の信号に変換して共
通バス３へのバスアービトレーションを行うものであ
る。
【０００９】このような本発明に係るバスアービトレー
ション方式の動作を図２及び図３に示す動作タイムチャ
ートにより以下説明する。尚、＊が付してある記号は非
同期系の信号であることを示しており、それ以外は同期
系の信号であることを示している。
ション方式の動作を図２及び図３に示す動作タイムチャ
ートにより以下説明する。尚、＊が付してある記号は非
同期系の信号であることを示しており、それ以外は同期
系の信号であることを示している。
【００１０】先ず図２に示す方式については、非同期系
ＣＰＵ１がバス３を使用していないとき、即ちバス獲得
承認信号＊ＢＧＡＣＫが無効の時（非同期系ではネゲー
トと称される状態の時）、同期系ＣＰＵ２からバス使用
要求信号ＨＬＤＲＱが有効になってこの要求を受けた時
（これは同期系では非同期系と反対の論理状態となるも
のでありイネーブル状態と称される時）、インタフェー
ス回路４は非同期系ＣＰＵ１に対してバス使用要求信号
＊ＢＲを有効状態にしてその要求を伝える。
ＣＰＵ１がバス３を使用していないとき、即ちバス獲得
承認信号＊ＢＧＡＣＫが無効の時（非同期系ではネゲー
トと称される状態の時）、同期系ＣＰＵ２からバス使用
要求信号ＨＬＤＲＱが有効になってこの要求を受けた時
（これは同期系では非同期系と反対の論理状態となるも
のでありイネーブル状態と称される時）、インタフェー
ス回路４は非同期系ＣＰＵ１に対してバス使用要求信号
＊ＢＲを有効状態にしてその要求を伝える。
【００１１】このバス使用要求信号＊ＢＲを受けた非同
期系のＣＰＵ１ではこれに応答して非同期にバス使用許
可信号＊ＢＧを有効にしてバスの使用許可を与える旨イ
ンタフェース回路４に知らせる。
期系のＣＰＵ１ではこれに応答して非同期にバス使用許
可信号＊ＢＧを有効にしてバスの使用許可を与える旨イ
ンタフェース回路４に知らせる。
【００１２】これを受けてインタフェース回路４では同
期系ＣＰＵ２に対しバス獲得信号ＨＬＤＡＫを通知す
る。但し、この時には同期系ＣＰＵ２に対して同期信号
変換により通知を行う。
期系ＣＰＵ２に対しバス獲得信号ＨＬＤＡＫを通知す
る。但し、この時には同期系ＣＰＵ２に対して同期信号
変換により通知を行う。
【００１３】これと共にインタフェース回路４は非同期
系ＣＰＵ１に対してバス獲得承認信号＊ＢＧＡＣＫを有
効にして同期系ＣＰＵ２がバス３を獲得した旨通知し、
非同期系ＣＰＵ１からのバス使用を禁止させる様にして
いる。この様にして異種ファミリ間のバスアービトレー
ションがインタフェース回路４の非同期系／同期系間の
調停により行われる事となる。
系ＣＰＵ１に対してバス獲得承認信号＊ＢＧＡＣＫを有
効にして同期系ＣＰＵ２がバス３を獲得した旨通知し、
非同期系ＣＰＵ１からのバス使用を禁止させる様にして
いる。この様にして異種ファミリ間のバスアービトレー
ションがインタフェース回路４の非同期系／同期系間の
調停により行われる事となる。
【００１４】尚、このインタフェース回路４は、同期系
ＣＰＵ２のバス使用が終了してバス使用要求信号ＨＬＤ
ＲＱが無効になったことが通知された時、ＣＰＵ２への
バス獲得信号ＨＬＤＡＫ及びＣＰＵ１へのバス獲得承認
信号＊ＢＧＡＣＫをそれぞれ無効にして同期系ＣＰＵ２
のバス使用が終わった事を知らせる事が出来る。
ＣＰＵ２のバス使用が終了してバス使用要求信号ＨＬＤ
ＲＱが無効になったことが通知された時、ＣＰＵ２への
バス獲得信号ＨＬＤＡＫ及びＣＰＵ１へのバス獲得承認
信号＊ＢＧＡＣＫをそれぞれ無効にして同期系ＣＰＵ２
のバス使用が終わった事を知らせる事が出来る。
【００１５】次に図３に示した本発明によるバスアービ
トレーション方式をすると、同期系のＣＰＵ２が上記の
様にバス使用権を獲得する迄は図２と同じであるが、こ
のままであると非同期系のＣＰＵ１はＣＰＵ２の使用終
了時まではバス３の使用が出来なくなってしまう。
トレーション方式をすると、同期系のＣＰＵ２が上記の
様にバス使用権を獲得する迄は図２と同じであるが、こ
のままであると非同期系のＣＰＵ１はＣＰＵ２の使用終
了時まではバス３の使用が出来なくなってしまう。
【００１６】そこでこの発明では非同期系のＣＰＵ１が
バスの使用を行いたい時、同期系のＣＰＵ２のバス使用
状態を強制的に中断させ、緊急度の高いサービスを行お
うとするものである。
バスの使用を行いたい時、同期系のＣＰＵ２のバス使用
状態を強制的に中断させ、緊急度の高いサービスを行お
うとするものである。
【００１７】即ち、この様な強制中断を行う時には非同
期系ＣＰＵ１からバス開放要求信号＊ＢＣＬＲが有効と
なり、これを受けたインタフェース回路４では、同期系
ＣＰＵ２へのバス獲得信号ＨＬＤＡＫを有効にさせる。
尚、この無効にさせる動作も同期系ＣＰＵ２に同期信号
変換して行われる。
期系ＣＰＵ１からバス開放要求信号＊ＢＣＬＲが有効と
なり、これを受けたインタフェース回路４では、同期系
ＣＰＵ２へのバス獲得信号ＨＬＤＡＫを有効にさせる。
尚、この無効にさせる動作も同期系ＣＰＵ２に同期信号
変換して行われる。
【００１８】この様にバス獲得信号ＨＬＤＡＫが有効に
された同期系ＣＰＵ２ではバス使用要求信号ＨＬＤＲＱ
を無効にした後、且つ図示の様に所定の期間だけ無効に
してから再び有効にする。
された同期系ＣＰＵ２ではバス使用要求信号ＨＬＤＲＱ
を無効にした後、且つ図示の様に所定の期間だけ無効に
してから再び有効にする。
【００１９】これによりインタフェース回路４はバス獲
得承認信号＊ＢＧＡＣＫを無効にする事により非同期系
ＣＰＵ１のバス使用を可能にしている。この時、上記の
様に同期系ＣＰＵ２はバス獲得信号ＨＬＤＡＫが無効に
なっている事によりバス待ち状態になっている。
得承認信号＊ＢＧＡＣＫを無効にする事により非同期系
ＣＰＵ１のバス使用を可能にしている。この時、上記の
様に同期系ＣＰＵ２はバス獲得信号ＨＬＤＡＫが無効に
なっている事によりバス待ち状態になっている。
【００２０】
【実施例】図４は、本発明に係るバスアービトレーショ
ン方式の実施例を示したもので、この実施例では特に図
２に示した強制中断機能が無い場合の実施例を示してい
る。
ン方式の実施例を示したもので、この実施例では特に図
２に示した強制中断機能が無い場合の実施例を示してい
る。
【００２１】図中、１は図１に示した非同期系のＣＰＵ
１からの信号であるバス獲得承認信号＊ＢＧＡＣＫと同
期系ＣＰＵ２からのバス使用要求信号ＨＬＤＲＱとを入
力するＡＮＤゲート、２はＡＮＤゲート１の出力信号を
反転して非同期系ＣＰＵ１へのバス使用要求信号＊ＢＲ
に信号変換する為のインバータ、３はＣＰＵ１からのア
ドレスストローブ信号＊ＡＳを反転するインバータ、４
はＣＰＵ１からのバス使用許可信号＊ＢＧを反転するイ
ンバータ、５は上記のバス使用要求信号ＨＬＤＲＱとシ
ステムのリセット信号＊ＲＳＴとを入力するＡＮＤゲー
ト、６は５ボルトの電源をデータ入力としインバータ４
の出力信号をクロックとしてデータ入力を叩くと共にＡ
ＮＤゲート５からの出力信号によりリセットされるフリ
ップフロップ（以下、ＦＦと言う）、７はインバータ３
の出力信号とＦＦ６の反転出力とを入力してＣＰＵ２へ
のバス獲得信号ＨＬＤＡＫを発生するＮＯＲゲート７、
そして８はＮＯＲゲート７の出力信号を反転してＣＰＵ
１へのバス獲得承認信号＊ＢＧＡＣＫを与えるインバー
タである。尚インバータ８の出力信号＊ＢＧＡＣＫは、
そのままＡＮＤゲート１の入力信号にもなっている。
１からの信号であるバス獲得承認信号＊ＢＧＡＣＫと同
期系ＣＰＵ２からのバス使用要求信号ＨＬＤＲＱとを入
力するＡＮＤゲート、２はＡＮＤゲート１の出力信号を
反転して非同期系ＣＰＵ１へのバス使用要求信号＊ＢＲ
に信号変換する為のインバータ、３はＣＰＵ１からのア
ドレスストローブ信号＊ＡＳを反転するインバータ、４
はＣＰＵ１からのバス使用許可信号＊ＢＧを反転するイ
ンバータ、５は上記のバス使用要求信号ＨＬＤＲＱとシ
ステムのリセット信号＊ＲＳＴとを入力するＡＮＤゲー
ト、６は５ボルトの電源をデータ入力としインバータ４
の出力信号をクロックとしてデータ入力を叩くと共にＡ
ＮＤゲート５からの出力信号によりリセットされるフリ
ップフロップ（以下、ＦＦと言う）、７はインバータ３
の出力信号とＦＦ６の反転出力とを入力してＣＰＵ２へ
のバス獲得信号ＨＬＤＡＫを発生するＮＯＲゲート７、
そして８はＮＯＲゲート７の出力信号を反転してＣＰＵ
１へのバス獲得承認信号＊ＢＧＡＣＫを与えるインバー
タである。尚インバータ８の出力信号＊ＢＧＡＣＫは、
そのままＡＮＤゲート１の入力信号にもなっている。
【００２２】この様な構成の実施例の動作を上記の図１
及び図２を参照して説明する。尚、同期系ＣＰＵでの信
号の有効／無効（イネーブル／ディセーブル）は、非同
期系ＣＰＵでの信号の有効／無効と合わせるため、ここ
ではアサート／ネゲートとそれぞれ称することとする。
従って、両ＣＰＵ間ではアサート／ネゲートは互いに反
対の論理レベルとなる。
及び図２を参照して説明する。尚、同期系ＣＰＵでの信
号の有効／無効（イネーブル／ディセーブル）は、非同
期系ＣＰＵでの信号の有効／無効と合わせるため、ここ
ではアサート／ネゲートとそれぞれ称することとする。
従って、両ＣＰＵ間ではアサート／ネゲートは互いに反
対の論理レベルとなる。
【００２３】まず、ＣＰＵ２が何らかの要因によりバス
使用要求信号ＨＬＤＲＱを発生すると、このバス使用要
求信号ＨＬＤＲＱは有効、即ちアサート（“Ｈ”）され
る。この時、ＣＰＵ１がバス３を使用していなければ、
即ちバス獲得承認信号＊ＢＧＡＣＫがネゲート
（“Ｈ”）されていれば、ＡＮＤゲート１は両入力が
“Ｈ”になってその出力レベルも“Ｈ”となり、インバ
ータ２を経てレベル“Ｌ”のアサートされたバス使用要
求信号＊ＢＲがＣＰＵ１に与えられる。
使用要求信号ＨＬＤＲＱを発生すると、このバス使用要
求信号ＨＬＤＲＱは有効、即ちアサート（“Ｈ”）され
る。この時、ＣＰＵ１がバス３を使用していなければ、
即ちバス獲得承認信号＊ＢＧＡＣＫがネゲート
（“Ｈ”）されていれば、ＡＮＤゲート１は両入力が
“Ｈ”になってその出力レベルも“Ｈ”となり、インバ
ータ２を経てレベル“Ｌ”のアサートされたバス使用要
求信号＊ＢＲがＣＰＵ１に与えられる。
【００２４】これによりＣＰＵ１はバス要求許可信号＊
ＢＧをアサート（“Ｌ”）し、これがインバータ４を介
してＦＦ６にクロックとして与えられることによりＦＦ
６の反転出力端子からＮＯＲゲート７への信号は“Ｌ”
レベルとなりＣＰＵ１からのアドレスストローブ信号＊
ＡＳがネゲート（“Ｌ”）されるまで待つことにより、
ＮＯＲゲート７の出力信号、即ちＣＰＵ２へのバス獲得
信号ＨＬＤＡＫがアサート（“Ｈ”）されてＣＰＵ２が
バス３を獲得した旨知らされる。
ＢＧをアサート（“Ｌ”）し、これがインバータ４を介
してＦＦ６にクロックとして与えられることによりＦＦ
６の反転出力端子からＮＯＲゲート７への信号は“Ｌ”
レベルとなりＣＰＵ１からのアドレスストローブ信号＊
ＡＳがネゲート（“Ｌ”）されるまで待つことにより、
ＮＯＲゲート７の出力信号、即ちＣＰＵ２へのバス獲得
信号ＨＬＤＡＫがアサート（“Ｈ”）されてＣＰＵ２が
バス３を獲得した旨知らされる。
【００２５】尚、アドレスストローブ信号＊ＡＳとは非
同期系ＣＰＵ１が自己のサイクルの終了を他のデバイス
に通知するための信号であり、このアドレスストローブ
信号＊ＡＳが必要なのは、ＣＰＵ１は、外部デバイスか
ら所定のタイミングでの出力信号を受けないとバス使用
権の要求が無かったものとしてアイドル・サイクルに戻
ってしまうが、このバス獲得承認信号＊ＢＧＡＣＫを受
けると非同期系のためアドレスストローブ信号＊ＡＳに
よるサイクルの終了を検知するまでアイドル・サイクル
に戻らないようにするためである。
同期系ＣＰＵ１が自己のサイクルの終了を他のデバイス
に通知するための信号であり、このアドレスストローブ
信号＊ＡＳが必要なのは、ＣＰＵ１は、外部デバイスか
ら所定のタイミングでの出力信号を受けないとバス使用
権の要求が無かったものとしてアイドル・サイクルに戻
ってしまうが、このバス獲得承認信号＊ＢＧＡＣＫを受
けると非同期系のためアドレスストローブ信号＊ＡＳに
よるサイクルの終了を検知するまでアイドル・サイクル
に戻らないようにするためである。
【００２６】また、ＦＦ６でラッチするのは、上記の場
合において、非同期信号であるバス使用許可信号＊ＢＧ
がアイドル・サイクルに戻る前にネゲート（“Ｈ”）さ
れてしまうが、バス獲得信号ＨＬＤＡＫをネゲートされ
ないまま（“Ｈ”）にして同期系ＣＰＵ２に対するタイ
ミング整合が必要であるからである。
合において、非同期信号であるバス使用許可信号＊ＢＧ
がアイドル・サイクルに戻る前にネゲート（“Ｈ”）さ
れてしまうが、バス獲得信号ＨＬＤＡＫをネゲートされ
ないまま（“Ｈ”）にして同期系ＣＰＵ２に対するタイ
ミング整合が必要であるからである。
【００２７】そして、この様にしてバス獲得信号ＨＬＤ
ＡＫがアサートされた時、インバータ８を介してバス獲
得承認信号＊ＢＧＡＣＫがアサート（“Ｌ”）され、Ｃ
ＰＵ１に対して外部のＣＰＵ２がバスマスターとしてバ
ス３を獲得した旨通知する事となる。
ＡＫがアサートされた時、インバータ８を介してバス獲
得承認信号＊ＢＧＡＣＫがアサート（“Ｌ”）され、Ｃ
ＰＵ１に対して外部のＣＰＵ２がバスマスターとしてバ
ス３を獲得した旨通知する事となる。
【００２８】又、バス獲得承認信号＊ＢＧＡＣＫがアサ
ートされたことによりＣＰＵ２からのバス使用要求信号
ＨＬＤＲＱはＡＮＤゲート１でマスクされる事となり、
ＣＰＵ１に対するリクエスト要求を消去している。即
ち、ＣＰＵ２からのバス使用要求信号ＨＬＤＲＱはネゲ
ートさせないこととなる。これは同期信号を非同期信号
に変換するためである。
ートされたことによりＣＰＵ２からのバス使用要求信号
ＨＬＤＲＱはＡＮＤゲート１でマスクされる事となり、
ＣＰＵ１に対するリクエスト要求を消去している。即
ち、ＣＰＵ２からのバス使用要求信号ＨＬＤＲＱはネゲ
ートさせないこととなる。これは同期信号を非同期信号
に変換するためである。
【００２９】現在のバスマスタであるＣＰＵ２のバス使
用要因が終了し、バス使用要求信号ＨＬＤＲＱがネゲー
ト（“Ｌ”）されると、ＡＮＤゲート５を介してＦＦ６
にリセットが掛かりＮＯＲゲート７を介してバス獲得信
号ＨＬＤＡＫがネゲートされると共に、インバータ８を
介してバス獲得承認信号＊ＢＧＡＣＫもネゲートされる
こととなる。
用要因が終了し、バス使用要求信号ＨＬＤＲＱがネゲー
ト（“Ｌ”）されると、ＡＮＤゲート５を介してＦＦ６
にリセットが掛かりＮＯＲゲート７を介してバス獲得信
号ＨＬＤＡＫがネゲートされると共に、インバータ８を
介してバス獲得承認信号＊ＢＧＡＣＫもネゲートされる
こととなる。
【００３０】これによってＣＰＵ１は外部アクセスが終
了したことを認識し、図２に示すようにアイドル・サイ
クルへ移る。
了したことを認識し、図２に示すようにアイドル・サイ
クルへ移る。
【００３１】尚、この実施例では、外部のバスマスタに
なりうるデバイスはＣＰＵ２のみであるが、非同期系の
外部バスマスタになりうるデバイスを更に付加する場合
は、ＣＰＵ１に対して信号＊ＢＲ，＊ＢＧ，＊ＢＧＡＣ
Ｋにデバイスの同じ入力を接続し、この回路の出力をオ
ープンコレクタもしくはオープンドレインにすることで
対応することができる。
なりうるデバイスはＣＰＵ２のみであるが、非同期系の
外部バスマスタになりうるデバイスを更に付加する場合
は、ＣＰＵ１に対して信号＊ＢＲ，＊ＢＧ，＊ＢＧＡＣ
Ｋにデバイスの同じ入力を接続し、この回路の出力をオ
ープンコレクタもしくはオープンドレインにすることで
対応することができる。
【００３２】上記の実施例では一度ＤＭＡＣ（直接メモ
リーアクセス）がバスを獲得すると、サイクル終了迄は
バスを開放しないのでサイクルスチルモード（バースト
禁止）の様なアクセス方法が好ましい。
リーアクセス）がバスを獲得すると、サイクル終了迄は
バスを開放しないのでサイクルスチルモード（バースト
禁止）の様なアクセス方法が好ましい。
【００３３】図５はバーストモードで大量のデータを適
宜送出するような場合、アービトレーションを強制中断
して緊急度の高いサービスを行う為の実施例を示したも
ので、この実施例は、図４の実施例に対して、ＮＯＲゲ
ート７の前にインバータ３の出力とＦＦ６の反転出力と
を入力するＯＲゲート１１と、バス開放要求信号＊ＢＣ
ＬＲを反転するインバータ１２と、１６MHz のクロック
を入力しインバータ１２の出力信号をデータ入力とする
ＦＦ１３と、バス使用要求信号ＨＬＤＲＱをクロック信
号としインバータ１２の出力信号をデータ入力とするＦ
Ｆ１４と、インバータ１２の出力信号１５とＦＦ１３の
出力信号とを入力するＯＲゲート１５と、このＯＲゲー
ト１５の出力信号とＯＲゲート１１の出力信号とを入力
するＯＲゲート１６と、このＯＲゲート１６の出力信号
とバス開放要求信号＊ＢＣＬＲとを入力するＡＮＤゲー
ト１７と、このＡＮＤゲート１７の出力信号とＦＦ１４
の出力信号とを入力してインバータ８へ与えるＮＯＲゲ
ート１８とを含んでおり、ＮＯＲゲート７はＯＲゲート
１１と１５の出力を入力するようになっている。
宜送出するような場合、アービトレーションを強制中断
して緊急度の高いサービスを行う為の実施例を示したも
ので、この実施例は、図４の実施例に対して、ＮＯＲゲ
ート７の前にインバータ３の出力とＦＦ６の反転出力と
を入力するＯＲゲート１１と、バス開放要求信号＊ＢＣ
ＬＲを反転するインバータ１２と、１６MHz のクロック
を入力しインバータ１２の出力信号をデータ入力とする
ＦＦ１３と、バス使用要求信号ＨＬＤＲＱをクロック信
号としインバータ１２の出力信号をデータ入力とするＦ
Ｆ１４と、インバータ１２の出力信号１５とＦＦ１３の
出力信号とを入力するＯＲゲート１５と、このＯＲゲー
ト１５の出力信号とＯＲゲート１１の出力信号とを入力
するＯＲゲート１６と、このＯＲゲート１６の出力信号
とバス開放要求信号＊ＢＣＬＲとを入力するＡＮＤゲー
ト１７と、このＡＮＤゲート１７の出力信号とＦＦ１４
の出力信号とを入力してインバータ８へ与えるＮＯＲゲ
ート１８とを含んでおり、ＮＯＲゲート７はＯＲゲート
１１と１５の出力を入力するようになっている。
【００３４】このような強制中断機能を有する実施例の
動作を図１及び図３を参照して以下に説明する。この実
施例における動作は図２及び図３から判る様にバス使用
要求信号ＨＬＤＲＱがＣＰＵ２から与えられてバス獲得
承認信号＊ＢＧＡＣＫがアサートされてＣＰＵ２のバス
獲得を示すまでは上記の図４の実施例と同様である。
動作を図１及び図３を参照して以下に説明する。この実
施例における動作は図２及び図３から判る様にバス使用
要求信号ＨＬＤＲＱがＣＰＵ２から与えられてバス獲得
承認信号＊ＢＧＡＣＫがアサートされてＣＰＵ２のバス
獲得を示すまでは上記の図４の実施例と同様である。
【００３５】ここで、同期系と非同期系のタイミングマ
ネージメントについて説明すると、同期系ではバスの獲
得要求がＣＰＵに通知されるとタイミングマネージメン
トを完了しＣＰＵが許可を行う。この許可は要求が消去
されるまで継続され、ＣＰＵ内部で緊急のサービス等が
発生したときにはその許可を取り消すことによりバスを
取り戻すことができる。
ネージメントについて説明すると、同期系ではバスの獲
得要求がＣＰＵに通知されるとタイミングマネージメン
トを完了しＣＰＵが許可を行う。この許可は要求が消去
されるまで継続され、ＣＰＵ内部で緊急のサービス等が
発生したときにはその許可を取り消すことによりバスを
取り戻すことができる。
【００３６】一方、非同期系では、バス獲得要求がＣＰ
Ｕに通知されると、ＣＰＵは内部で一定の処理時間後、
バス権の要求許可信号を直ちに出力する。これは、ＣＰ
Ｕのサイクル中でも起こり得る。このため、許可信号を
受け取った他のデバイス（スレーブ）側では、タイミン
グマネージメント（アドレスストローブ信号＊ＡＳによ
るサイクル終了検知）を行ったあと、一定の時間を置
き、バス獲得承認信号＊ＢＧＡＣＫの出力とバス獲得要
求信号の取り下げを行う。ＣＰＵ側では、このとき、バ
ス獲得要求信号が取り下げられないと他のデバイス（ス
レーブ）が未だ要求しているものと見て、一定時間アサ
ートしていたバス使用許可信号＊ＢＧをネゲートし、ま
た、一定時間を置いてバス使用許可信号＊ＢＧを再アサ
ートする。他のデバイスはこの再アサートを検知し、タ
イミングマネージメントしてバスを獲得するものであ
る。
Ｕに通知されると、ＣＰＵは内部で一定の処理時間後、
バス権の要求許可信号を直ちに出力する。これは、ＣＰ
Ｕのサイクル中でも起こり得る。このため、許可信号を
受け取った他のデバイス（スレーブ）側では、タイミン
グマネージメント（アドレスストローブ信号＊ＡＳによ
るサイクル終了検知）を行ったあと、一定の時間を置
き、バス獲得承認信号＊ＢＧＡＣＫの出力とバス獲得要
求信号の取り下げを行う。ＣＰＵ側では、このとき、バ
ス獲得要求信号が取り下げられないと他のデバイス（ス
レーブ）が未だ要求しているものと見て、一定時間アサ
ートしていたバス使用許可信号＊ＢＧをネゲートし、ま
た、一定時間を置いてバス使用許可信号＊ＢＧを再アサ
ートする。他のデバイスはこの再アサートを検知し、タ
イミングマネージメントしてバスを獲得するものであ
る。
【００３７】このように同期系と非同期系とではタイミ
ング整合の有無が一番大きな違いとなっており、両者間
の調整が必要となる。
ング整合の有無が一番大きな違いとなっており、両者間
の調整が必要となる。
【００３８】まず、バス開放要求信号＊ＢＣＬＲがＣＰ
Ｕ１からアサート（“Ｌ”）されて与えられると、イン
バータ１２を介してＦＦ１３の出力が“Ｌ”レベルとな
り、インバータ１２の出力信号をＯＲゲート１５が入力
していることからＮＯＲゲート７の出力であるバス獲得
信号ＨＬＤＡＫはネゲート（“Ｌ”）されてＣＰＵ２の
バス待ち動作がトリガー（緊急割込）され、これにより
ＣＰＵ２はバス使用要求信号ＨＬＤＲＱが即座にネゲー
トされ、バス３を開放して、バス待ち動作に移る。
Ｕ１からアサート（“Ｌ”）されて与えられると、イン
バータ１２を介してＦＦ１３の出力が“Ｌ”レベルとな
り、インバータ１２の出力信号をＯＲゲート１５が入力
していることからＮＯＲゲート７の出力であるバス獲得
信号ＨＬＤＡＫはネゲート（“Ｌ”）されてＣＰＵ２の
バス待ち動作がトリガー（緊急割込）され、これにより
ＣＰＵ２はバス使用要求信号ＨＬＤＲＱが即座にネゲー
トされ、バス３を開放して、バス待ち動作に移る。
【００３９】そして、このバス待ち動作に移ると、ＣＰ
Ｕ２では予め決まっている２マスタクロックによりバス
使用要求ＨＬＤＲＱを一旦ネゲートした後、再びバス使
用要求ＨＬＤＲＱをアサートし、これによりＣＰＵ２は
バス待ち状態に完全に移行したこととなる。
Ｕ２では予め決まっている２マスタクロックによりバス
使用要求ＨＬＤＲＱを一旦ネゲートした後、再びバス使
用要求ＨＬＤＲＱをアサートし、これによりＣＰＵ２は
バス待ち状態に完全に移行したこととなる。
【００４０】この様に、再びアサートされたバス使用要
求信号ＨＬＤＲＱによりＦＦ１４の出力信号が“Ｌ”→
“Ｈ”に変化し、この結果、ＯＲゲート１８及びインバ
ータ８を介してバス獲得承認信号＊ＢＧＡＣＫをネゲー
トする。このように、バス３の使用状況を知らせる信号
はバス獲得承認信号＊ＢＧＡＣＫだけなので、このバス
獲得承認信号＊ＢＧＡＣＫのネゲート状態をバスが完全
開放された状態になるまでＦＦ１４で待たせる必要があ
る。即ち、再度バス使用要求信号ＨＬＤＲＱがアサート
されるまで非同期系ＣＰＵ１はバス３が開放されていな
いものと認識していることとなる。このようにして同期
信号から非同期信号への変換が行われる。
求信号ＨＬＤＲＱによりＦＦ１４の出力信号が“Ｌ”→
“Ｈ”に変化し、この結果、ＯＲゲート１８及びインバ
ータ８を介してバス獲得承認信号＊ＢＧＡＣＫをネゲー
トする。このように、バス３の使用状況を知らせる信号
はバス獲得承認信号＊ＢＧＡＣＫだけなので、このバス
獲得承認信号＊ＢＧＡＣＫのネゲート状態をバスが完全
開放された状態になるまでＦＦ１４で待たせる必要があ
る。即ち、再度バス使用要求信号ＨＬＤＲＱがアサート
されるまで非同期系ＣＰＵ１はバス３が開放されていな
いものと認識していることとなる。このようにして同期
信号から非同期信号への変換が行われる。
【００４１】又、高位のＣＰＵ１によるサービスが終了
すると、ＦＦ１４が通常モードにセットされ、またＦＦ
１３が１６MHz クロックの次の立ち上がりで通常モード
にセットされる。これにより、バス開放要求信号＊ＢＣ
ＬＲが再アサートされ続けている非同期系ＣＰＵ２に対
してバス獲得信号ＨＬＤＡＫを出力することが可能とな
る。但し、直ちにバス使用権を明け渡すとデータの競合
が起こり得るので、ＦＦ１３で１６MHz クロックの立ち
上がり分だけ保障している。
すると、ＦＦ１４が通常モードにセットされ、またＦＦ
１３が１６MHz クロックの次の立ち上がりで通常モード
にセットされる。これにより、バス開放要求信号＊ＢＣ
ＬＲが再アサートされ続けている非同期系ＣＰＵ２に対
してバス獲得信号ＨＬＤＡＫを出力することが可能とな
る。但し、直ちにバス使用権を明け渡すとデータの競合
が起こり得るので、ＦＦ１３で１６MHz クロックの立ち
上がり分だけ保障している。
【００４２】また、ＣＰＵ１はバス開放要求信号＊ＢＣ
ＬＲがネゲートされるまでバス使用許可信号＊ＢＧをア
サートさせないため、ＦＦ１３，１４が通常モードに移
っても直ちにはバス獲得信号ＨＬＤＡＫをアサートさせ
ないようにしている。バス獲得信号ＨＬＤＡＫを検知す
るとＣＰＵ２は中断していたＤＭＡ転送を再開すること
となる。この動作は高位のサービス要求が生じる毎に発
生する。
ＬＲがネゲートされるまでバス使用許可信号＊ＢＧをア
サートさせないため、ＦＦ１３，１４が通常モードに移
っても直ちにはバス獲得信号ＨＬＤＡＫをアサートさせ
ないようにしている。バス獲得信号ＨＬＤＡＫを検知す
るとＣＰＵ２は中断していたＤＭＡ転送を再開すること
となる。この動作は高位のサービス要求が生じる毎に発
生する。
【００４３】
【発明の効果】以上の様に本発明に係るバスアービトレ
ーション方式によれば、インタフェース回路を用いて非
同期系のＣＰＵと同期系のＣＰＵとの信号の整合変換を
行っているので異種ファミリのＣＰＵ間の接続が可能と
なる。
ーション方式によれば、インタフェース回路を用いて非
同期系のＣＰＵと同期系のＣＰＵとの信号の整合変換を
行っているので異種ファミリのＣＰＵ間の接続が可能と
なる。
【００４４】即ち、これまでは使用環境条件が処理能
力、アプリケーションの豊富さや信頼性等の観点からホ
ストＣＰＵが決定され、同系ファミリの中からアプリケ
ーションを選定していたが、本発明により異種ファミリ
のインタフェースを用いることによって異種間ファミリ
の接続が容易に行えることとなった。
力、アプリケーションの豊富さや信頼性等の観点からホ
ストＣＰＵが決定され、同系ファミリの中からアプリケ
ーションを選定していたが、本発明により異種ファミリ
のインタフェースを用いることによって異種間ファミリ
の接続が容易に行えることとなった。
【図１】本発明に係るバスアービトレーション方式を原
理的に示したブロック図である。
理的に示したブロック図である。
【図２】本発明に於ける強制中断が無いときの動作を示
したタイムチャート図である。
したタイムチャート図である。
【図３】本発明に於ける強制中断が有る時の動作を示し
たタイムチャート図である。
たタイムチャート図である。
【図４】本発明に係るバスアービトレーション方式の実
施例（強制中断無し）を示した回路図である。
施例（強制中断無し）を示した回路図である。
【図５】本発明に係るバスアービトレーション方式の実
施例（強制中断有り）を示した回路図である。
施例（強制中断有り）を示した回路図である。
１ 非同期系ＣＰＵ ２ 同期系ＣＰＵ ３ 共通バス ４ インタフェース回路 ５ ＨＬＤＲＱ バス使用要求信号 ６ ＨＬＤＡＫ バス獲得信号 ７ ＊ＢＲ バス使用要求信号 ８ ＊ＢＧ バス使用許可信号 ９ ＊ＢＧＡＣＫ バス獲得承認信号 １０ ＊ＢＣＬＲ バス開放要求信号 １１ ＊ＡＳ アドレスストローブ信号 図中、同一符号は同一又は相当部分を示す。
Claims (3)
- 【請求項１】 非同期系のＣＰＵ(1) と同期系のＣＰＵ
(2) とが共通のバス(3) に接続されているバスアービト
レーション方式において、 非同期系ＣＰＵ(1) が該同期系ＣＰＵ(2) からバス使用
要求信号(HLDRQ) を受けたとき、該非同期系ＣＰＵ(1)
に対してバス使用要求信号(*BR) を伝え、このバス使用
要求信号(*BR)によって該非同期系ＣＰＵ(1) がバス使
用許可信号(*BG) を与えたときに該同期系ＣＰＵ(2) に
対してバス獲得信号(HLDAK) を該同期系ＣＰＵ(2) に同
期信号変換して通知すると共に該非同期系ＣＰＵ(1) に
対してバス獲得承認信号(*BGACK)を与えて該同期系ＣＰ
Ｕ(2) が該バス(3) を獲得したことを通知するインタフ
ェース回路(4) を設けたことを特徴とするバスアービト
レーション方式。 - 【請求項２】 該インタフェース回路(4) は、該同期系
ＣＰＵ(2)のバス使用要求信号(HLDRQ) が終了したこと
を知らされたとき該バス獲得信号(HLDAK) 及びバス獲得
承認信号(*BGACK)を無効にして該同期系ＣＰＵ(2) のア
クセスが終了したことを知らせることを特徴とした請求
項１に記載のバスアービトレーション方式。 - 【請求項３】 該インタフェース回路(4) は、該非同期
系ＣＰＵ(1) からバス開放要求信号(*BCLR) を受けたと
き、該バス獲得信号(HLDAK) を該同期系ＣＰＵ(2) に同
期信号変換して無効にし該バス使用要求信号(HLDRQ) を
該同期系ＣＰＵ(2) に同期信号変換して無効にすること
により該同期系ＣＰＵ(2) をバス待ち状態にした後該同
期系ＣＰＵ(2) が所定の期間だけ該バス使用要求信号(H
LDRQ)を無効にした後再び有効にしたとき該バス獲得承
認信号(*BGACK)を無効にすることにより該非同期系ＣＰ
Ｕ(1) のバス使用を可能にしことを特徴とした請求項１
に記載のバスアービトレーション方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26711091A JPH0581192A (ja) | 1991-09-18 | 1991-09-18 | バスアービトレーシヨン方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26711091A JPH0581192A (ja) | 1991-09-18 | 1991-09-18 | バスアービトレーシヨン方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0581192A true JPH0581192A (ja) | 1993-04-02 |
Family
ID=17440204
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26711091A Withdrawn JPH0581192A (ja) | 1991-09-18 | 1991-09-18 | バスアービトレーシヨン方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0581192A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882695B1 (en) | 1997-08-28 | 2005-04-19 | Sharp Kabushiki Kaisha | Data transmission line used continuously connected in plurality of stages in asynchronous system |
| JP2005518018A (ja) * | 2002-02-12 | 2005-06-16 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期及び同期領域間の変換を促進する手法 |
-
1991
- 1991-09-18 JP JP26711091A patent/JPH0581192A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6882695B1 (en) | 1997-08-28 | 2005-04-19 | Sharp Kabushiki Kaisha | Data transmission line used continuously connected in plurality of stages in asynchronous system |
| JP2005518018A (ja) * | 2002-02-12 | 2005-06-16 | フルクラム・マイクロシステムズ・インコーポレーテッド | 非同期及び同期領域間の変換を促進する手法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5535341A (en) | Apparatus and method for determining the status of data buffers in a bridge between two buses during a flush operation | |
| JP4685312B2 (ja) | データ処理システムおよび電力節約方法 | |
| JP4008987B2 (ja) | バス通信システム及びバス調停方法並びにデータ転送方法 | |
| EP0581335B1 (en) | Data processing system having units competing for access to shared resources and arbitration unit responsive to the status of the shared resources | |
| US5619661A (en) | Dynamic arbitration system and method | |
| JP3231596B2 (ja) | 待ち時間及びシャドー・タイマを有するバス・システム | |
| JP3526920B2 (ja) | コンピュータシステム、ならびに周辺バスクロック信号を制御するためのシステムおよび方法 | |
| JP2531903B2 (ja) | コンピュ―タ・システムおよびシステム拡張装置 | |
| US6070215A (en) | Computer system with improved transition to low power operation | |
| US6055372A (en) | Serial interrupt bus protocol | |
| US6643792B1 (en) | Integrated circuit device having clock frequency changing function, computer system using the integrated circuit device and clock frequency changing method | |
| JPH02293959A (ja) | インタフェース装置 | |
| KR20040091705A (ko) | 데이터 처리 시스템을 위한 저 전력 시스템 및 방법 | |
| KR100633773B1 (ko) | 버스 시스템 및 버스 중재 방법 | |
| US5894562A (en) | Method and apparatus for controlling bus arbitration in a data processing system | |
| KR100330294B1 (ko) | 데이터프로세서제어방법및버스프로토콜 | |
| US5937206A (en) | System for converting states of DMA requests into first serial information and transmitting information to first bus whenever a state change of a request | |
| JP2000020462A (ja) | コンピュータシステムに適用するバスシステム | |
| JPH0581192A (ja) | バスアービトレーシヨン方式 | |
| US5850529A (en) | Method and apparatus for detecting a resource lock on a PCI bus | |
| US20040010644A1 (en) | System and method for providing improved bus utilization via target directed completion | |
| US5797018A (en) | Apparatus and method of preventing a deadlock condition in a computer system | |
| US6105082A (en) | Data processor used in a data transfer system which includes a detection circuit for detecting whether processor uses bus in a forthcoming cycle | |
| US5815676A (en) | Address bus arbiter for pipelined transactions on a split bus | |
| JP3626292B2 (ja) | バスインタフェース制御方式 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981203 |