JPH0758458B2 - データ転送装置及びそれを使用したパイプライン処理装置 - Google Patents
データ転送装置及びそれを使用したパイプライン処理装置Info
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- JPH0758458B2 JPH0758458B2 JP63182107A JP18210788A JPH0758458B2 JP H0758458 B2 JPH0758458 B2 JP H0758458B2 JP 63182107 A JP63182107 A JP 63182107A JP 18210788 A JP18210788 A JP 18210788A JP H0758458 B2 JPH0758458 B2 JP H0758458B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデータ転送装置、より具体的にはハンドシェイ
ク方式により非同期的に並列データを転送するデータ転
送装置及びこれを使用したパイプライン処理装置に関
し、更に詳述すれば、データ保持のためにスタティック
ラッチを使用したデータ転送装置及びこれを使用したパ
イプライン処理装置に関する。
ク方式により非同期的に並列データを転送するデータ転
送装置及びこれを使用したパイプライン処理装置に関
し、更に詳述すれば、データ保持のためにスタティック
ラッチを使用したデータ転送装置及びこれを使用したパ
イプライン処理装置に関する。
本願出願人は先に特願昭62−36551号においてデータ転
送制御回路を提案している。この発明について先ず、第
９図乃至第11図を参照して説明する。
送制御回路を提案している。この発明について先ず、第
９図乃至第11図を参照して説明する。
第９図はパイプライン処理装置の概略構成を示すブロッ
ク図であり、ここでは２ステージの構成例である。
ク図であり、ここでは２ステージの構成例である。
このパイプライン処理装置は、直列に接続されたハンド
シェイク転送制御回路811,812,813それぞれの間に組合
わせ論理回路831,832を介在させて直列に接続された並
列データラッチ821,822,823等にて構成されている。
シェイク転送制御回路811,812,813それぞれの間に組合
わせ論理回路831,832を介在させて直列に接続された並
列データラッチ821,822,823等にて構成されている。
なお、組合わせ論理回路831,832はそれぞれデコード部
とロジック部とにて構成されている。
とロジック部とにて構成されている。
このようパイプライン処理装置の動作は以下の如くであ
る。
る。
ハンドシェイク転送制御回路811がデータの受入れ可能
な状態であると、ハンドシェイク転送制御回路811はア
クノリッジ信号（以下Ack信号という）A1を出力する。
そして、並列データラッチ821への入力データが確定し
た状態でこれを制御するハンドシェイク転送制御回路81
1へSend信号（データ転送要求信号）S1のパルス“1"を
与えると、並列データラッチ821にデータがラッチさ
れ、組合わせ論理回路831へ出力される。そして、組合
わせ論理回路831によりデータが処理されて並列データ
ラッチ822への入力データが確定し、更にハンドシェイ
ク転送制御回路812からハンドシェイク転送制御回路811
へAck信号A2が与えられると、ハンドシェイク転送制御
回路811はハンドシェイク転送制御回路812へSend信号S2
のパルス“1"を与える。以下同様にして、Ack信号の返
送に応じてSend信号のパルスがハンドシェイク転送制御
回路811〜813を順次S1,S2,S3,S4として伝播されてゆ
く。これに伴って、並列データラッチ821,822,823の開
閉が順次的に制御されて入力データも順次各並列データ
ラッチ821,822,823間を転送される。
な状態であると、ハンドシェイク転送制御回路811はア
クノリッジ信号（以下Ack信号という）A1を出力する。
そして、並列データラッチ821への入力データが確定し
た状態でこれを制御するハンドシェイク転送制御回路81
1へSend信号（データ転送要求信号）S1のパルス“1"を
与えると、並列データラッチ821にデータがラッチさ
れ、組合わせ論理回路831へ出力される。そして、組合
わせ論理回路831によりデータが処理されて並列データ
ラッチ822への入力データが確定し、更にハンドシェイ
ク転送制御回路812からハンドシェイク転送制御回路811
へAck信号A2が与えられると、ハンドシェイク転送制御
回路811はハンドシェイク転送制御回路812へSend信号S2
のパルス“1"を与える。以下同様にして、Ack信号の返
送に応じてSend信号のパルスがハンドシェイク転送制御
回路811〜813を順次S1,S2,S3,S4として伝播されてゆ
く。これに伴って、並列データラッチ821,822,823の開
閉が順次的に制御されて入力データも順次各並列データ
ラッチ821,822,823間を転送される。
ここで、入力データは演算の種類を示すオペレーション
コード部と演算の対象であるデータ部との対にて構成さ
れているとする。入力データは、オペレーションコード
部が組合わせ論理回路831（832）のデコード部でデコー
ドされて、この結果に従ってデータ部に対する処理内
容、たとえば加算あるいは減算等が決定され、ロジック
部にて処理される。
コード部と演算の対象であるデータ部との対にて構成さ
れているとする。入力データは、オペレーションコード
部が組合わせ論理回路831（832）のデコード部でデコー
ドされて、この結果に従ってデータ部に対する処理内
容、たとえば加算あるいは減算等が決定され、ロジック
部にて処理される。
このようにして、入力データをパイプライン処理装置を
通過させることにより、全体として種々の複雑な処理を
実行することが可能である。
通過させることにより、全体として種々の複雑な処理を
実行することが可能である。
但し、パイプライン処理の各段において、次段が先行す
るデータにより占有されている場合、換言すればデータ
が停滞している場合、後続のデータはその手前の段で停
止される。たとえば並列データラッチ822と823との間の
ステージに先行データが滞っている場合、後続のデータ
を並列データラッチ822から823へ転送するためにハンド
シェイク転送制御回路813に与えられているSend信号S3
が“1"に転じても、ハンドシェイク転送制御回路813か
らの応答信号A3がハンドシェイク転送制御回路812へ返
送されないため、ハンドシェイク転送制御回路812から
同813に与えられるSend信号S3は“1"を保持した状態で
維持される。このため、以降は後続のデータが順次停止
する。
るデータにより占有されている場合、換言すればデータ
が停滞している場合、後続のデータはその手前の段で停
止される。たとえば並列データラッチ822と823との間の
ステージに先行データが滞っている場合、後続のデータ
を並列データラッチ822から823へ転送するためにハンド
シェイク転送制御回路813に与えられているSend信号S3
が“1"に転じても、ハンドシェイク転送制御回路813か
らの応答信号A3がハンドシェイク転送制御回路812へ返
送されないため、ハンドシェイク転送制御回路812から
同813に与えられるSend信号S3は“1"を保持した状態で
維持される。このため、以降は後続のデータが順次停止
する。
このようにデータ転送が停止する状態に陥った場合にお
いても、それぞれの並列データラッチ821,822,823にお
いて確実にデータを保持する必要から、各並列データラ
ッチ821,822,823の１ビット分は第10図に参照符号11（1
2）にて示す如きスタティックラッチにて構成されてい
る。但し、第10図においては、データ処理を実行する組
合わせ論理回路は省略した単純なデータ転送装置を示し
ている。
いても、それぞれの並列データラッチ821,822,823にお
いて確実にデータを保持する必要から、各並列データラ
ッチ821,822,823の１ビット分は第10図に参照符号11（1
2）にて示す如きスタティックラッチにて構成されてい
る。但し、第10図においては、データ処理を実行する組
合わせ論理回路は省略した単純なデータ転送装置を示し
ている。
第10図において、参照符号11及び12はそれぞれ40ビット
幅のデータラッチ回路（第９図の821,822,823に相当）
を示す論理回路図であり、それぞれ１ビット分のラッチ
回路110（120）が40セット並列配置されている。このラ
ッチ回路110（120）はそれぞれインバータバッファ111,
112,113,（121,122,123）及びトランスファゲート114,1
15,（124,125）等にて構成されている。
幅のデータラッチ回路（第９図の821,822,823に相当）
を示す論理回路図であり、それぞれ１ビット分のラッチ
回路110（120）が40セット並列配置されている。このラ
ッチ回路110（120）はそれぞれインバータバッファ111,
112,113,（121,122,123）及びトランスファゲート114,1
15,（124,125）等にて構成されている。
13及び14はそれぞれ上述のデータラッチ回路11,12のハ
ンドシェイク転送制御回路（第９図の811,812,813に相
当）であり、第１の記憶手段としてのＲ−Ｓフリップフ
ロップ15（17）及び第２の記憶手段としてのＲ−Ｓフリ
ップフロップ16（18）、データ転送要求信号受信回路と
しての４入力NANDゲート131（141），インバータバッフ
ァ134,135,139（144,145,149）,2入力NANDゲートゲート
138（148）等にて構成されている。
ンドシェイク転送制御回路（第９図の811,812,813に相
当）であり、第１の記憶手段としてのＲ−Ｓフリップフ
ロップ15（17）及び第２の記憶手段としてのＲ−Ｓフリ
ップフロップ16（18）、データ転送要求信号受信回路と
しての４入力NANDゲート131（141），インバータバッフ
ァ134,135,139（144,145,149）,2入力NANDゲートゲート
138（148）等にて構成されている。
なお第１のＲ−Ｓフリップフロップ15（17）は２入力の
NANDゲート132及び133（142及び143）にて、また第２の
Ｒ−Ｓフリップフロップ16（18）は２入力のNANDゲート
136及び137（146及び147）にて構成されている。
NANDゲート132及び133（142及び143）にて、また第２の
Ｒ−Ｓフリップフロップ16（18）は２入力のNANDゲート
136及び137（146及び147）にて構成されている。
より具体的には、制御回路13,14の４入力NANDゲート131
（141）の一入力には前段からのSend信号（データ転送
要求信号）のパルスS1（S2）が与えられており、この４
入力NANDゲート131（141）の出力は第１のＲ−Ｓフリッ
プフロップ15（17）のセット端子Ｓに接続されている。
また第１のＲ−Ｓフリップフロップ15（17）のリセット
端子Ｒには次段の制御回路からのアクノリッジ信号▲
▼（▲▼）が与えられている。なおこのアクノリ
ッジ信号▲▼（▲▼）は４入力NANDゲート131
（141）の一入力ともなっている。
（141）の一入力には前段からのSend信号（データ転送
要求信号）のパルスS1（S2）が与えられており、この４
入力NANDゲート131（141）の出力は第１のＲ−Ｓフリッ
プフロップ15（17）のセット端子Ｓに接続されている。
また第１のＲ−Ｓフリップフロップ15（17）のリセット
端子Ｒには次段の制御回路からのアクノリッジ信号▲
▼（▲▼）が与えられている。なおこのアクノリ
ッジ信号▲▼（▲▼）は４入力NANDゲート131
（141）の一入力ともなっている。
第１のＲ−Ｓフリップフロップ15（17）の出力端子Ｑか
らの信号はインバータバッファ134（144）を介してSend
信号パルスS2（S3）の反転信号▲▼（▲▼）と
してデータラッチ回路11（12）のトランスファゲート11
4（124）に与えられている他、次段の制御回路14の４入
力NANDゲート141の一入力にも与えられている。また第
２のＲ−Ｓフリップフロップ16（18）の反転出力端子
からの信号はインバータバッファ135（145）を介してデ
ータラッチ回路11（12）のトランスファゲートゲート11
5（125）に与えられている他、自身の４入力NANDゲート
131（141）の一入力となっている。
らの信号はインバータバッファ134（144）を介してSend
信号パルスS2（S3）の反転信号▲▼（▲▼）と
してデータラッチ回路11（12）のトランスファゲート11
4（124）に与えられている他、次段の制御回路14の４入
力NANDゲート141の一入力にも与えられている。また第
２のＲ−Ｓフリップフロップ16（18）の反転出力端子
からの信号はインバータバッファ135（145）を介してデ
ータラッチ回路11（12）のトランスファゲートゲート11
5（125）に与えられている他、自身の４入力NANDゲート
131（141）の一入力となっている。
また前段からのSend信号パルスS1（S2）は第２のＲ−Ｓ
フリップフロップ16（18）のリセット端子Ｒにも与えら
れており、更に４入力NANDゲート131（141）の出力は第
２のＲ−Ｓフリップフロップ16（18）のセット端子Ｓに
も与えられている。そして、第２のＲ−Ｓフリップフロ
ップ16（18）の反転出力端子からの信号は一入力とし
てリセット信号RESETが与えられているNANDゲート138
（148）の他入力となっている。このNANDゲート138（14
8）の出力はインバータバッファ139（149）を介して前
段へのアクノリッジ信号▲▼（▲▼）とされる
と共に自身の４入力NANDゲート131（141）の最後の一入
力となっている。
フリップフロップ16（18）のリセット端子Ｒにも与えら
れており、更に４入力NANDゲート131（141）の出力は第
２のＲ−Ｓフリップフロップ16（18）のセット端子Ｓに
も与えられている。そして、第２のＲ−Ｓフリップフロ
ップ16（18）の反転出力端子からの信号は一入力とし
てリセット信号RESETが与えられているNANDゲート138
（148）の他入力となっている。このNANDゲート138（14
8）の出力はインバータバッファ139（149）を介して前
段へのアクノリッジ信号▲▼（▲▼）とされる
と共に自身の４入力NANDゲート131（141）の最後の一入
力となっている。
なお、実際の構成としてはこのようなデータラッチ回路
11（12）と制御回路13（14）との組合わせが複数カスケ
ード接続されている。
11（12）と制御回路13（14）との組合わせが複数カスケ
ード接続されている。
上述の如き構成の従来のデータ転送回路の動作は以下の
如くである。
如くである。
初期状態において、リセット信号RESETが“1"に転じる
と全信号線が直接初期化される。
と全信号線が直接初期化される。
Send信号パルスS1がデータ転送制御回路13に入力される
と、データ転送制御回路13はNANDゲート132及び133から
なるフリップフロップ15をセット状態とする。これによ
り、Send信号S2は“1"に転じ、またその反転出力▲
▼は“0"に転じるので、データ転送制御回路13の制御対
象であるデータラッチ回路11をラッチ状態（入力変化禁
止状態）としてラッチ出力が確定される。またこれと同
時に、次段のデータ転送制御回路14に対するSend信号S2
がアクティブ状態“1"に転じるので、次段ではその４入
力NANDゲート141の４入力総てが“1"に転じる。これに
より、NANDゲート142及び143にて構成されるＲ−Ｓフリ
ップフロップ17とNANDゲート146及び147にて構成される
Ｒ−Ｓフリップフロップ18の双方がセットされ、アクノ
リッジ信号▲▼がアクティブ状態“0"に転じる。
と、データ転送制御回路13はNANDゲート132及び133から
なるフリップフロップ15をセット状態とする。これによ
り、Send信号S2は“1"に転じ、またその反転出力▲
▼は“0"に転じるので、データ転送制御回路13の制御対
象であるデータラッチ回路11をラッチ状態（入力変化禁
止状態）としてラッチ出力が確定される。またこれと同
時に、次段のデータ転送制御回路14に対するSend信号S2
がアクティブ状態“1"に転じるので、次段ではその４入
力NANDゲート141の４入力総てが“1"に転じる。これに
より、NANDゲート142及び143にて構成されるＲ−Ｓフリ
ップフロップ17とNANDゲート146及び147にて構成される
Ｒ−Ｓフリップフロップ18の双方がセットされ、アクノ
リッジ信号▲▼がアクティブ状態“0"に転じる。
アクノリッジ信号▲▼のアクティブ状態への変化に
よりデータ転送制御回路13のフリップフロップ15がリセ
ットされ、Send信号S2がノンアクティブ状態“0"に転じ
る。
よりデータ転送制御回路13のフリップフロップ15がリセ
ットされ、Send信号S2がノンアクティブ状態“0"に転じ
る。
この時点において、Send信号S1が依然としてアクティブ
状態“1"であってもフリップフロップ16は未だセット状
態を保持しているので、インバータ139の出力は“0"で
あり、４入力NANDゲート131の全入力が“1"とはなって
いないので、再度フリップフロップ15がセットされるこ
とはなく、従って余分なSend信号S2が発生されることは
ない。
状態“1"であってもフリップフロップ16は未だセット状
態を保持しているので、インバータ139の出力は“0"で
あり、４入力NANDゲート131の全入力が“1"とはなって
いないので、再度フリップフロップ15がセットされるこ
とはなく、従って余分なSend信号S2が発生されることは
ない。
Send信号S1がこの後一旦ノンアクティブ状態“0"に転じ
ると、その時点でフリップフロップ16がリセットされ、
インバータ139の出力は“1"に転じる。従ってこの時点
で、またはその後Send信号S1が再度アクティブ状態に転
じれば、４入力NANDゲート131の全入力が“1"に転じて
フリップフロップ15及び16がセットされ、新たなSend信
号パルスS2が発生される。
ると、その時点でフリップフロップ16がリセットされ、
インバータ139の出力は“1"に転じる。従ってこの時点
で、またはその後Send信号S1が再度アクティブ状態に転
じれば、４入力NANDゲート131の全入力が“1"に転じて
フリップフロップ15及び16がセットされ、新たなSend信
号パルスS2が発生される。
上述の一連の動作を第11図のタイミングチャートに示
す。
す。
第11図によれば、時刻ｕにおいて、４入力NANDゲート13
1の入力S1,H1,▲▼，▲▼の内、H1と▲▼
とは“1"に復帰しているが、▲▼が“0"を維持して
いるので、新たなM1パルスの発生が抑制されていること
が理解される。
1の入力S1,H1,▲▼，▲▼の内、H1と▲▼
とは“1"に復帰しているが、▲▼が“0"を維持して
いるので、新たなM1パルスの発生が抑制されていること
が理解される。
信号▲▼は、Send信号S1のノンアクティブ状態“0"
への変化に呼応して“1"に復帰し、従って時刻ｖにおい
てワード２に対応するSend信号パルスS1が入力された時
点では４入力NANDゲート131の全入力S1,H1,▲▼，
▲▼が“1"になっている。従って、ワード２に対す
る正常なM2パルス信号が発生される。
への変化に呼応して“1"に復帰し、従って時刻ｖにおい
てワード２に対応するSend信号パルスS1が入力された時
点では４入力NANDゲート131の全入力S1,H1,▲▼，
▲▼が“1"になっている。従って、ワード２に対す
る正常なM2パルス信号が発生される。
以上の説明から明らかなように、第10図において、ハン
ドシェイク転送制御回路13はSend信号S1を受信し、次ス
テージへのSend信号S2を発生した時点においてトランス
ファゲート114をオフすると共にトランスファゲート115
をオンすることによりラッチ回路110のノードN1に入力
データの値を保持する。Send信号S2が“1"を維持してい
る間は、上述の状態が維持されるため、インバータ112
及び113により構成されるラッチ回路が動作してノードN
1の信号レベルがスタティックに保持される。
ドシェイク転送制御回路13はSend信号S1を受信し、次ス
テージへのSend信号S2を発生した時点においてトランス
ファゲート114をオフすると共にトランスファゲート115
をオンすることによりラッチ回路110のノードN1に入力
データの値を保持する。Send信号S2が“1"を維持してい
る間は、上述の状態が維持されるため、インバータ112
及び113により構成されるラッチ回路が動作してノードN
1の信号レベルがスタティックに保持される。
一方、次ステージからのAck信号▲▼を受信する
と、これに応答してSend信号Ｓのレベルが“0"に転じる
ので、トランスファゲート114がオンすると共にトラン
スファゲート115はオフする。これにより、データラッ
チ回路11は入力側から出力側への経路が素通し（トラン
スペアレント）状態となり、後続するデータの受入れが
可能になる。
と、これに応答してSend信号Ｓのレベルが“0"に転じる
ので、トランスファゲート114がオンすると共にトラン
スファゲート115はオフする。これにより、データラッ
チ回路11は入力側から出力側への経路が素通し（トラン
スペアレント）状態となり、後続するデータの受入れが
可能になる。
ところで、上述のような従来のデータ転送装置において
は、一つのデータが通過する都度、トランスファゲート
114（124）及び115（125）のゲート電極を充放電する必
要がある。このため、転送すべきデータのビット幅が大
であればある程、消費電力が大となり、またこれに伴っ
て発熱量も増大する等の問題が生じる。
は、一つのデータが通過する都度、トランスファゲート
114（124）及び115（125）のゲート電極を充放電する必
要がある。このため、転送すべきデータのビット幅が大
であればある程、消費電力が大となり、またこれに伴っ
て発熱量も増大する等の問題が生じる。
本発明はこのような事情に鑑みてなされたものであり、
並列データを隣接するステージ間でハンドシェイク転送
する際の消費電力を削減し得るデータ転送装置及びこれ
を使用するパイプライン処理装置の提供を目的とする。
並列データを隣接するステージ間でハンドシェイク転送
する際の消費電力を削減し得るデータ転送装置及びこれ
を使用するパイプライン処理装置の提供を目的とする。
本発明のデータ転送装置及びパイプライン処理装置は、
データ転送路上におけるデータの停滞を検出する手段
と、この手段による検出結果に応じて各ステージのスタ
ティック型データラッチ回路のフィードバック側のトラ
ンスファゲートのゲート電極の充放電を許可又は禁止す
るする手段とを備えている。
データ転送路上におけるデータの停滞を検出する手段
と、この手段による検出結果に応じて各ステージのスタ
ティック型データラッチ回路のフィードバック側のトラ
ンスファゲートのゲート電極の充放電を許可又は禁止す
るする手段とを備えている。
より具体的には、スタティック型データラッチによりデ
ータの保持を行う必要が生じるのは、データ転送路の最
終の出力部に詰まりが生じてデータが停滞する場合であ
ることに着目し、本発明ではデータの停滞を検出する手
段がデータの停滞を検出した場合には各ステージのデー
タラッチのフィードバック側のトランスファゲートゲー
トのゲート電極の充放電を許可し、データの停滞が検出
されていない場合は各ステージのデータラッチのフィー
ドバック側のトランスファゲートゲートのゲート電極の
充放電を禁止して常時オフ状態とする構成を採ってい
る。
ータの保持を行う必要が生じるのは、データ転送路の最
終の出力部に詰まりが生じてデータが停滞する場合であ
ることに着目し、本発明ではデータの停滞を検出する手
段がデータの停滞を検出した場合には各ステージのデー
タラッチのフィードバック側のトランスファゲートゲー
トのゲート電極の充放電を許可し、データの停滞が検出
されていない場合は各ステージのデータラッチのフィー
ドバック側のトランスファゲートゲートのゲート電極の
充放電を禁止して常時オフ状態とする構成を採ってい
る。
本発明のデータ転送装置及びパイプライン処理装置で
は、データ転送路上でデータの停滞が生じていない場合
には各段のデータラッチのフィードバック側のトランス
ファゲートのゲート電極の充放電を禁止するので、消費
電力が削減され、これに伴って発熱量も減少する。
は、データ転送路上でデータの停滞が生じていない場合
には各段のデータラッチのフィードバック側のトランス
ファゲートのゲート電極の充放電を禁止するので、消費
電力が削減され、これに伴って発熱量も減少する。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るデータ転送装置の概略の一構成例
を示すブロック図である。
を示すブロック図である。
図中、860はデータ転送路であり、スタティック型並列
データラッチ861〜864を直列接続して構成されている。
データラッチ861〜864を直列接続して構成されている。
851〜854はデータ転送制御回路であり、スタティック型
並列データラッチ861〜864のフィードバック側のトラン
スファゲートのゲート電極への入力信号FB2のレベルを
“0"に固定するための制御入力端子を有している。
並列データラッチ861〜864のフィードバック側のトラン
スファゲートのゲート電極への入力信号FB2のレベルを
“0"に固定するための制御入力端子を有している。
870はデータ停滞検出回路であり、データ転送路860の最
終段のデータ転送制御回路854から出力されるSend信号
（データ転送要求信号）S5を信号CLとして入力し、これ
が“1"を所定時間継続した場合にその出力信号▲
▼を“1"から“0"に転じさせる。
終段のデータ転送制御回路854から出力されるSend信号
（データ転送要求信号）S5を信号CLとして入力し、これ
が“1"を所定時間継続した場合にその出力信号▲
▼を“1"から“0"に転じさせる。
第２図は上述のデータ転送装置の２ステージ分の論理回
路構成を示す回路図である。なお、この第２図において
は、40ビット幅の並列データラッチの開閉（トランスペ
アレント／ラッチの切換え）を制御する信号FA1（FA2）
及びFB1（FB2）を発生するための回路201,202,203（21
1,212,213）及び204,205,206（214,215,216）が付加さ
れている以外は従来例を示す第10図の回路図と同様の構
成である。
路構成を示す回路図である。なお、この第２図において
は、40ビット幅の並列データラッチの開閉（トランスペ
アレント／ラッチの切換え）を制御する信号FA1（FA2）
及びFB1（FB2）を発生するための回路201,202,203（21
1,212,213）及び204,205,206（214,215,216）が付加さ
れている以外は従来例を示す第10図の回路図と同様の構
成である。
このような構成の本発明のデータ転送装置は、ハンドシ
ェイク転送の制御は従来装置と全く同様であるので詳細
な動作説明は省略する。
ェイク転送の制御は従来装置と全く同様であるので詳細
な動作説明は省略する。
本発明のデータ転送装置のデータ転送の制御が従来装置
と異なる点は、２入力NORゲート204（214）への入力信
号▲▼が“1"である場合、即ち転送中の並列デ
ータの停滞が検出されない場合には信号FB1（FB2）は常
に“0"に維持され、ＮチャネルMOSトランジスタである
トランスファゲート115（125）のゲート電極の充放電は
行われない点である。
と異なる点は、２入力NORゲート204（214）への入力信
号▲▼が“1"である場合、即ち転送中の並列デ
ータの停滞が検出されない場合には信号FB1（FB2）は常
に“0"に維持され、ＮチャネルMOSトランジスタである
トランスファゲート115（125）のゲート電極の充放電は
行われない点である。
一方、２入力NORゲート204（214）への入力信号▲
▼が“0"である場合、即ち転送中の並列データの停
滞が検出された場合には、Ｒ−Ｓフリップフロップ133
（143）の出力の反転信号がＮチャネルMOSトランジス
タであるトランスファゲート115（125）のゲート電極に
与えられる。
▼が“0"である場合、即ち転送中の並列データの停
滞が検出された場合には、Ｒ−Ｓフリップフロップ133
（143）の出力の反転信号がＮチャネルMOSトランジス
タであるトランスファゲート115（125）のゲート電極に
与えられる。
いま仮に、あるステージでデータが停滞した場合、Ｒ−
Ｓフリップフロップ133（143）の出力の反転信号は
“0"になるので、トランジスタ115（125）のゲート電極
には信号“1"が与えられる。これにより、データラッチ
回路11（12）のフィードバック側のＮチャネルMOSトラ
ンジスタであるトランスファゲート115（125）がオン
し、入力側のＮチャネルMOSトランジスタであるトラン
スファゲート114（124）はオフ状態になり、予め入力さ
れていたデータのレベルは並列データラッチ回路によっ
てスタティックに保持される。
Ｓフリップフロップ133（143）の出力の反転信号は
“0"になるので、トランジスタ115（125）のゲート電極
には信号“1"が与えられる。これにより、データラッチ
回路11（12）のフィードバック側のＮチャネルMOSトラ
ンジスタであるトランスファゲート115（125）がオン
し、入力側のＮチャネルMOSトランジスタであるトラン
スファゲート114（124）はオフ状態になり、予め入力さ
れていたデータのレベルは並列データラッチ回路によっ
てスタティックに保持される。
次に、データ停滞検出部の構成及び動作について説明す
る。
る。
第３図はデータ停滞検出回路870の一構成例を示す回路
図である。
図である。
このデータ停滞検出回路870は、電源電位と接地電位間
に直列接続された抵抗（Rx）394及びキャパシタ（Cx）3
95と、抵抗394とキャパシタ395との間のノードＭと接地
電位間に介装されインバータバッファ392を介してゲー
トに信号CLが入力されるｎチャネルトランジスタ393
と、ノードＭの電位が入力され信号▲▼として
出力するインバータバッファ391等にて構成されてい
る。
に直列接続された抵抗（Rx）394及びキャパシタ（Cx）3
95と、抵抗394とキャパシタ395との間のノードＭと接地
電位間に介装されインバータバッファ392を介してゲー
トに信号CLが入力されるｎチャネルトランジスタ393
と、ノードＭの電位が入力され信号▲▼として
出力するインバータバッファ391等にて構成されてい
る。
本発明装置においては、データは隣接段同士のハンドシ
ェイクによってデータ転送が制御されるので、次ステー
ジに空きがある、即ち先行するデータによって占有され
ていない限りデータは順次転送される。逆に、データが
停滞する場合は必ず最終段が詰まった状態になる。従っ
て、最終ステージのデータ転送制御回路854のSend信号
であるデータ停滞検出回路870への入力信号CLは“1"を
維持する。
ェイクによってデータ転送が制御されるので、次ステー
ジに空きがある、即ち先行するデータによって占有され
ていない限りデータは順次転送される。逆に、データが
停滞する場合は必ず最終段が詰まった状態になる。従っ
て、最終ステージのデータ転送制御回路854のSend信号
であるデータ停滞検出回路870への入力信号CLは“1"を
維持する。
データが順調に転送されている場合には、第11図に示す
タイミングチャート中のSend信号S2同様に信号CLも“1"
と“0"を反復する。
タイミングチャート中のSend信号S2同様に信号CLも“1"
と“0"を反復する。
従って、第３図に示すデータ停滞検出回路870の回路図
において、ｎチャネルトランジスタ393のチャネル幅が
充分大きく、且つ抵抗Rx394及びキャパシタCx395により
構成されるRC回路の時定数が充分大きければ、信号CLの
“0"区間ではノードＭの電位は急速に降下して0Vになる
が、信号CLの“1"区間では時定数が大きいため、相当時
間経過した後にもノードＭの電位はインバータ391の入
力闘値電位までは上昇しない。このため、データ停滞検
出回路870の出力信号▲▼は常に“1"に維持さ
れる。
において、ｎチャネルトランジスタ393のチャネル幅が
充分大きく、且つ抵抗Rx394及びキャパシタCx395により
構成されるRC回路の時定数が充分大きければ、信号CLの
“0"区間ではノードＭの電位は急速に降下して0Vになる
が、信号CLの“1"区間では時定数が大きいため、相当時
間経過した後にもノードＭの電位はインバータ391の入
力闘値電位までは上昇しない。このため、データ停滞検
出回路870の出力信号▲▼は常に“1"に維持さ
れる。
一方、データが停滞して信号CLの“1"区間が相当時間経
過した場合には、ｎチャネルトランジスタ393がオフ状
態になるので、ノードＭの電位が徐々に上昇し、遂には
インバータ391の入力闘値電位を越えるため、データ停
滞検出回路870の出力信号▲▼は“0"に転じ、
データ停滞が継続する限りは“0"に維持される。
過した場合には、ｎチャネルトランジスタ393がオフ状
態になるので、ノードＭの電位が徐々に上昇し、遂には
インバータ391の入力闘値電位を越えるため、データ停
滞検出回路870の出力信号▲▼は“0"に転じ、
データ停滞が継続する限りは“0"に維持される。
なお上記実施例では、データ停滞検出回路870をRC回路
にて構成してあるが、「ハンドシェイクデータ転送制御
回路のSend信号はデータが停滞している場合には“1"を
維持する」という特質を利用すれば、データ停滞検出回
路870はたとえば第４図に示す如き構成を採ることも可
能である。
にて構成してあるが、「ハンドシェイクデータ転送制御
回路のSend信号はデータが停滞している場合には“1"を
維持する」という特質を利用すれば、データ停滞検出回
路870はたとえば第４図に示す如き構成を採ることも可
能である。
即ち、各データ転送制御回路851〜854のSend信号の論理
積信号を論理積回路871により得て信号▲▼を
生成することも可能である。
積信号を論理積回路871により得て信号▲▼を
生成することも可能である。
またスタティック型データラッチ回路としては、第５図
及び第６図に示す如き構成を採ることも可能である。即
ち、第５図に示した構成はCARVER MEAD,LYNN CONWAY 著
“INTRODUCTION TO VLSI SYSTEM"の第71頁のFig.3.1
0として公知であり、また第６図の構成は特開昭50−344
34号に開示されている。
及び第６図に示す如き構成を採ることも可能である。即
ち、第５図に示した構成はCARVER MEAD,LYNN CONWAY 著
“INTRODUCTION TO VLSI SYSTEM"の第71頁のFig.3.1
0として公知であり、また第６図の構成は特開昭50−344
34号に開示されている。
更に、データ停滞検出回路870の出力信号▲▼
の電位レベルの安定化を図るために、第７図に示す如
く、インバータ391の出力側に、NORゲート397,398及び
インバータ396等にて構成されるＲ−Ｓフリップフロッ
プを付加する構成も可能である。こなおこの場合、Ｒ−
Ｓフリップフロップの出力を反転して負論理とするため
のインバータ399が出力側に必要になる。
の電位レベルの安定化を図るために、第７図に示す如
く、インバータ391の出力側に、NORゲート397,398及び
インバータ396等にて構成されるＲ−Ｓフリップフロッ
プを付加する構成も可能である。こなおこの場合、Ｒ−
Ｓフリップフロップの出力を反転して負論理とするため
のインバータ399が出力側に必要になる。
ところで、以上の説明はデータ転送装置に関してである
が、第８図に示す如く、第１図中のスタティック型並列
データラッチ861〜864相互間にそれぞれ組合わせ論理回
路831,832,834を介在させることにより、本発明のデー
タ転送装置を使用したパイプライン処理を構成可能であ
ることは言うまでもない。
が、第８図に示す如く、第１図中のスタティック型並列
データラッチ861〜864相互間にそれぞれ組合わせ論理回
路831,832,834を介在させることにより、本発明のデー
タ転送装置を使用したパイプライン処理を構成可能であ
ることは言うまでもない。
以上に詳述した如く本発明のデータ転送装置及びパイプ
ライン処理装置では、データ転送上でデータが停滞せず
に順調に転送されている場合には、各スタティック型デ
ータラッチ回路のフィードバック側のトランスファゲー
トをノンアクティブ状態に固定してダイナミック型デー
タラッチ回路として動作させ得るので、消費電流が大幅
に削減され、またこれに伴って発熱量も低下し、更にこ
のような本発明の効果は、転送されるべきデータのデー
タ幅が大であればある程より発揮される。
ライン処理装置では、データ転送上でデータが停滞せず
に順調に転送されている場合には、各スタティック型デ
ータラッチ回路のフィードバック側のトランスファゲー
トをノンアクティブ状態に固定してダイナミック型デー
タラッチ回路として動作させ得るので、消費電流が大幅
に削減され、またこれに伴って発熱量も低下し、更にこ
のような本発明の効果は、転送されるべきデータのデー
タ幅が大であればある程より発揮される。
第１図は本発明のデータ転送装置の概略構成を示すブロ
ック図、第２図はその具体的論理回路構成を示す回路
図、第３図はデータ停滞検出回路の構成を示す論理回路
図、第４図はデータ停滞検出回路の他の構成例を示す回
路図、第５図及び第６図はスタティック型データラッチ
回路の１ビット分の論理回路構成の他の構成例を示す回
路図、第７図はデータ停滞検出回路の出力信号の安定化
を図った構成例を示す回路図、第８図は本発明のパイプ
ライン処理装置の概略構成を示すブロック図、第９図は
従来のパイプライン処理装置の概略構成を示すブロック
図、第10図はその具体的論理回路構成を示す回路図、第
11図その動作状態を示すタイミングチャートである。 831,832,834……組合わせ論理回路、851,852,853,854…
…データ転送制御回路、861,862,863,864……スタティ
ック型並列データラッチ、870……データ停滞検出回路 なお、各図中同一符号は同一又は相当部分を示す。
ック図、第２図はその具体的論理回路構成を示す回路
図、第３図はデータ停滞検出回路の構成を示す論理回路
図、第４図はデータ停滞検出回路の他の構成例を示す回
路図、第５図及び第６図はスタティック型データラッチ
回路の１ビット分の論理回路構成の他の構成例を示す回
路図、第７図はデータ停滞検出回路の出力信号の安定化
を図った構成例を示す回路図、第８図は本発明のパイプ
ライン処理装置の概略構成を示すブロック図、第９図は
従来のパイプライン処理装置の概略構成を示すブロック
図、第10図はその具体的論理回路構成を示す回路図、第
11図その動作状態を示すタイミングチャートである。 831,832,834……組合わせ論理回路、851,852,853,854…
…データ転送制御回路、861,862,863,864……スタティ
ック型並列データラッチ、870……データ停滞検出回路 なお、各図中同一符号は同一又は相当部分を示す。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 浅井 文康 兵庫県伊丹市瑞原４丁目１番地 三菱電機 株式会社エル・エス・アイ研究所内 (72)発明者 山崎 哲男 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社応用機器研究所内 (72)発明者 嶋 憲司 兵庫県尼崎市塚口本町８丁目１番１号 三 菱電機株式会社応用機器研究所内
Claims (2)
- 【請求項１】データロード信号入力と、データホールド
信号入力と、１以上のデータ入力と、データ出力とを有
すると共に各段を構成するスタティック型並列データラ
ッチ回路を複数縦列接続してなるデータ転送路と、 前記データ転送路の各段に対応して設けられ、自段に有
意なデータが存在しない場合には前段から受信したデー
タ転送要求信号に呼応して前記データロード信号を非活
性化して前段からの入力データを確定させると共に前段
に対してデータ受理信号を送信して有意なデータを保持
している状態になり、かつ次段に対してデータを出力し
つつデータ転送要求信号を送信した後に次段から入力さ
れるデータ受理信号に呼応して前記データロード信号を
活性化して有意なデータを保持しない状態に復帰し、自
段に有意なデータが存在する場合には前段からのデータ
転送要求信号の有無には拘わらずに前記データロード信
号を非活性状態に維持して前段へのデータ受理信号を送
信しないことにより当該入力データを保持し続けるデー
タ転送制御回路と、 最終段のデータ転送制御回路から出力されるデータ転送
要求信号の状態に基づいて前記データ転送路上でのデー
タの停滞を検出するデータ停滞検出回路とを備え、 前記各データ転送制御回路は、前記データ停滞検出回路
がデータの停滞を検出している場合は自段のデータラッ
チ回路が有意なデータを保持している間はデータホール
ド信号を活性化することによりスタティックなデータラ
ッチの制御を行い、前記データ停滞検出回路がデータの
停滞を検出していない場合は自段のデータラッチ回路が
有意なデータを保持していてもデータホールド信号を非
活性状態に維持することによりスタティックなデータラ
ッチの制御を行わないようになしてあることを特徴とす
るデータ転送装置。 - 【請求項２】データロード信号入力と、データホールド
信号入力と、１以上のデータ入力と、データ出力とを有
すると共に各段を構成するスタティック型並列データラ
ッチ回路を複数縦列接続してなるデータ転送路と、 前記データラッチ回路それぞれの間に配され、前段のデ
ータラッチ回路から入力されたデータに対して所定の処
理を施した後に次段のデータラッチ回路へ出力する論理
回路と、 前記データ転送路の各段に対応して設けられ、自段に有
意なデータが存在しない場合には前段から受信したデー
タ転送要求信号に呼応して前記データロード信号を非活
性化して前段からの入力データを確定させると共に前段
に対してデータ受理信号を送信して有意なデータを保持
している状態になり、かつ次段に対してデータを出力し
つつデータ転送要求信号を送信した後に次段から入力さ
れるデータ受理信号に呼応して前記データロード信号を
活性化して有意なデータを保持しない状態に復帰し、自
段に有意なデータが存在する場合には前段からのデータ
転送要求信号の有無には拘わらずに前記データロード信
号を非活性状態に維持して前段へのデータ受理信号を送
信しないことにより当該入力データを保持し続けるデー
タ転送制御回路と、 最終段のデータ転送制御回路から出力されるデータ転送
要求信号の状態に基づいて前記データ転送路上でのデー
タの停滞を検出するデータ停滞検出回路とを備え、 前記各データ転送制御回路は、前記データ停滞検出回路
がデータの停滞を検出している場合は自段のデータラッ
チ回路が有意なデータを保持している間はデータホール
ド信号を活性化することによりスタティックなデータラ
ッチの制御を行い、前記データ停滞検出回路がデータの
停滞を検出していない場合は自段のデータラッチ回路が
有意なデータを保持していてもデータホールド信号を非
活性状態に維持することによりスタティックなデータラ
ッチの制御を行わないようになしてあることを特徴とす
るパイプライン処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182107A JPH0758458B2 (ja) | 1988-07-21 | 1988-07-21 | データ転送装置及びそれを使用したパイプライン処理装置 |
| US07/284,963 US4980851A (en) | 1988-07-21 | 1988-12-15 | Reduced power pipelined static data transfer apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182107A JPH0758458B2 (ja) | 1988-07-21 | 1988-07-21 | データ転送装置及びそれを使用したパイプライン処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0231266A JPH0231266A (ja) | 1990-02-01 |
| JPH0758458B2 true JPH0758458B2 (ja) | 1995-06-21 |
Family
ID=16112459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182107A Expired - Fee Related JPH0758458B2 (ja) | 1988-07-21 | 1988-07-21 | データ転送装置及びそれを使用したパイプライン処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4980851A (ja) |
| JP (1) | JPH0758458B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| US5280597A (en) * | 1990-03-30 | 1994-01-18 | Mitsubishi Denki Kabushiki Kaisha | Pipeline processor with self timed data transfer |
| JP2902204B2 (ja) * | 1992-03-24 | 1999-06-07 | 三菱電機株式会社 | 信号処理装置 |
| JP2663796B2 (ja) * | 1992-07-03 | 1997-10-15 | 双葉電子工業株式会社 | 表示装置 |
| US5737614A (en) * | 1996-06-27 | 1998-04-07 | International Business Machines Corporation | Dynamic control of power consumption in self-timed circuits |
| GB2318194B (en) * | 1996-10-08 | 2000-12-27 | Advanced Risc Mach Ltd | Asynchronous data processing apparatus |
| JP3488812B2 (ja) | 1997-08-28 | 2004-01-19 | シャープ株式会社 | データ伝送路 |
| JP4531559B2 (ja) * | 2002-06-14 | 2010-08-25 | エヌエックスピー ビー ヴィ | Ｆｉｆｏレジスタおよびｆｉｆｏレジスタを備えるデジタル信号プロセッサ |
| CN1879171B (zh) * | 2003-11-12 | 2012-04-25 | Nxp股份有限公司 | 控制电子电路中的功耗峰值 |
| JP4923312B2 (ja) * | 2004-05-18 | 2012-04-25 | エスティー‐エリクソン、ソシエテ、アノニム | Ｕｍｔｓ移動受信器におけるトランスポート・チャネルの復号管理 |
| EP1891497B1 (en) * | 2005-06-01 | 2017-04-19 | Teklatech A/S | A method and an apparatus for providing timing signals to a number of circuits, an integrated circuit and a node |
| WO2007037384A1 (ja) * | 2005-09-30 | 2007-04-05 | Ipflex Inc. | 自己同期型の処理ユニットを有するシステム |
| US7995618B1 (en) | 2007-10-01 | 2011-08-09 | Teklatech A/S | System and a method of transmitting data from a first device to a second device |
| US8291201B2 (en) * | 2008-05-22 | 2012-10-16 | International Business Machines Corporation | Dynamic merging of pipeline stages in an execution pipeline to reduce power consumption |
| JP5717475B2 (ja) | 2010-04-16 | 2015-05-13 | 株式会社ケーヒン・サーマル・テクノロジー | コンデンサ |
| CN107370573B (zh) * | 2016-05-12 | 2022-10-11 | 大唐移动通信设备有限公司 | 一种下行数据传输的方法及设备 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045511B2 (ja) * | 1979-05-14 | 1985-10-09 | 株式会社日立製作所 | ラッチ付きシフトレジスタ |
-
1988
- 1988-07-21 JP JP63182107A patent/JPH0758458B2/ja not_active Expired - Fee Related
- 1988-12-15 US US07/284,963 patent/US4980851A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0231266A (ja) | 1990-02-01 |
| US4980851A (en) | 1990-12-25 |
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