JPH0231266A - データ転送装置及びそれを使用したパイプライン処理装置 - Google Patents
データ転送装置及びそれを使用したパイプライン処理装置Info
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- JPH0231266A JPH0231266A JP63182107A JP18210788A JPH0231266A JP H0231266 A JPH0231266 A JP H0231266A JP 63182107 A JP63182107 A JP 63182107A JP 18210788 A JP18210788 A JP 18210788A JP H0231266 A JPH0231266 A JP H0231266A
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- 230000003068 static effect Effects 0.000 claims abstract description 15
- 238000001514 detection method Methods 0.000 claims description 22
- 238000007599 discharging Methods 0.000 abstract description 6
- 230000014759 maintenance of location Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 15
- 239000000872 buffer Substances 0.000 description 7
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000605 extraction Methods 0.000 description 1
- 230000000644 propagated effect Effects 0.000 description 1
- 230000000087 stabilizing effect Effects 0.000 description 1
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/38—Information transfer, e.g. on bus
- G06F13/42—Bus transfer protocol, e.g. handshake; Synchronisation
- G06F13/4204—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus
- G06F13/4208—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus
- G06F13/4213—Bus transfer protocol, e.g. handshake; Synchronisation on a parallel bus being a system bus, e.g. VME bus, Futurebus, Multibus with asynchronous protocol
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02D—CLIMATE CHANGE MITIGATION TECHNOLOGIES IN INFORMATION AND COMMUNICATION TECHNOLOGIES [ICT], I.E. INFORMATION AND COMMUNICATION TECHNOLOGIES AIMING AT THE REDUCTION OF THEIR OWN ENERGY USE
- Y02D10/00—Energy efficient computing, e.g. low power processors, power management or thermal management
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はデータ転送装置、より具体的にはハンドシェイ
ク方式により非同期的に並列データを転送するデータ転
送装置及びこれを使用したパイプライン処理装置に関し
、更に詳述すれば、データ保持のためにスタティックラ
ッチを使用したデータ転送装置及びこれを使用したパイ
プライン処理装置に関する。
ク方式により非同期的に並列データを転送するデータ転
送装置及びこれを使用したパイプライン処理装置に関し
、更に詳述すれば、データ保持のためにスタティックラ
ッチを使用したデータ転送装置及びこれを使用したパイ
プライン処理装置に関する。
（従来の技術３
本願出願人は先に特願昭６２−３６５５１号においてデ
ータ転送制御回路を捷案じている。この発明について先
ず、第９図乃至第１１図を参照して説明する。
ータ転送制御回路を捷案じている。この発明について先
ず、第９図乃至第１１図を参照して説明する。
第９図はパイプライン処理装置の概略構成を示すブロッ
ク図であり、ここでは２ステージの構成例である。
ク図であり、ここでは２ステージの構成例である。
このパイプライン処理装置は、直列に接続されたハンド
シェイク転送制御回路８１１，８１２．８１３それぞれ
の間に組合わせ論理回路８３１．８３２を介在させて直
列に接続された並列データラッチ８２１，８２２，８２
３等にて構成されている。
シェイク転送制御回路８１１，８１２．８１３それぞれ
の間に組合わせ論理回路８３１．８３２を介在させて直
列に接続された並列データラッチ８２１，８２２，８２
３等にて構成されている。
なお、組合わせ論理回路８３１．８３２はそれぞれデコ
ード部とロジック部とにて構成されている。
ード部とロジック部とにて構成されている。
このようパイプライン処理装置の動作は以下の如くであ
る。
る。
ハンドシェイク転送制御回路８１１がデータの受入れ可
能な状態であると、ハンドシェイク転送制御回路８１１
はアクノリフジ信号（以下Ａｃｋ信号という）＾ｌを出
力する。そして、並列データラッチ８２１への入力デー
タが確定した状態でこれを制御するハンドシェイク転送
制御回路８１１へ５ｅｎｄ信号（データ転送要求信号）
３１のパルス”１’を与えると、並列データラッチ８
２１にデータがラッチされ、組合わせ論理回路８３１へ
出力される。そして、組合わせ論理回路８３１によりデ
ータが処理されて並列データラッチ８２２への入力デー
タが確定し、更にハンドシェイク転送制御回路８１２か
らハンドシェイク転送制御回ｌＩ′３８１１へＡｃｋ信
号Ａ２が与えられると、ハンドシェイク転送制御回路８
１１はハンドシェイク転送制御回路８１２へ５ｅｎｄ信
号Ｓ２のパルス“１″を与える。以下同様にして、Ａｃ
ｋ信号の返送に応して５ｅｎｄ信号のパルスがハンドシ
ェイク転送制御回路８１１〜８１３を順次Ｓｌ、Ｓ２．
Ｓ３．Ｓ４として伝播されてゆく。これに伴って、並列
データラッチ８２１．８２２，８２３の開閉が順次的に
制御されて入力データも順次各並列データラッチ８２１
，８２２．８２３間を転送される。
能な状態であると、ハンドシェイク転送制御回路８１１
はアクノリフジ信号（以下Ａｃｋ信号という）＾ｌを出
力する。そして、並列データラッチ８２１への入力デー
タが確定した状態でこれを制御するハンドシェイク転送
制御回路８１１へ５ｅｎｄ信号（データ転送要求信号）
３１のパルス”１’を与えると、並列データラッチ８
２１にデータがラッチされ、組合わせ論理回路８３１へ
出力される。そして、組合わせ論理回路８３１によりデ
ータが処理されて並列データラッチ８２２への入力デー
タが確定し、更にハンドシェイク転送制御回路８１２か
らハンドシェイク転送制御回ｌＩ′３８１１へＡｃｋ信
号Ａ２が与えられると、ハンドシェイク転送制御回路８
１１はハンドシェイク転送制御回路８１２へ５ｅｎｄ信
号Ｓ２のパルス“１″を与える。以下同様にして、Ａｃ
ｋ信号の返送に応して５ｅｎｄ信号のパルスがハンドシ
ェイク転送制御回路８１１〜８１３を順次Ｓｌ、Ｓ２．
Ｓ３．Ｓ４として伝播されてゆく。これに伴って、並列
データラッチ８２１．８２２，８２３の開閉が順次的に
制御されて入力データも順次各並列データラッチ８２１
，８２２．８２３間を転送される。
ここで、入力データは演算のＮ類を示すオペレーション
コード部と演算の対象であるデータ部との対にて構成さ
れているとする。入力データは、オペレーションコード
部が組合わせ論理回路８３１（８３２）のデコード部で
デコードされて、この結果に従ってデータ部に対する処
理内容、たとえば加算あるいは減算等が決定され、ロジ
ック部にて処理される。
コード部と演算の対象であるデータ部との対にて構成さ
れているとする。入力データは、オペレーションコード
部が組合わせ論理回路８３１（８３２）のデコード部で
デコードされて、この結果に従ってデータ部に対する処
理内容、たとえば加算あるいは減算等が決定され、ロジ
ック部にて処理される。
このようにして、入力データをパイプライン処理装置を
通過させることにより、全体として種々の複雑な処理を
実行することが可能である。
通過させることにより、全体として種々の複雑な処理を
実行することが可能である。
（ＬＬ、パイプライン処理の各段において、次段が先行
するデータにより占有されている場合、換言すればデー
タが停滞している場合、１＆続のデータはその手前の段
で停滞される。たとえば並列データラッチ８２２と８２
３との間のステージに先行データが滞っている場合、護
続のデータを並列データラッチ８２２から８２３へ転送
するためにハンドシェイク転送制御回路８１３に与えら
れている５ｅｎｄ信号Ｓ３が“■”に転じても、ハンド
シェ不り転送制御回路８１３からの応答信号Ａ３がハン
ドシェイク転送制御回路８１２へ返送されないため、ハ
ンドシエイり転送制御回路８１２から同８１３に与えら
れる５ｅｎｄ信号Ｓ３は“１′を保持した状態で維持さ
れる。このため、以降は後続のデータが順次停止する。
するデータにより占有されている場合、換言すればデー
タが停滞している場合、１＆続のデータはその手前の段
で停滞される。たとえば並列データラッチ８２２と８２
３との間のステージに先行データが滞っている場合、護
続のデータを並列データラッチ８２２から８２３へ転送
するためにハンドシェイク転送制御回路８１３に与えら
れている５ｅｎｄ信号Ｓ３が“■”に転じても、ハンド
シェ不り転送制御回路８１３からの応答信号Ａ３がハン
ドシェイク転送制御回路８１２へ返送されないため、ハ
ンドシエイり転送制御回路８１２から同８１３に与えら
れる５ｅｎｄ信号Ｓ３は“１′を保持した状態で維持さ
れる。このため、以降は後続のデータが順次停止する。
このようにデータ転送が停止する状態に陥った場合にお
いても、それぞれの並列データラッチ８２１゜８２２、
８２３において確実にデータを保持する必要から、各並
列データラ・ン千８２１，８２２．８２３の１ピント分
は第１０図に参照符号ＩＨ１２）にて示す如きスタティ
ックラッチにて構成されている。但し、第１θ図におい
ては、データ処理を実行する組合わせ論理回路は省略し
た単純なデータ転送装置を示している。
いても、それぞれの並列データラッチ８２１゜８２２、
８２３において確実にデータを保持する必要から、各並
列データラ・ン千８２１，８２２．８２３の１ピント分
は第１０図に参照符号ＩＨ１２）にて示す如きスタティ
ックラッチにて構成されている。但し、第１θ図におい
ては、データ処理を実行する組合わせ論理回路は省略し
た単純なデータ転送装置を示している。
第１０図において、参照符号１１及び１２はそれぞれ４
０ビット幅のデータラッチ回路（第９図の８２１，８２
２゜８２３に相当）を示す論理回路図であり、それぞれ
１ビット分のラッチ回路１１０（１２０）が４０セット
並列配置されている。このラッチ回路１１０（１２０）
はそれぞれインバータバッファ１１１，１１２，１１３
（１２１，１２２，１２３）及びトランスファゲート１
１４．１１５（１２４，１２５）等にて構成されている
。
０ビット幅のデータラッチ回路（第９図の８２１，８２
２゜８２３に相当）を示す論理回路図であり、それぞれ
１ビット分のラッチ回路１１０（１２０）が４０セット
並列配置されている。このラッチ回路１１０（１２０）
はそれぞれインバータバッファ１１１，１１２，１１３
（１２１，１２２，１２３）及びトランスファゲート１
１４．１１５（１２４，１２５）等にて構成されている
。
１３及び１４はそれぞれ上述のデータラッチ回路１１゜
１２のハンドシェイク転送制御回路（第９図の８１１゜
８１２、８１３に相当）であり、第１の記憶手段として
のＲ−Ｓフリップフロップ１５（１７）及び第２の記憶
手段としてのＲ−Ｓフリップフロップ１６（１Ｂ）、デ
ータ転送要求信号受信回路としての４人力ＮＡＮＤゲー
ト１３１ （１４１） 、 インバータバッファ１３
４．１３５．１３９（１４４゜１４５．１４９）、
２人力ＮＡＮＤゲートゲー） １３８（１４８）等にて
構成されいる。
１２のハンドシェイク転送制御回路（第９図の８１１゜
８１２、８１３に相当）であり、第１の記憶手段として
のＲ−Ｓフリップフロップ１５（１７）及び第２の記憶
手段としてのＲ−Ｓフリップフロップ１６（１Ｂ）、デ
ータ転送要求信号受信回路としての４人力ＮＡＮＤゲー
ト１３１ （１４１） 、 インバータバッファ１３
４．１３５．１３９（１４４゜１４５．１４９）、
２人力ＮＡＮＤゲートゲー） １３８（１４８）等にて
構成されいる。
なお第１のＲ−Ｓフリップフロップ１５（１７）は２人
力のＮＡＮＤゲート１３２及び１３３（１４２及び１４
３）にて、また第２のＲ−Ｓフリップフロップ１６（１
８）は２人力のＮＡＮＤゲート１３６及び１３７（１４
６及び１４７）にて構成されている。
力のＮＡＮＤゲート１３２及び１３３（１４２及び１４
３）にて、また第２のＲ−Ｓフリップフロップ１６（１
８）は２人力のＮＡＮＤゲート１３６及び１３７（１４
６及び１４７）にて構成されている。
より具体的には、制御回路１３．１４の４人力ＮＡＮＤ
ゲート１３１（１４１）の−人力には前段からの５ｅｎ
ｄ信号（データ転送要求信号）のパルスＳｔ （Ｓ２）
が与えられており、この４人力ＮＡＮＤゲート１３１
（１４１）の出力は第１のＲ−Ｓフリップフロップ１５
（１７）のセット端子Ｓに接続されている。また第１の
Ｒ−Ｓフリップフロップ１５（１７）のりセラ１１子Ｒ
には次段の制御回路からのアクノリッジ信号Ａ”２ （
Ａ’ｌ）が与えられている。なおこのアクノリッジ信号
Ａ”２ （Ａ３）は４人力ＮＡＮＤゲート１３１ （１
４１）の−人力ともなっている。
ゲート１３１（１４１）の−人力には前段からの５ｅｎ
ｄ信号（データ転送要求信号）のパルスＳｔ （Ｓ２）
が与えられており、この４人力ＮＡＮＤゲート１３１
（１４１）の出力は第１のＲ−Ｓフリップフロップ１５
（１７）のセット端子Ｓに接続されている。また第１の
Ｒ−Ｓフリップフロップ１５（１７）のりセラ１１子Ｒ
には次段の制御回路からのアクノリッジ信号Ａ”２ （
Ａ’ｌ）が与えられている。なおこのアクノリッジ信号
Ａ”２ （Ａ３）は４人力ＮＡＮＤゲート１３１ （１
４１）の−人力ともなっている。
第１のＲ−Ｓクリップフロップ１５（１７）の出力端子
Ｑからの信号はインバータバッファ１３４（１４４）を
介して５ｅｎｄ信号パルスＳ２ （Ｓ３）の反転信号Ω
（ｓ３）としてデータラッチ回路ＩＨ１２）のトランス
ファゲート１１４（１２４）に与えられている他、次段
の制御回路１４の４人力ＮＡＮＤゲート１４１の一人力
にも与えられている。また第２のＲ−Ｓフリップフロッ
プ１６（１Ｂ）の反転出力端子回からの信号はインバー
タバッファ１３５（１４５）を介してデータラッチ回路
ＩＨ１２）のトランスフアゲ−トゲ−） １１５（１２
５）に与えられている他、自身の４人力ＮＡＮＤゲート
１３１ （１４１）の−人力となっている。
Ｑからの信号はインバータバッファ１３４（１４４）を
介して５ｅｎｄ信号パルスＳ２ （Ｓ３）の反転信号Ω
（ｓ３）としてデータラッチ回路ＩＨ１２）のトランス
ファゲート１１４（１２４）に与えられている他、次段
の制御回路１４の４人力ＮＡＮＤゲート１４１の一人力
にも与えられている。また第２のＲ−Ｓフリップフロッ
プ１６（１Ｂ）の反転出力端子回からの信号はインバー
タバッファ１３５（１４５）を介してデータラッチ回路
ＩＨ１２）のトランスフアゲ−トゲ−） １１５（１２
５）に与えられている他、自身の４人力ＮＡＮＤゲート
１３１ （１４１）の−人力となっている。
また前段からの５ｅｎｄ信号パルスＳｌ （Ｓ２）は第
２のＲ−Ｓフリップフロップ１６（１８）のリセット端
子Ｒにも与えられており、更に４人力ＮＡＮＤゲート１
３１ （１４１）の出力は第２のＲ−Ｓフリップフロッ
プ１６（１８）のセット端子Ｓにも与えられている。そ
して、第２のＲ−Ｓクリップフロップ１６（１８）の反
転出力端子頁からの信号は一人力としてリセット信号Ｒ
ＥＳ［！Ｔが与えられているＮＡＮＤゲート１３８（１
４Ｂ）の抽入力となっている。このＮＡＮＤゲー） １
３８ （１４Ｂ）の出力はインバータバッファ１３９（
１４９）を介して前段へのアクノリッジ信号’ＥＩ（Ａ
”２）とされると共に自身の４人力ＮＡＮＤゲート１３
Ｈ１４１）の最後の一人力となっている。
２のＲ−Ｓフリップフロップ１６（１８）のリセット端
子Ｒにも与えられており、更に４人力ＮＡＮＤゲート１
３１ （１４１）の出力は第２のＲ−Ｓフリップフロッ
プ１６（１８）のセット端子Ｓにも与えられている。そ
して、第２のＲ−Ｓクリップフロップ１６（１８）の反
転出力端子頁からの信号は一人力としてリセット信号Ｒ
ＥＳ［！Ｔが与えられているＮＡＮＤゲート１３８（１
４Ｂ）の抽入力となっている。このＮＡＮＤゲー） １
３８ （１４Ｂ）の出力はインバータバッファ１３９（
１４９）を介して前段へのアクノリッジ信号’ＥＩ（Ａ
”２）とされると共に自身の４人力ＮＡＮＤゲート１３
Ｈ１４１）の最後の一人力となっている。
なお、実際の構成としてはこのようなデータラッチ回路
ＩＨ１２）と制御回路１３（１４）との組合わせが複数
カスケード接続されている。
ＩＨ１２）と制御回路１３（１４）との組合わせが複数
カスケード接続されている。
上述の如き構成の従来のデータ転送回路の動作は以下の
如くである。
如くである。
初期状態において、リセット信号ＲＥＳＩ！Ｔが”１′
に転じると全信号線が直接初期化される。
に転じると全信号線が直接初期化される。
５ｅｎｄ信号パルスＳｌがデータ転送制御回路１３に入
力されると、データ転送制御回路１３はＮＡＮＤゲート
１３２及び１３３からなるフリップフロップ１５をセン
ト状態とする。これにより、５ｅｎｄ信号Ｓ２は′１”
に転じ、またその反転出力Ωは“０”に転じるので、デ
ータ転送制御回路１３の制御対象であるデータラッチ回
路１１をラッチ状態（入力変化禁止状態）としてラッチ
出力が確定される。またこれと同時に、次段のデータ転
送制御回路１４に対する５ｅｎｄ信号Ｓ２がアクティブ
状態“ｌ”に転じるので、次段ではその４人力ＮＡＮＤ
ゲート１４１の４人力総てが“１″に転じる。これによ
り、ＮＡＮＤゲート１４２及び１４３にて構成されるＲ
−ＳクリップフロップエフとＮＡＮＯゲート１４６及び
１４７にて構成されるＲ−Ｓフリツブフロップ１８の双
方がセントされ、アクノリッジ信号ｎがアクティブ状態
“０＃に転じる。
力されると、データ転送制御回路１３はＮＡＮＤゲート
１３２及び１３３からなるフリップフロップ１５をセン
ト状態とする。これにより、５ｅｎｄ信号Ｓ２は′１”
に転じ、またその反転出力Ωは“０”に転じるので、デ
ータ転送制御回路１３の制御対象であるデータラッチ回
路１１をラッチ状態（入力変化禁止状態）としてラッチ
出力が確定される。またこれと同時に、次段のデータ転
送制御回路１４に対する５ｅｎｄ信号Ｓ２がアクティブ
状態“ｌ”に転じるので、次段ではその４人力ＮＡＮＤ
ゲート１４１の４人力総てが“１″に転じる。これによ
り、ＮＡＮＤゲート１４２及び１４３にて構成されるＲ
−ＳクリップフロップエフとＮＡＮＯゲート１４６及び
１４７にて構成されるＲ−Ｓフリツブフロップ１８の双
方がセントされ、アクノリッジ信号ｎがアクティブ状態
“０＃に転じる。
アクノリッジ信号ｎのアクティブ状態への変化によりデ
ータ転送制御回路１３のフリップフロップ１５がリセッ
トされ、５ｅｎｄ信号Ｓ２がノンアクティブ状態“Ｏ”
に転じる。
ータ転送制御回路１３のフリップフロップ１５がリセッ
トされ、５ｅｎｄ信号Ｓ２がノンアクティブ状態“Ｏ”
に転じる。
この時点において、５ｅｎｄ信号５１が依然としてアク
ティブ状態“１”であってもフリップフロップ１６は未
だセット状態を保持しているので、インバータ１３９の
出力は“０”であり、４人力ＮＡＮＤゲート１３１の全
入力力＜ｌｉｔ”とはなっていなので、再度フリップフ
ロップ１５がセットされることはなく、従って余分な５
ｅｎｄ信号Ｓ２が発生されることはない。
ティブ状態“１”であってもフリップフロップ１６は未
だセット状態を保持しているので、インバータ１３９の
出力は“０”であり、４人力ＮＡＮＤゲート１３１の全
入力力＜ｌｉｔ”とはなっていなので、再度フリップフ
ロップ１５がセットされることはなく、従って余分な５
ｅｎｄ信号Ｓ２が発生されることはない。
５ｅｎｄ信号Ｓ１がこの後−旦ノンアクティブ状態″０
″に転じると、その時点でフリップフロップ１６がリセ
ットされ、インバータ１３９の出力は“ｌ”に転じる。
″に転じると、その時点でフリップフロップ１６がリセ
ットされ、インバータ１３９の出力は“ｌ”に転じる。
従ってこの時点で、またはその後５ｅｎｄ信号５１が再
度アクティブ状態に転じれば、４人力ＮＡＮＤゲート１
３１の全入力が“１″に転じてフリップフロップ■５及
び１６がセットされ、新たな５ｅｎｄ信号パルスＳ２が
発生される。
度アクティブ状態に転じれば、４人力ＮＡＮＤゲート１
３１の全入力が“１″に転じてフリップフロップ■５及
び１６がセットされ、新たな５ｅｎｄ信号パルスＳ２が
発生される。
上述の一連の動作を第１１図のタイミングチャートに示
す。
す。
第１１図によれば、時刻Ｕにおいて、４人力ＮＡＮＤゲ
ート１３１の入力Ｓｉ、Ｈｌ、Ｉｎ、Ａ”２の内、旧と
Ａ２とは“ｌ”に復帰しているが、■がＯ”を維持して
いるので、新たなＭ１パルスの発生が抑制されているこ
とが理解される。
ート１３１の入力Ｓｉ、Ｈｌ、Ｉｎ、Ａ”２の内、旧と
Ａ２とは“ｌ”に復帰しているが、■がＯ”を維持して
いるので、新たなＭ１パルスの発生が抑制されているこ
とが理解される。
信号ＡＩは、５ｅｎｄ信号Ｓ１のノンアクティブ状態“
０”への変化に呼応して“ｌ”に復帰し、従って時刻Ｖ
においてワード２に対応する５ｅｎｄ信号パルスＳｌが
入力された時点では４人力ＮＡＮＤゲー）１３１の全入
力５１１Ｈ１，ＡＩ、 ｒ２Ａ”１’ ニｆ１つ”ＣＬ
’ル、従ッテ、ワード２に対する正常なＭ２パルス信号
が発生される。
０”への変化に呼応して“ｌ”に復帰し、従って時刻Ｖ
においてワード２に対応する５ｅｎｄ信号パルスＳｌが
入力された時点では４人力ＮＡＮＤゲー）１３１の全入
力５１１Ｈ１，ＡＩ、 ｒ２Ａ”１’ ニｆ１つ”ＣＬ
’ル、従ッテ、ワード２に対する正常なＭ２パルス信号
が発生される。
以上の説明から明らかなように、第１θ図において、ハ
ンドシェイク転送制御回路１３は５ｅｎｄ信号Ｓ１を受
信し、次ステージへの５ｅｎｄ信号Ｓ２を発生した時点
においてトランスファゲートｌ１４をオフすると共にト
ランスファゲート１１５をオンすることによりラッチ回
路１１０のノードＮｌに入力データの値を保持する。５
ｅｎｄ信号Ｓ２が“１”を維持している間は、上述の状
態が維持されるため、インバータｌ１２及び１１３によ
り構成されるラッチ回路が動作してノードＮ１の信号レ
ベルがスクティソクに保持される。
ンドシェイク転送制御回路１３は５ｅｎｄ信号Ｓ１を受
信し、次ステージへの５ｅｎｄ信号Ｓ２を発生した時点
においてトランスファゲートｌ１４をオフすると共にト
ランスファゲート１１５をオンすることによりラッチ回
路１１０のノードＮｌに入力データの値を保持する。５
ｅｎｄ信号Ｓ２が“１”を維持している間は、上述の状
態が維持されるため、インバータｌ１２及び１１３によ
り構成されるラッチ回路が動作してノードＮ１の信号レ
ベルがスクティソクに保持される。
一方、次ステージからのＡｃｋ信号ｎを受信すると、こ
れに応答して５ｅｎｄ信号ＳのレベルがＯ″に転しるの
で、トランスファゲート１１４がオンすると共にトラン
スファゲート１１５はオフする。これにより、データラ
ッチ回路１１は入力側から出力側への経路が素通しくト
ランスペアレント）状態となり、後続するデータの受入
れが可能になる。
れに応答して５ｅｎｄ信号ＳのレベルがＯ″に転しるの
で、トランスファゲート１１４がオンすると共にトラン
スファゲート１１５はオフする。これにより、データラ
ッチ回路１１は入力側から出力側への経路が素通しくト
ランスペアレント）状態となり、後続するデータの受入
れが可能になる。
ところで、上述のような従来のデータ転送装置において
は、一つのデータが通過する都度、トランスファゲート
１１４（１２４）及び１１５（１２５）のゲート電極を
充放電する必要がある。このため、転送すべきデータの
ビット幅が大であればある程、消ｖ！を電力が大となり
、またこれに伴って発熱量も増大する等の問題が生じる
。
は、一つのデータが通過する都度、トランスファゲート
１１４（１２４）及び１１５（１２５）のゲート電極を
充放電する必要がある。このため、転送すべきデータの
ビット幅が大であればある程、消ｖ！を電力が大となり
、またこれに伴って発熱量も増大する等の問題が生じる
。
本発明はこのような事情に鑑みてなされたものであり、
並列データを隣接するステージ間でハンドシェイク転送
する際の消費電力を削減し得るデータ転送装置及びこれ
を使用するパイプライン処理装置の提供を目的とする。
並列データを隣接するステージ間でハンドシェイク転送
する際の消費電力を削減し得るデータ転送装置及びこれ
を使用するパイプライン処理装置の提供を目的とする。
本発明のデータ転送装置及びパイプライン処理装置は、
データ転送路上におけるデータの停滞を検出する手段と
、この手段による検出結果に応じて各ステージのスタテ
ィック型データラッチ回路のフィードバック側のトラン
スファゲートのゲート電極の充放電を許可又は禁止する
する手段とを備えている。
データ転送路上におけるデータの停滞を検出する手段と
、この手段による検出結果に応じて各ステージのスタテ
ィック型データラッチ回路のフィードバック側のトラン
スファゲートのゲート電極の充放電を許可又は禁止する
する手段とを備えている。
より具体的には、スタティック型データラッチによりデ
ータの保持を行う必要が生じるのは、データ転送路の最
終の出力部に詰まりが生じてデータが停滞する場合であ
ることに着目し、本発明ではデータの停滞を検出する手
段がデータの停滞を検出した場合には各ステージのデー
タラッチのフィードバンク側のトランスファゲートゲー
トのゲート電極の充放電を許可し、データの停滞が検出
されていない場合は各ステージのデータラッチのフィー
ドバンク側のトランスファゲートゲートのゲート電極の
充放電を禁止して當時オフ状態とする構成を採っている
。
ータの保持を行う必要が生じるのは、データ転送路の最
終の出力部に詰まりが生じてデータが停滞する場合であ
ることに着目し、本発明ではデータの停滞を検出する手
段がデータの停滞を検出した場合には各ステージのデー
タラッチのフィードバンク側のトランスファゲートゲー
トのゲート電極の充放電を許可し、データの停滞が検出
されていない場合は各ステージのデータラッチのフィー
ドバンク側のトランスファゲートゲートのゲート電極の
充放電を禁止して當時オフ状態とする構成を採っている
。
本発明のデータ転送装置及びパイプライン処理装置では
、データ転送路上でデータの停滞が生じていない場合に
は各段のデータラッチのフィードバック側のトランスフ
ァゲートのゲート電極の充放電を禁止するので、消費電
力が削減され、これに伴って発熱量も減少する。
、データ転送路上でデータの停滞が生じていない場合に
は各段のデータラッチのフィードバック側のトランスフ
ァゲートのゲート電極の充放電を禁止するので、消費電
力が削減され、これに伴って発熱量も減少する。
以下、本発明をその実施例を示す図面に基づいて詳述す
る。
る。
第１図は本発明に係るデータ転送装置の概略の一構成例
を示すブロック図である。
を示すブロック図である。
図中、８６０はデータ転送路であり、スタティック型並
列データラッチ８６１〜８６４を直列接続して構成され
ている。
列データラッチ８６１〜８６４を直列接続して構成され
ている。
８５１〜８５４はデータ転送制御回路であり、スタティ
ック型並列データラッチ８６１〜８６４のフィードバン
ク側のトランスファゲートのゲート電極への入力信号Ｆ
Ｂ２のレベルを“０”に固定するための制御入力端子を
有している。
ック型並列データラッチ８６１〜８６４のフィードバン
ク側のトランスファゲートのゲート電極への入力信号Ｆ
Ｂ２のレベルを“０”に固定するための制御入力端子を
有している。
８７０はデータ停滞検出回路であり、データ転送路８６
０の最終段のデータ転送制御回路８５４がら出力される
５ｅｎｄ信号（データ転送要求信号）ｓ５を信号ＣＬと
して入力し、これが“１″を所定時間継続した場合にそ
の出力信号５ＴＯＰを“１”がら“０”に転じさせる。
０の最終段のデータ転送制御回路８５４がら出力される
５ｅｎｄ信号（データ転送要求信号）ｓ５を信号ＣＬと
して入力し、これが“１″を所定時間継続した場合にそ
の出力信号５ＴＯＰを“１”がら“０”に転じさせる。
第２図は上述のデータ転送装置の２ステ一ジ分の論理回
路構成を示す回路図である。なお、この第２図において
は、４０ビット幅の並列データラッチの開閉（トランス
ペアレント／ラッチの切換え）を制御する信号ＦＡＩ
（ＦＡ２）及びＦＢＩ（ＦＢ２）を発生するための回路
２０１，２０２，２０３（２１１，２１２，２１３）及
び２０４，２０５゜２０６（２１４，２１５，２１６）
が付加されている以外は従来例を示す第１０図の回路図
と同様の構成である。
路構成を示す回路図である。なお、この第２図において
は、４０ビット幅の並列データラッチの開閉（トランス
ペアレント／ラッチの切換え）を制御する信号ＦＡＩ
（ＦＡ２）及びＦＢＩ（ＦＢ２）を発生するための回路
２０１，２０２，２０３（２１１，２１２，２１３）及
び２０４，２０５゜２０６（２１４，２１５，２１６）
が付加されている以外は従来例を示す第１０図の回路図
と同様の構成である。
このような構成の本発明のデータ転送装置は、ハンドシ
ェイク転送の制御は従来装置と全く同様であるので詳細
な動作説明は省略する。
ェイク転送の制御は従来装置と全く同様であるので詳細
な動作説明は省略する。
本発明のデータ転送装置のデータ転送の制御が従来装置
と異なる点は、２人力ＮＯＲゲート２０４（２１４）へ
の入力信号５ＴＯＰが“１“である場合、即ち転送中の
並列データの停滞が検出されない場合には信号Ｆ８１
（ＦＢ２）は常に“０″に維持され、ＮチャネルＭＯＳ
トランジスタであるトランスファゲート１１５（１２５
）のゲート電極の充放電は行われない点である。
と異なる点は、２人力ＮＯＲゲート２０４（２１４）へ
の入力信号５ＴＯＰが“１“である場合、即ち転送中の
並列データの停滞が検出されない場合には信号Ｆ８１
（ＦＢ２）は常に“０″に維持され、ＮチャネルＭＯＳ
トランジスタであるトランスファゲート１１５（１２５
）のゲート電極の充放電は行われない点である。
一方、２人力ＮＯＲゲート２０４ （２１４）への入力
信号５ＴＯＰが“０”である場合、即ち転送中の並列デ
ータの停滞が検出された場合には、Ｒ−Ｓフリップフロ
ップ１３３（１４３）の回出力の反転信号がＮチャネル
ＭＯＳトランジスタであるトランスファゲート１１５（
１２５）のゲート電極に与えられる。
信号５ＴＯＰが“０”である場合、即ち転送中の並列デ
ータの停滞が検出された場合には、Ｒ−Ｓフリップフロ
ップ１３３（１４３）の回出力の反転信号がＮチャネル
ＭＯＳトランジスタであるトランスファゲート１１５（
１２５）のゲート電極に与えられる。
いま仮に、あるステージでデータが停滞した場合、Ｒ−
Ｓフリップフロップ１３３（１４３）のζ出力の反転信
号は“０”になるので、トランジスタ１１５（１２５）
のゲート電極には信号ｍ１１１が与えられる。これによ
り、データラッチ回路ＩＨ１２）のフィードパ・ツク（
則のＮチャネルＭＯ５ｌ−ランジスタであるトランスフ
アゲ−目１５（１２５）がオンし、入力側のＮチャネル
ＭＯＳトランジスタであるトランスファゲート１１４（
１２４）はオフ状態になり、予め入力されていたデータ
のレベルは並列データラッチ回路によってスタティック
に保持される。
Ｓフリップフロップ１３３（１４３）のζ出力の反転信
号は“０”になるので、トランジスタ１１５（１２５）
のゲート電極には信号ｍ１１１が与えられる。これによ
り、データラッチ回路ＩＨ１２）のフィードパ・ツク（
則のＮチャネルＭＯ５ｌ−ランジスタであるトランスフ
アゲ−目１５（１２５）がオンし、入力側のＮチャネル
ＭＯＳトランジスタであるトランスファゲート１１４（
１２４）はオフ状態になり、予め入力されていたデータ
のレベルは並列データラッチ回路によってスタティック
に保持される。
次に、データ停滞検出部の構成及び動作について説明す
る。
る。
第３図はデータ停ａ検出回路８７０の一構成例を示す回
路図である。
路図である。
このデータ停滞検出回路８７０は、電源電位と接地電位
間に直列接続された抵抗（Ｒｘ） ３９４及びキャパシ
タ（Ｃｘ） ３９５と、抵抗３９４とキャパシタ３９５
との間のノードＭと接地電位間に介装されインバータバ
ッファ３９２を介してゲートに信号ＣＬが入力されるｎ
チャネルトランジスタ３９３と、ノードＭの電位が人力
され信号５ｒａｐとして出力するインバータバッファ３
９１等にて構成されている。
間に直列接続された抵抗（Ｒｘ） ３９４及びキャパシ
タ（Ｃｘ） ３９５と、抵抗３９４とキャパシタ３９５
との間のノードＭと接地電位間に介装されインバータバ
ッファ３９２を介してゲートに信号ＣＬが入力されるｎ
チャネルトランジスタ３９３と、ノードＭの電位が人力
され信号５ｒａｐとして出力するインバータバッファ３
９１等にて構成されている。
本発明装置においては、データは隣接段同士のハンドシ
ェイクによってデータ転送が制御されるので、次ステー
ジに空きがある、即ち先行するデータによって占有され
ていない限りデータは順次転送される。逆に、データが
停滞する場合は必ず最終段が詰まった状態になる。従っ
て、最終ステージのデータ転送制御回路８５４の５ｅｎ
ｄ信号であるデータ停滞検出回路８７０への入力信号Ｃ
Ｌは“ドを維持する。
ェイクによってデータ転送が制御されるので、次ステー
ジに空きがある、即ち先行するデータによって占有され
ていない限りデータは順次転送される。逆に、データが
停滞する場合は必ず最終段が詰まった状態になる。従っ
て、最終ステージのデータ転送制御回路８５４の５ｅｎ
ｄ信号であるデータ停滞検出回路８７０への入力信号Ｃ
Ｌは“ドを維持する。
データがＭＷに転送されている場合には、第１１図に示
すタイミシグチャート中の５ｅｎｄ信号Ｓ２同様に信号
ＣＬも“ｌ”と“０＃を反復する。
すタイミシグチャート中の５ｅｎｄ信号Ｓ２同様に信号
ＣＬも“ｌ”と“０＃を反復する。
従って、第３図に示すデータ停滞検出回路８７０の回路
図において、ｎチャネルトランジスタ３９３のチャネル
幅が充分大きく、且つ抵抗Ｒｘ３９４及びキャパシタＣ
ｘ３９５により構成されるＲＣ回路の時定数が充分大き
ければ、信号ＣＬの“０″区間ではノードＭの電位は急
速に降下してＯｖになるが、信号ＣＬの“１″区間では
時定数が大きいため、相当時間経過した後にもノードＭ
の電位はインバータ３９１の入力闇値電位までは上昇し
ない、このため、データ停滞検出回路８７０の出力信号
５ＴＯＰは常に“１”に維持される。
図において、ｎチャネルトランジスタ３９３のチャネル
幅が充分大きく、且つ抵抗Ｒｘ３９４及びキャパシタＣ
ｘ３９５により構成されるＲＣ回路の時定数が充分大き
ければ、信号ＣＬの“０″区間ではノードＭの電位は急
速に降下してＯｖになるが、信号ＣＬの“１″区間では
時定数が大きいため、相当時間経過した後にもノードＭ
の電位はインバータ３９１の入力闇値電位までは上昇し
ない、このため、データ停滞検出回路８７０の出力信号
５ＴＯＰは常に“１”に維持される。
一方、データが停滞して信号ＣＬの″１″区間が相当時
間継続した場合には、ｎチャネルトランジスタ３９３が
オフ状態になるので、ノードＭの電位が徐々に上昇し、
遂にはインバータ３９１の入力閾値電位を越えるため、
データ停滞検出回路８７０の出力信号５ＴＯＰは“０＃
に転じ、データ停滞が継続する限りは１０”に維持され
る。
間継続した場合には、ｎチャネルトランジスタ３９３が
オフ状態になるので、ノードＭの電位が徐々に上昇し、
遂にはインバータ３９１の入力閾値電位を越えるため、
データ停滞検出回路８７０の出力信号５ＴＯＰは“０＃
に転じ、データ停滞が継続する限りは１０”に維持され
る。
なお上記実施例では、データ停滞検出回路８７０をＲＣ
回路にて構成しであるが、「ハンドシェイクデータ転送
制御回路の５ｅｎｄ信号はデータが停滞している場合に
は“１”を維持する」という特質を利用すれば、データ
停滞検出回路８７０はたとえば第４図に示す如き構成を
採ることも可能である。
回路にて構成しであるが、「ハンドシェイクデータ転送
制御回路の５ｅｎｄ信号はデータが停滞している場合に
は“１”を維持する」という特質を利用すれば、データ
停滞検出回路８７０はたとえば第４図に示す如き構成を
採ることも可能である。
即ち、各データ転送制御回路８５１〜８５４の５ｅｎｄ
信号の論理積信号を論理積回路８７１により得て信号５
ＴＯＰを生成することも可能である。
信号の論理積信号を論理積回路８７１により得て信号５
ＴＯＰを生成することも可能である。
またスタティック型データラッチ回路としては、第５図
及び第６図に示す如き構成を採ることも可能である。即
ち、第５図に示した構成はＣＡｌ？ＶＥＲ？ＩＥＡＤ、
ＬＹＮＮ Ｃ０ＮＷＡＹ著”ｌＮＴｌｌ０ＤＩＪＣＴ
ＩＯＮ Ｔｏ ＶＬＳＩＳＹＳＴＥＭ”の第７１頁のＦ
ｉｇ、３．１０として公知であり、また第６図の構成は
特開昭５０−３４４３４号に開示されている。
及び第６図に示す如き構成を採ることも可能である。即
ち、第５図に示した構成はＣＡｌ？ＶＥＲ？ＩＥＡＤ、
ＬＹＮＮ Ｃ０ＮＷＡＹ著”ｌＮＴｌｌ０ＤＩＪＣＴ
ＩＯＮ Ｔｏ ＶＬＳＩＳＹＳＴＥＭ”の第７１頁のＦ
ｉｇ、３．１０として公知であり、また第６図の構成は
特開昭５０−３４４３４号に開示されている。
更に、データ停ａ検出回路８７０の出力信号「訃の電位
レベルの安定化を図るために、第７図に示す如く、イン
バータ３９１の出力側に、ＮＡＮＤゲート３９７、３９
８及びインバータ３９６等にて構成されるＲ−Ｓフリッ
プフロップを付加する構成も可能である。
レベルの安定化を図るために、第７図に示す如く、イン
バータ３９１の出力側に、ＮＡＮＤゲート３９７、３９
８及びインバータ３９６等にて構成されるＲ−Ｓフリッ
プフロップを付加する構成も可能である。
こなおこの場合、Ｒ−Ｓフリップフロップの出力を反転
して負論理とするためのインバータ３９９が出力側に必
要になる。
して負論理とするためのインバータ３９９が出力側に必
要になる。
ところで、以上の説明はデータ転送装置に関してである
が、第８図に示す如く、第１図中のスタテイック型並列
データラッチ８６１〜８６４相互間にそれぞれ組合わせ
論理回路８３１，８３２，８３４を介在させることによ
り、本発明のデータ転送装置を使用したパイプライン処
理を構成可能であることは言うまでもない。
が、第８図に示す如く、第１図中のスタテイック型並列
データラッチ８６１〜８６４相互間にそれぞれ組合わせ
論理回路８３１，８３２，８３４を介在させることによ
り、本発明のデータ転送装置を使用したパイプライン処
理を構成可能であることは言うまでもない。
（発明の効果〕
以上に詳述した如く本発明のデータ転送装置及びパイプ
ライン処理装置では、データ転送上でデータが停滞せず
に順調に転送されている場合には、各スタティック型デ
ータラッチ回路のフィードバック側のトランスファゲー
トをノンアクティブ状態に固定してグイナミソク型デー
タラッチ回路として動作させ得るので、消費電流が大幅
に削減され、またこれに伴って発熱量も低下し、更にこ
のような本発明の効果は、転送されるべきデータのデー
タ幅が大であればある程より発揮される。
ライン処理装置では、データ転送上でデータが停滞せず
に順調に転送されている場合には、各スタティック型デ
ータラッチ回路のフィードバック側のトランスファゲー
トをノンアクティブ状態に固定してグイナミソク型デー
タラッチ回路として動作させ得るので、消費電流が大幅
に削減され、またこれに伴って発熱量も低下し、更にこ
のような本発明の効果は、転送されるべきデータのデー
タ幅が大であればある程より発揮される。
第１図は本発明のデータ転送装置の概略構成を示すブロ
ック図、第２図はその具体的論理回路構成を示す回路図
、第３図はデータ停滞検出回路の構成を示す論理回路図
、第４図はデータ停滞検出回路の他の構成例を示す回路
図、第５図及び第６図はスタティック型データラッチ回
路の１ビット分の論理回路構成の他の構成例を示す回路
図、第７図はデータ停滞検出回路の出力信号の安定化を
図った構成例を示す回路図、第８図は本発明のパイプラ
イン処理装置の概略構成を示すブロック図、第９図は従
来のパイプライン処理装置の概略構成を示すブロック図
、第１Ｏ図はその具体的論理回路構成を示す回路図、第
１１図その動作状態を示すタイミングチャートである。 ８３Ｌ８３２．８３４・・・組合わせ論理回路 ８５
１，８５２゜８５３、８５４・・・データ転送制御回路
８６Ｌ８６２，８６３゜８６４・・・スタティック
型並列データラッチ ８７０・・・データ停滞検出回
路 なお、各図中同一符号は同−又は相当部分を示す。
ック図、第２図はその具体的論理回路構成を示す回路図
、第３図はデータ停滞検出回路の構成を示す論理回路図
、第４図はデータ停滞検出回路の他の構成例を示す回路
図、第５図及び第６図はスタティック型データラッチ回
路の１ビット分の論理回路構成の他の構成例を示す回路
図、第７図はデータ停滞検出回路の出力信号の安定化を
図った構成例を示す回路図、第８図は本発明のパイプラ
イン処理装置の概略構成を示すブロック図、第９図は従
来のパイプライン処理装置の概略構成を示すブロック図
、第１Ｏ図はその具体的論理回路構成を示す回路図、第
１１図その動作状態を示すタイミングチャートである。 ８３Ｌ８３２．８３４・・・組合わせ論理回路 ８５
１，８５２゜８５３、８５４・・・データ転送制御回路
８６Ｌ８６２，８６３゜８６４・・・スタティック
型並列データラッチ ８７０・・・データ停滞検出回
路 なお、各図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）各段を構成するスタティック型並列データラッチ
回路を複数縦列接続してなるデータ転送路と、 前記データ転送路の各段に対応して設けら れ、データの転送方向に沿う次段に有意なデータが存在
しない場合にはデータを連続的に転送し、次段に有意な
データが先行して存在する場合にはデータの転送を禁止
すべくデータラッチ信号を制御するデータ転送制御信号
を出力するデータ転送制御回路と、 前記データ転送制御信号の状態に基づいて、データの停
滞を検出するデータ停滞検出回路とを備え、 前記データ転送制御回路は、前記データ停 滞検出回路がデータの停滞を検出している場合は前記ラ
ッチ回路に対してデータラッチの制御を行い、前記デー
タ停滞検出回路がデータの停滞を検出していない場合は
前記ラッチ回路に対するデータラッチの制御を行わない
ようになしてあることを特徴とするデータ転送装置。 - （２）各段を構成するスタテック型並列データラッチ回
路を複数縦列接続してなるデータ転送路と、 前記データラッチ回路それぞれの間に配さ れ、データ転送方向に沿う前段のデータラッチ回路から
入力されたデータに対して所定の処理を施した後にデー
タ転送方向に沿う次段のデータラッチ回路へ出力する論
理回路と、前記データ転送路の各段に対応して設けら れ、データの転送方向に沿う次段に有意なデータが存在
しない場合にはデータを連続的に転送し、次段に有意な
データが先行して存在する場合にはデータの転送を禁止
すべくデータラッチ信号を制御するデータ転送制御信号
を出力するデータ転送制御回路と、 前記データ転送制御信号の状態に基づいて、データの停
滞を検出するデータ停滞検出回路とを備え、 前記データ転送制御回路は、前記データ停 滞検出回路がデータの停滞を検出している場合は前記ラ
ッチ回路に対してデータラッチの制御を行い、前記デー
タ停滞検出回路がデータの停滞を検出していない場合は
前記ラッチ回路に対するデータラッチの制御を行わない
ようになしてあることを特徴とするパイプライン処理装
置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182107A JPH0758458B2 (ja) | 1988-07-21 | 1988-07-21 | データ転送装置及びそれを使用したパイプライン処理装置 |
| US07/284,963 US4980851A (en) | 1988-07-21 | 1988-12-15 | Reduced power pipelined static data transfer apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63182107A JPH0758458B2 (ja) | 1988-07-21 | 1988-07-21 | データ転送装置及びそれを使用したパイプライン処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0231266A true JPH0231266A (ja) | 1990-02-01 |
| JPH0758458B2 JPH0758458B2 (ja) | 1995-06-21 |
Family
ID=16112459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63182107A Expired - Fee Related JPH0758458B2 (ja) | 1988-07-21 | 1988-07-21 | データ転送装置及びそれを使用したパイプライン処理装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4980851A (ja) |
| JP (1) | JPH0758458B2 (ja) |
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| CN107370573A (zh) * | 2016-05-12 | 2017-11-21 | 电信科学技术研究院 | 一种下行数据传输的方法及设备 |
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| JP2902204B2 (ja) * | 1992-03-24 | 1999-06-07 | 三菱電機株式会社 | 信号処理装置 |
| JP2663796B2 (ja) * | 1992-07-03 | 1997-10-15 | 双葉電子工業株式会社 | 表示装置 |
| US5737614A (en) * | 1996-06-27 | 1998-04-07 | International Business Machines Corporation | Dynamic control of power consumption in self-timed circuits |
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| JP5087278B2 (ja) * | 2003-11-12 | 2012-12-05 | エヌエックスピー ビー ヴィ | 電子回路における電力消費ピークの制御 |
| US8112654B2 (en) * | 2005-06-01 | 2012-02-07 | Teklatech A/S | Method and an apparatus for providing timing signals to a number of circuits, and integrated circuit and a node |
| US7995618B1 (en) | 2007-10-01 | 2011-08-09 | Teklatech A/S | System and a method of transmitting data from a first device to a second device |
| US8291201B2 (en) * | 2008-05-22 | 2012-10-16 | International Business Machines Corporation | Dynamic merging of pipeline stages in an execution pipeline to reduce power consumption |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045511B2 (ja) * | 1979-05-14 | 1985-10-09 | 株式会社日立製作所 | ラッチ付きシフトレジスタ |
-
1988
- 1988-07-21 JP JP63182107A patent/JPH0758458B2/ja not_active Expired - Fee Related
- 1988-12-15 US US07/284,963 patent/US4980851A/en not_active Expired - Lifetime
Cited By (9)
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