TWI722407B - 資料保持電路及保持資料位元的方法 - Google Patents

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Abstract

一種資料保持電路包含副閂鎖與保持閂鎖，副閂鎖包含第一輸入端與輸出端，第一輸入端係耦接至主閂鎖，保持閂鎖包含耦接至輸出端的第二輸入端。主閂鎖與副閂鎖係用以操作於具有第一電源電壓位準的第一電源域。保持閂鎖係用以操作於具有不同於第一電源電壓位準的第二電源電壓位準的第二電源域。所述資料保持電路更包含位準移位器，用以將訊號位準從第一電源電壓位準與第二電源電壓位準之其中一者移位至第一電源電壓位準與第二電源電壓位準之其中另一者。

Description

資料保持電路及保持資料位元的方法
本揭露實施例是有關於一種資料保持電路，且特別是有關於一種資料保持電路及保持資料位元的方法。
電子電路有時包含在不使用時會斷電的一或多個部分，以節省能量且延長電池壽命。為了提供連續性，通常在斷電事件前會保存資料位元，接著在斷電的部分再次通電後，資料位元會恢復到先前的電路位置。通常會使用閂鎖電路來保存資料位元。
本揭露提出一種資料保持(data retention)電路包含副閂鎖(slave latch)與保持閂鎖(retention latch)，副閂鎖包含第一輸入端與輸出端，第一輸入端係耦 接至主閂鎖(master latch)，保持閂鎖包含耦接至輸出端的第二輸入端。主閂鎖與副閂鎖係用以操作於具有第一電源電壓位準的第一電源域(power domain)。保持閂鎖係用以操作於具有不同於第一電源電壓位準的第二電源電壓位準的第二電源域。所述資料保持電路更包含位準移位器(level shifter)，用以將訊號位準從第一電源電壓位準與第二電源電壓位準之其中一者移位至第一電源電壓位準與第二電源電壓位準之其中另一者。
本揭露另提出一種資料保持積體電路包含第一閂鎖、保持閂鎖與位準移位器。第一閂鎖係電性耦接至第二閂鎖，第一閂鎖包含位於第一N型井(n-well)中的第一電晶體。保持閂鎖係電性耦接至第一閂鎖，保持閂鎖包含位於與第一N型井分隔開的第二N型井中的第二電晶體。位準移位器包含位於第一N型井或第二N型井中的第三電晶體。
本揭露另提出一種保持資料位元的方法，包含：接收保持閂鎖的輸入端的第一邏輯位準；響應於第一邏輯位準來儲存保持閂鎖中的邏輯狀態；以及接收副閂鎖的輸入端的第二邏輯位準，第二邏輯位準係相應於被儲存的邏輯狀態。其中儲存邏輯狀態與接收第二邏輯位準的至少一者包含使用位準移位器。
100、300、400、500、600、700、800:資料保持電路
110、310、610:選擇電路
111、113、115、121、131、133、135、141、143、151:輸入端
112、122、132、134、142、152:輸出端
120、320、420、620:主閂鎖
130、330、430、630、730:副閂鎖
140、340、540、740、840:保持閂鎖
150、350、550、750、850:位準移位電路
200:資料保持積體電路
660:多個邏輯閘
750A、750B、850A、850B:位準移位器
900:方法
910、920、930、940、950:操作
AA:主動區域
B1~B5、D、Q、SI:資料位元
BLQ、BLQB、CD、cdn、LBLQ、LBLQB、REST、RESTB、RESTORE、RETN、rn、rnb、RTNB、RTNBB、S、sb、sdn、SE、seb、sl_b、sl_bb:訊號
clkb、clkbb、clkb_ret、clkbb_ret、CP:時脈訊號
D1、D2:電源域
G:閘極結構
INV1~INV21:反向器
MH、MV:金屬段
N1~N45、P1~P48:電晶體
NAND1:反及閘
NOR1:反或閘
NW1、NW2:N型井
TG1、TG2、TG3:傳輸閘
V0:介層窗
V1N、V2N:電源節點
VDD1、VDD2:電源電壓位準
VSS:參考電壓位準
VSSN:參考節點
從以下結合所附圖式所做的詳細描述，可對本揭露之態樣有更佳的了解。需注意的是，根據業界的標準實 務，各特徵並未依比例繪示。事實上，為了使討論更為清楚，各特徵的尺寸都可任意地增加或減少。
[圖1]係繪示根據本揭露的一些實施例之資料保持電路的示意圖。
[圖2]係繪示根據本揭露的一些實施例之資料保持積體電路的示意圖。
[圖3]係繪示根據本揭露的一些實施例之資料保持電路的示意圖。
[圖4]係繪示根據本揭露的一些實施例之資料保持電路的示意圖。
[圖5]係繪示根據本揭露的一些實施例之資料保持電路的示意圖。
[圖6]係繪示根據本揭露的一些實施例之資料保持電路的示意圖。
[圖7]係繪示根據本揭露的一些實施例之資料保持電路的示意圖。
[圖8]係繪示根據本揭露的一些實施例之資料保持電路的示意圖。
[圖9]係繪示根據本揭露的一些實施例之保持資料位元的方法的示意圖。
以下的揭露提供了許多不同的實施例或例子，以實施所提供標的的不同特徵。以下描述之構件、數值、操 作、材料和/或安排等的特定例子，用以簡化本揭露。當然，這些僅僅是例子而不是用以限制本揭露。亦考量其他構件、數值、操作、材料和/或安排等。例如，在說明中，第一特徵形成在第二特徵之上方或之上，這可能包含第一特徵與第二特徵以直接接觸的方式形成的實施例，這也可以包含額外特徵可能形成在第一特徵與第二特徵之間的實施例，這使得第一特徵與第二特徵可能沒有直接接觸。此外，本揭露可能會在各種例子中重複參考數字及/或文字。此重複是為了簡明與清晰的目的，但本身並非用以指定所討論的各種實施例及/或架構之間的關係。
再者，在此可能會使用空間相對用語，例如「底下(beneath)」、「下方(below)」、「較低(lower)」、「上方(above)」、「較高(upper)」等等，以方便說明如圖式所繪示之一元件或一特徵與另一(另一些)元件或特徵之關係。這些空間上相對的用語除了涵蓋在圖式中所繪示的方向，也欲涵蓋裝置在使用或操作中不同的方向。設備可能以不同方式定位(例如旋轉90度或在其他方位上)，而在此所使用的空間上相對的描述同樣也可以有相對應的解釋。
資料保持電路(data retention circuit)包含主閂鎖(master latch)、副閂鎖(slave latch)與保持閂鎖(retention latch)。其中，保持閂鎖也被稱為氣球閂鎖(balloon latch)。主閂鎖與副閂鎖係用以操作於具有第一電源電壓位準的第一電源域(power domain)。保持閂鎖係用以操作於具有與第一電源電壓位準無關的第二電源電壓 位準的第二電源域。保持閂鎖用以將邏輯位準從第一電源電壓位準移位至第二電源電壓位準。資料保持電路更包含於第一電源域中的位準移位器(level shifter)，用以將邏輯位準從第二電源電壓位準移位至第一電源電壓位準。
因此，資料保持電路能夠透過使用第二電源電壓位準來操作保持閂鎖而在第一電源域斷電時的期間保持資料位元。與不使用不同於第一電源電壓位準的第二電源電壓位準相比，藉由能夠使用不同於第一電源電壓位準的第二電源電壓位準，資料保持電路在相對於電路應用與積體電路(integrated circuit，IC)佈局內的佈置上具有增加的靈活性。
圖1係根據本揭露的一些實施例之資料保持電路100的示意圖。資料保持電路100係電子電路，用以：於電源域D1中接收資料位元D與SI；響應於選擇訊號(select signal)SE與一或多個時脈訊號(圖未示)來輸出經閂鎖的資料位元Q，其中經閂鎖的資料位元Q代表於電源域D1中所接收的資料位元的其中一者；以及保持代表於電源域D2中的被接收的資料位元D與SI的其中一者的資料位元，其中電源域D2與電源域D1分隔開。
在各種實施例中，資料保持電路100被稱為正反電路(flip-flop circuit)、保持正反電路(retention flip-flop circuit)、保持觸發電路(retention flop circuit)、氣球正反電路(balloon flip-flop circuit)或氣球觸發電路(balloon flop circuit)。在一些實施例中，資 料保持電路100是積體電路，例如以下參考圖2所討論的資料保持積體電路200。
電源域D1是電路(圖未示)的第一部分，其中資料保持電路100用以操作於電源域D1。電源域D1包含第一電源分配裝置，第一電源分配裝置包含一或多個第一電源節點與一或多個第一參考節點(未示於圖1中)，用以於通電模式與斷電模式下供電。其中，第一電源節點例如為以下參考圖2所討論的電源節點V1N。其中，第一參考節點例如為以下參考圖2所討論的參考節點VSSN。
電源域D2是電路的第二部分，其中資料保持電路100用以操作於電源域D2。電源域D2包含第二電源分配裝置，第二電源分配裝置包含一或多個第二電源節點與一或多個第二參考節點(未示於圖1中)，用以於通電模式下供電。其中，第二電源節點例如為以下參考圖2所討論的電源節點V2N。其中，第二參考節點例如為以下參考圖2所討論的參考節點VSSN。
於通電模式下，電源域D1的一或多個第一電源節點具有相對於一或多個第一參考節點上的參考電壓位準的第一電源電壓位準。其中，第一電源電壓位準例如為以下參考圖2至圖8所討論的電源電壓位準VDD1。其中，參考電壓位準例如為以下參考圖2至圖8所討論的接地(ground)或參考電壓位準VSS。
於通電模式下，電源域D2的一或多個第二電源節點具有相對於參考電壓位準的第二電源電壓位準。其中， 第二電源電壓位準例如為以下參考圖2至圖8所討論的電源電壓位準VDD2。當電源域D1操作於通電模式的期間與當電源域D1操作於斷電模式的期間，電源域D2用以操作於通電模式，其中，資料保持電路用以操作的電路包含電源域D2。
在各種實施例中，電源域D2的第二電源電壓位準係小於、等於或大於電源域D1的第一電源電壓位準。
資料保持電路100包含選擇電路(selection circuit)110、主閂鎖120、副閂鎖130、於電源域D1中的位準移位電路150與於電源域D2中的保持閂鎖140。選擇電路110包含用以接收資料位元D的輸入端111、用以接收資料位元SI的輸入端113、用以接收訊號SE的輸入端115以及耦接至主閂鎖120的輸入端121的輸出端112。主閂鎖120包含耦接至副閂鎖130的輸入端131的輸出端122。
副閂鎖130包含用以接收一或多個控制訊號(例如訊號RESTORE)的輸入端133、用以輸出資料位元Q的輸出端132以及耦接至保持閂鎖140的輸入端141的輸出端134。保持閂鎖140包含用以接收一或多個控制訊號(例如訊號S)的輸入端143以及耦接至位準移位電路150的輸入端151的輸出端142。位準移位電路150包含耦接至副閂鎖130的輸入端135的輸出端152。在一些實施例中，主閂鎖120包含耦接至保持閂鎖140的輸入端141的輸出端123(圖未示)，且副閂鎖130不包含輸入端131。
兩個或多個電路元件被視為是基於一或多個直 接訊號連接和/或一或多個間接訊號連接而耦接，其中所述間接訊號連接包含介於所述兩個或多個電路元件之間的一或多個邏輯裝置，例如反向器或邏輯閘。在一些實施例中，介於所述兩個或多個已耦接的電路元件之間的訊號通訊能夠透過所述一或多個邏輯裝置而被修改，例如能夠被反相或能夠作為條件。
參考資料保持電路100所討論的資料位元與訊號用以具有相應於邏輯狀態的一或多個電壓位準。高邏輯狀態相應於等於或高於第一預定閥值的電壓位準，低邏輯狀態相應於等於或低於第二預定閥值的電壓位準。
於電源域D1中，第一預定閥值相應於等於或接近於第一電源電壓位準，且於電源域D2中，第一預定閥值相應於等於或接近於第二電源電壓位準。於電源域D1與D2中，第二預定閥值相應於等於或接近於參考電壓位準。
閂鎖電路，例如主閂鎖120、副閂鎖130或保持閂鎖140，係包含一或多個交叉耦接(cross-coupled)、反相的邏輯裝置的電子電路，因此，閂鎖電路用以保持所接收的資料位元或互補對的資料位於的兩個可能的邏輯狀態所代表的兩個邏輯狀態的其中一者。
選擇電路110係電子電路，用以響應於在輸入端111與113所分別相應接收的資料位元D與SI之其中一者，且用以選擇的響應於輸入端115所接收的訊號SE，而於輸出端112輸出資料位元B1。在各種實施例中，選擇電路110用以輸出資料位元B1作為所選擇的資料位元D或SI或 者是作為所選擇的且被反相的資料位元D或SI。
因此，選擇電路110用以將代表所選擇的資料位元D或SI的資料位元B1傳遞到主閂鎖120。在一些實施例中，選擇電路110包含多工器。在一些實施例中，資料保持電路100不包含選擇電路110，而是包含緩衝器或反向器(圖未示)用以將代表資料位元D或SI的資料位元B1傳遞到主閂鎖120。在一些實施例中，資料保持電路100不包含選擇電路110，且主閂鎖120用以從資料保持電路100之外的電路(圖未示)接收於輸入端121的資料位元B1。
主閂鎖120係閂鎖電路，用以接收於輸入端121的資料位元B1、用以基於所接收的資料位元B1來輸出於輸出端122的資料位元B2以及用以響應於一或多個時脈訊號(未示於圖1中)而被選擇性地閂鎖。在各種實施例中，主閂鎖120用以輸出資料位元B2作為被閂鎖的資料位元B1或者作為被閂鎖且被反相的資料位元B1。因此，主閂鎖120用以將代表資料位元B1的被閂鎖的資料位元B2傳遞至副閂鎖130。
副閂鎖130係閂鎖電路，用以接收於輸入端131的資料位元B2、用以接收於輸入端135之來自位準移位電路150的資料位元B5且用以接收於輸入端133的訊號RESTORE。副閂鎖130的輸出端134用以基於被閂鎖的資料位元B2來輸出資料位元B3，副閂鎖130的輸出端132用以響應於訊號RESTORE且閂鎖的響應於一或多個時脈訊號(未示於圖1中)而基於被閂鎖的資料位元B2或B5的其中一 者來輸出資料位元Q。
在各種實施例中，副閂鎖130用以輸出資料位元B3作為被閂鎖的資料位元B2、被反相且被閂鎖的資料位元B2或者是基於被閂鎖的資料位元B2的互補位元對。因此，副閂鎖130用以將代表資料位元B2的資料位元B3傳遞至保持閂鎖140。在一些實施例中，副閂鎖130並非用以接收資料位元B2或輸出資料位元B3，且主閂鎖120係用以將資料位元B2傳遞至保持閂鎖140作為資料位元B3。
副閂鎖130用以在操作中基於資料位元B2而藉由輸出資料位元Q以響應於具有高邏輯狀態與低邏輯狀態之其中一者的訊號RESTORE，副閂鎖130用以基於資料位元B5而藉由輸出資料位元Q以響應於具有高邏輯狀態與低邏輯狀態之其中另一者的訊號RESTORE。在各種實施例中，副閂鎖130用以輸出資料位元Q作為資料位元B2與B5之其中被閂鎖的一者、或者是作為被反相的資料位元B2與B5之其中被閂鎖的一者、或者是基於其於資料位元B2與B5之其中被閂鎖的一者的互補位元對。因此，副閂鎖130用以從代表資料位元B2與B5之其中一者的資料保持電路100且基於訊號RESTORE來輸出被閂鎖的資料位元Q。
保持閂鎖140係閂鎖電路，用以從副閂鎖130或主閂鎖120而於輸入端141接收資料位元B3、用以於輸入端143接收訊號S、以及用以於基於資料位元B3且閂鎖的響應於訊號S與一或多個時脈訊號(未示於圖1中)來於輸出端142輸出資料位元B4。在各種實施例中，保持閂鎖140用以 輸出資料位元B4作為被閂鎖或未被閂鎖的資料位元B3、被閂鎖或未被閂鎖之被反相的資料位元B3、資料位元B3的互補位元對之預定被閂鎖或預定未被閂鎖之其中一者、或者是基於被閂鎖或未被閂鎖資料位元B3的互補位元對。
藉由被包含於電源域D1中，副閂鎖130用以輸出具有相應於第一電源電壓位準的高邏輯狀態或者相應於參考電壓位準的低邏輯狀態的其中一者或其組合的資料位元B3。藉由被包含於電源域D2中，保持閂鎖140用以使用資料位元與具有相應於所對應的第二電源電壓位準與參考電壓位準的高邏輯狀態與低邏輯狀態的訊號來進行操作。相應地，保持閂鎖140包含一或多個位準移位器(未示於圖1中)，用以將資料位元B3的高邏輯狀態從第一電源電壓位準移位至第二電源電壓位準。
保持閂鎖140用以在操作中藉由閂鎖資料位元B4且輸出資料位元B4作為被閂鎖的資料位元B4來響應於具有高邏輯狀態與低邏輯狀態之其中一者的訊號S，以及藉由輸出資料位元B4作為未被閂鎖的資料位元B4來響應於具有高邏輯狀態與低邏輯狀態之其中另一者的訊號S。因此，保持閂鎖140用以將被閂鎖或未被閂鎖的資料位元B4傳遞至代表資料位元B3且基於訊號S的位準移位電路150。
位準移位電路150係電子電路，用以從保持閂鎖140而於輸入端151接收資料位元B4，且用以基於資料位元B4而於輸出端152輸出資料位元B5。在各種實施例中，位準移位電路150用以輸出資料位元B5作為資料位元B4、 被反相的資料位元B4、或者是資料位元B4之互補位元對之其中被預定的一者。
藉由被包含於電源域D2中，保持閂鎖140用以輸出具有相應於第二電源電壓位準的高邏輯狀態或者相應於參考電壓位準的低邏輯狀態的其中一者或其組合的資料位元B4。藉由被包含於電源域D1中，位準移位電路150用以使用資料位元與具有相應於所對應的第一電源電壓位準與參考電壓位準的高邏輯狀態與低邏輯狀態的訊號來進行操作。
相應地，位準移位電路150包含一或多個位準移位器(未示於圖1中)，用以將資料位元B4的高邏輯狀態從第二電源電壓位準移位至第一電源電壓位準。因此，位準移位電路150用以將資料位元B5傳遞至代表資料位元B4的副閂鎖130。
在一些實施例中，第一電源電壓位準高於第二電源電壓位準，保持閂鎖140用以下移(downshift)資料位元B3的高邏輯狀態，且位準移位電路150用以上移(upshift)資料位元B4的高邏輯狀態。在一些實施例中，第一電源電壓位準低於第二電源電壓位準，保持閂鎖140用以上移(upshift)資料位元B3的高邏輯狀態，且位準移位電路150用以下移(downshift)資料位元B4的高邏輯狀態。在一些實施例中，第一電源電壓位準相等於第二電源電壓位準，保持閂鎖140用以保持資料位元B3的高邏輯狀態，且位準移位電路150用以保持資料位元B4的高邏輯狀態。
因此，資料保持電路100用以於電源域D1與D2皆在通電模式下操作的期間來接收資料位元D與SI以及訊號SE。選擇電路110用以將資料位元B1傳遞至代表資料位元D或SI與基於訊號SE的主閂鎖120，主閂鎖120用以將被閂鎖的資料位元B2傳遞至代表資料位元B1的副閂鎖130，副閂鎖130用以將資料位元B3傳遞至代表被閂鎖的資料位元B2的保持閂鎖140，保持閂鎖140用以將被位準移位的資料位元B4傳遞至代表資料位元B3的位準移位電路150，位準移位電路150用以將被位準移位的資料位元B5傳遞至代表資料位元B4的副閂鎖130，且副閂鎖130用以輸出代表從主閂鎖120接收的資料位元B2或代表從位準移位電路150接收的資料位元B5的資料位元Q。
於操作時，基於控制訊號(例如訊號RESTORE)的第一邏輯狀態，副閂鎖130輸出代表被閂鎖的資料位元B2的被閂鎖的資料位元Q。因為資料位元B2代表資料位元B1，且資料位元B1代表所接收的資料位元D與SI之其中被選擇的一者，所以資料位元Q的邏輯狀態代表被選擇的資料位元D或SI的邏輯狀態。
基於控制訊號(例如訊號S)的第一邏輯狀態，保持閂鎖140將被位準移位且未被閂鎖的資料位元B4傳遞至代表資料位元B3的位準移位電路150，且位準移位電路150將被位準移位的資料位元B5傳遞至代表資料位元B4的副閂鎖130。為了響應於控制訊號轉變，例如從訊號S的第一邏輯狀態至訊號S的第二邏輯狀態的轉變，保持閂鎖140閂 鎖被位準移位的資料位元B4以及輸出被位準移位且被閂鎖的資料位元B4至位準移位電路150。因為資料位元B4代表資料位元B3，資料位元B3代表資料位元B2，所以被位準移位且被閂鎖的資料位元B4的邏輯狀態代表所接收的資料位元D與SI之其中被選擇的一者的邏輯狀態。
為了響應於電源域D1從通電模式轉換至斷電模式，選擇電路110、主閂鎖120、副閂鎖130與位準移位電路150變為不可操作，且資料位元D、SI、B1、B2、B3、B5與Q的邏輯狀態無法保持。因為電源域D2繼續處於通電模式，所以保持閂鎖140繼續將被位準移位且被閂鎖的資料位元B4輸出至位準移位電路150。
為了響應於電源域D1從斷電模式返回至通電模式，選擇電路110、主閂鎖120、副閂鎖130與位準移位電路150變為可操作，且資料位元D、SI、B1、B2、B3、B5與Q的邏輯狀態不受控。因為電源域D2繼續處於通電模式，所以保持閂鎖140繼續將被位準移位且被閂鎖的資料位元B4輸出至位準移位電路150，且位準移位電路150基於被位準移位且被閂鎖的資料位元B4而重新開始將被位準移位的資料位元B5傳遞至副閂鎖130。
因為資料位元B5係基於資料位元B4，所以資料位元B4的邏輯狀態代表在電源域D1轉換到斷電模式之前所接收與選擇的資料位元D或SI的邏輯狀態，且資料位元B5的邏輯狀態代表在電源域D1轉換到通電模式之前所接收與選擇的資料位元D或SI的邏輯狀態。
為了響應於控制訊號轉變，例如從訊號RESTORE的第一邏輯狀態轉變至訊號RESTORE的第二邏輯狀態，副閂鎖130基於被位準移位的資料位元B5來輸出被閂鎖的資料位元Q。因為被閂鎖的資料位元Q係基於資料位元B5，所以資料位元Q的邏輯狀態代表在電源域D1轉換到斷電模式之前所接收與選擇的資料位元D或SI的邏輯狀態。電源域D1返回到通電模式之後的資料位元Q的邏輯狀態因此匹配於在電源域D1轉換到斷電模式之前的資料位元Q的邏輯狀態。
藉由在具有與第一電源電壓位準無關的第二電源電壓位準的電源域D2中操作保持閂鎖140，當電源域D1在斷電模式下的期間，資料保持電路100能夠因此保持資料位元Q的邏輯狀態。藉由能夠使用與第一電源電壓位準無關的第二電源電壓位準，與不使用與第一電源電壓位準無關的第二電源電壓位準的方法相比，資料保持電路100在相對於電路應用與積體電路佈局內的佈置上具有增加的靈活性。
藉由能夠使用小於第一電源電壓位準的第二電源電壓位準，與用於保持資料且相等於第一電源電壓位準的第二電源電壓位準之方法相比，資料保持電路100更能夠使用更低的電源與更小的漏電流來保持資料。
圖2係根據本揭露的一些實施例之資料保持積體電路200的示意圖。資料保持積體電路200係上述參考圖1所討論的資料保持電路100的非限制性例示。
圖2繪示了包含上述參考圖1所討論的電源域 D1與D2的資料保持積體電路200的平面圖。資料保持積體電路200也包含電源節點V1N與V2N、參考節點VSSN、閘極結構G、主動區域(active area)AA(也稱為oxide diffusions或definitions，OD)與N型井(n-well)NW1與NW2。
圖2中所繪示的電源節點V1N與V2N、參考節點VSSN、閘極結構G、主動區域AA與N型井NW1與NW2的數量僅為例示。在各種實施例中，資料保持積體電路200包含更多或更少數量的電源節點V1N與V2N、參考節點VSSN、閘極結構G、主動區域AA或N型井NW1與NW2之一者或多者。
電源節點V1N係一或多個導電元件，用以將具有第一電源電壓位準VDD1的電壓源(圖未示)連接至電源域D1中的電路元件。在圖2所繪示的實施例中，電源節點V1N延伸跨過電源域D1與D2。在一些實施例中，電源節點V1N沒有延伸到電源域D2中。
圖2繪示了電源節點V1N的單一金屬段。在各種實施例中，為了清楚表示，除了圖2未繪示的單一金屬段之外，電源節點V1N包含一或多個金屬段。在一些實施例中，電源節點V1N包含積體電路的金屬三層(metal three layer)的一或多個片段。
每個參考節點VSSN係一或多個導電元件，用以將接地點或具有參考電壓位準VSS的其他電壓參考點連接至電源域D1與D2之每一者中的電路元件。在圖2所繪示 的實施例中，每個參考節點VSSN延伸跨越電源域D1與D2。在一些實施例中，給定的參考節點VSSN沒有延伸至電源域D1與D2之其中一者中。
圖2繪示了每個參考節點VSSN的單一金屬段。在各種實施例中，為了清楚表示，除了圖2未繪示的單一金屬段之外，參考節點VSSN之一者或每一者包含一或多個金屬段。在一些實施例中，參考節點VSSN之一者或每一者包含積體電路的金屬三層(metal three layer)的一片段。
電源節點V2N係一或多個導電元件，用以將具有第二電源電壓位準VDD2的電壓源(圖未示)連接至電源域D2中的電路元件。在圖2所繪示的實施例中，電源節點V2N包含金屬段MH與透過介層窗V0而電性連接至金屬段MH的金屬段MV。
在各種實施例中，金屬段MH為積體電路的金屬零層(metal zero layer)與金屬一層(metal one layer)之其中一者的一片段，金屬段MV為積體電路的金屬零層(metal zero layer)與金屬一層(metal one layer)之其中另一者的一片段，且介層窗V0為介於金屬零層(metal zero layer)與金屬一層(metal one layer)之間的積體電路的金屬零介層窗(metal zero via)。在各種實施例中，資料保持積體電路200包含金屬段MH與MV以及介層窗V0之其中一者或多者，否則用以於電源域D2中乘載第二電源電壓VDD2。
在各種實施例中，資料保持積體電路200不包 含金屬段MH與MV以及介層窗V0之其中一者或多者而是包含金屬段MH與MV以及介層窗V0以外的一或多個金屬段，以於電源域D2中乘載第二電源電壓VDD2。
電源域D1與D2的每一者包含覆蓋多個主動區域AA的多個閘極結構G，因此定義了包含於資料保持積體電路200中的多個電晶體(圖示中未標示出)。在圖2所繪示的實施例中，每個主動區域AA的整體係包含於電源域D1與D2之其中一者中。在各種實施例中，一或多個主動區域AA延伸跨越電源域D1與D2。
除了圖2所繪示的特徵之外，資料保持積體電路200包含積體電路元件，例如一或多個接觸墊、介層窗、絕緣結構、井、導電元件等等，這些積體電路元件為了清楚表示並未示出，且這些積體電路元件與圖2中所繪示的特徵一起構成上述參考圖1所討論的資料保持電路100的元件。
在圖2所繪示的實施例中，選擇電路110、主閂鎖120、副閂鎖130與位準移位電路150的每一者包含部分的電源節點V1N、參考節點VSSN、閘極結構G、主動區域AA、N型井NW1與電源域D1中的其他特徵，且保持閂鎖140包含部分的電源節點V2N、參考節點VSSN、閘極結構G、主動區域AA、N型井NW2與電源域D2中的其他特徵。
透過被配置為使用不同於電源電壓位準VDD2的電源電壓位準VDD2，資料保持積體電路200具有上述參考資料保持電路100所討論的電路應用與積體電路布局的靈活性的好處。
此外，於電源域D1中的至少一主動區域AA位於N型井NW1中，且於電源域D2中的至少一主動區域AA位於N型井NW2中。因為對應於分隔開的N型井NW1與NW2的電晶體之間的漏電流通常低於共享給定N型井NW1或NW2的電晶體之間的漏電流，所以與保持閂鎖與主閂鎖或副閂鎖共享一個井的方法相比，資料保持積體電路200能夠具有更低的漏電流。
圖3係繪示根據本揭露的一些實施例之資料保持電路300的示意圖。資料保持電路300可用作上述參考圖1所討論的資料保持電路100。
資料保持電路300包含選擇電路310、主閂鎖320、副閂鎖330、保持閂鎖340與位準移位電路350，其每一者可用作上述參考圖1所討論的相應的選擇電路110、主閂鎖120、副閂鎖130、保持閂鎖140或位準移位電路150的一部分或全部。
選擇電路310包含P型電晶體P1~P5、N型電晶體N1~N5、用以承載第一電源電壓位準VDD1的電源節點與用以承載參考電源位準VSS的參考節點。
電晶體P1、P2、P5、N3、N1與N2串聯配置且耦接於第一電源電壓位準與參考電壓位準VSS之間，電晶體P3與P4串聯配置且與電晶體P1與P2並聯耦接，電晶體N4與N5串聯配置且與電晶體N1與N2並聯耦接。
電晶體P1包含閘極，用以接收資料位元SI；電晶體P2包含閘極，用以接收訊號seb(訊號SE的互補訊號)； 電晶體P3包含閘極，用以接收資料位元D；電晶體P4包含閘極，用以接收訊號SE；電晶體N1包含閘極，用以接收訊號SE；電晶體N2包含閘極，用以接收資料位元SI；電晶體N4包含閘極，用以接收訊號seb；且電晶體N5包含閘極，用以接收資料位元D。
電晶體N3包含閘極，用以接收時脈訊號clkb；且電晶體P5包含閘極，用以接收時脈訊號clkbb(時脈訊號clkb的互補訊號)。電晶體N3與P5的源極端互相耦接且用以輸出資料位元B1。
如圖3所繪示以及如上述所討論的，選擇電路310用以透過將資料位元B1耦接至響應於資料位元SI的邏輯狀態的第一電源電壓位準VDD1與參考電壓位準VSS來響應於訊號SE的高邏輯狀態，且用以透過將資料位元B1耦接響應於資料位元D的邏輯狀態的第一電源電壓位準VDD1或參考電壓位準VSS來響應於訊號SE的低邏輯狀態。選擇電路310更配置為將資料位元B1耦接至響應於互相互補的時脈訊號clkb與clkbb的第一電源電壓位準VDD1與參考電壓位準VSS。
因此，選擇電路310用以輸出代表所接收的資料位元SI與D的其中一者且響應於訊號SE的輸出資料位元B1。
主閂鎖320包含反或閘NOR1、交叉耦接至反或閘NOR1的反向器INV1、以及耦接至反或閘NOR1的輸出端且耦接至反向器INV1的輸入端的傳輸閘(transmission gate)TG1。反或閘NOR1的輸入端用以接收訊號CD且從選擇電路310接收資料位元B1，反向器INV1用以接收時脈訊號clkbb，且傳輸閘TG1包含閘極，用以接收時脈訊號clkb與clkbb。
如圖3所繪示以及如上述所討論的，主閂鎖320用以響應於具有低邏輯狀態的訊號CD，其是透過反相資料位元B1、透過使用響應於時脈訊號clkbb的反向器INV1來閂鎖被反相的資料位元B1、以及透過輸出被閂鎖且被反相的資料位元B1作為使用響應於時脈訊號clkb與clkbb的傳輸閘TG1的資料位元B2。主閂鎖320用以響應於具有高邏輯狀態的訊號CD，其是透過輸出使用響應於時脈訊號clkb與clkbb的傳輸閘TG1的具有低邏輯狀態的資料位元B2，從而操作以重置響應於訊號CD的資料位元B2。
因此，主閂鎖320用以輸出代表所接收的資料位元B1且響應於訊號CD的資料位元B2。
副閂鎖330包含P型電晶體P6~P8、N型電晶體N6~N8、反向器INV2~INV5、傳輸閘TG2與TG3、用以承載第一電源電壓位準VDD1的電源節點、以及用以承載參考電源位準VSS的參考節點。
電晶體P6~P8串聯配置且耦接於第一電源電壓位準VDD1與參考電壓位準VSS之間，且電晶體N8與電晶體N7並聯耦接。電晶體P6包含閘極，耦接至電晶體N8的閘極、反向器INV2的輸出端、以及反向器INV3的輸入端。電晶體P7包含閘極，用以接收訊號CD，電晶體P8包含閘 極，用以接收時脈訊號clkbb，電晶體N6包含閘極，用以接收時脈訊號clkb，且電晶體N7包含閘極，用以接收訊號CD。電晶體N6與P8的源極端互相耦接且耦接至傳輸閘TG2。
反向器INV2的輸入端耦接至傳輸閘TG2與TG3且用以從主閂鎖320接收資料位元B2，且反向器INV2的輸出端用以輸出被反相的資料位元B2作為資料位元B3。反向器INV3用以輸出被反相的資料位元B3作為資料位元Q。
因此，電晶體P6~P8與N6~N8用以作為反向器，透過傳輸閘TG2且響應於訊號CD與時脈訊號clkb與clkbb而交叉耦接至反向器INV2。
反向器INV5的輸入端用以接收訊號RESTORE，且反向器INV5的輸出端耦接至反向器INV4的輸入端與傳輸閘TG2與TG3之每一者的閘極。反向器INV4的輸出端耦接至傳輸閘TG2與TG3之每一者的另一閘極。
如圖3所繪示以及如上述所討論的，副閂鎖330用以響應於具有低邏輯狀態的訊號RESTORE，其是透過產生具有高邏輯狀態的訊號rn與具有低邏輯狀態的訊號rnb，從而導通傳輸閘TG2、關斷傳輸閘TG3、且使得副閂鎖330基於從資料位元B2被反相的資料位元B3來輸出被閂鎖的資料位元Q。在一些實施例中，副閂鎖330不包含反向器INV4與INV5的一者或兩者，且資料保持電路300另外用 以接收互補訊號對rn與rnb。
副閂鎖330用以藉由產生具有低邏輯狀態的訊號rn與具有高邏輯狀態的訊號rnb來響應於具有高邏輯狀態的訊號RESTORE，從而導通傳輸閘TG3、關斷傳輸閘TG2、且使得副閂鎖330基於從位準移位器350所接收的資料位元B5來輸出被閂鎖的資料位元Q。
因此，副閂鎖330用以從資料保持電路300輸出代表資料位元B2與B5之其中一者且響應於訊號RESTORE與CD的被閂鎖的資料位元Q。
保持閂鎖340包含P型電晶體P13~P20、N型電晶體N11~N18、反向器INV6~INV10、用以承載第二電源電壓位準VDD2的電源節點、以及用以承載參考電壓位準VSS的參考節點。
電晶體P13、P14、N11與N12串聯配置且耦接於第二電源電壓位準VDD2與參考電壓位準VSS之間，電晶體P15、P16、N13與N14串聯配置且耦接於第二電源電壓位準VDD2與參考電壓位準VSS之間，電晶體P17、P18、N15與N16串聯配置且耦接於第二電源電壓位準VDD2與參考電壓位準VSS之間，電晶體P19、P20、N17與N18串聯配置且耦接於第二電源電壓位準VDD2與參考電壓位準VSS之間。
電晶體N11、P16、P18與N17包含閘極，用以接收訊號S，且電晶體N13與N15的每一者包含閘極，用以接收訊號sb與跟其互補的訊號S。電晶體P14包含閘極，耦 接至電晶體N12的閘極與反向器INV8的輸出端。電晶體P20包含閘極，耦接至電晶體N18的閘極、反向器INV8的輸入端、以及反向器INV9的輸出端。反向器INV9包含用以接收資料位元B3的輸入端，且反向器INV10包含用以接收訊號S的輸入端以及耦接至電晶體N13與N15的閘極的輸出端。
電晶體P14、N11、P16與N13的源極端彼此耦接，且耦接至電晶體P17、P19與N16的閘極以及反向器INV6的輸入端。電晶體P18、N15、P20與N17的源極端彼此耦接，且耦接至電晶體P13、P15與N14的閘極以及反向器INV7的輸入端。反向器INV6與INV7包含用以輸出作為互補位元對的資料位元B4的輸出端。
因此，電晶體P13、P14、N12、P19、P20與N18用以作為響應於反向器INV8與INV9的輸出端的位準移位器，且因此，電晶體P15、P17、N14與N16用以作為與位準移位器結合的閂鎖器。因此，電晶體N11、P16、N13、P18、N15與N17用以控制響應於互補訊號S與sb的被結合的位準移位器與閂鎖器。
如圖3所繪示以及如上述所討論的，保持閂鎖340用以透過產生具有低邏輯狀態的訊號sb來響應於具有高邏輯狀態的訊號S，從而導通電晶體N11與N17以致能位準移位器且從而關斷電晶體P16、N13、P18、N15以禁能閂鎖器。
保持閂鎖340用以透過關斷電晶體N11與N17 來響應於轉變成低邏輯狀態的訊號S，以將位準移位器的電晶體N12與N18從反向器INV8與INV9的相應的輸出端解耦接(decouple)而分離開來，且導通電晶體P16、N13、P18、N15以基於所接收的資料位元B3來閂鎖且輸出資料位元B4的互補位元對。
因此，保持閂鎖340用以輸出代表資料位元B3且響應於訊號S的被閂鎖或未被閂鎖的資料位元B4。
位準移位電路350包含P型電晶體P9~P12、N型電晶體N9與N10、用以承載第一電源電壓位準VDD1的電源節點、以及用以承載參考電壓位準VSS的參考節點。
電晶體P9、P10與N9串聯配置且耦接於第一電源電壓位準VDD1與參考電壓位準VSS之間，且電晶體P11、P12與N10串聯配置且耦接於第一電源電壓位準VDD1與參考電壓位準VSS之間。
電晶體P10包含閘極，耦接至電晶體N9的閘極，且用以接收資料位元B4的互補位元對的其中一者。電晶體P12包含閘極，耦接至電晶體N10的閘極，且用以接收資料位元B4的互補位元對的其中另一者。電晶體P10與N9的源極端彼此耦接且耦接至電晶體P11的閘極，電晶體P12與N10的源極端彼此耦接且耦接至電晶體P9的閘極。
因此，電晶體P9~P12、N9與N10用以作為響應於資料位元B4的互補位元對的位準移位器。且因此，位準移位電路350用以基於資料位元B4來輸出資料位元B5。
透過圖3所繪示以及如上述所討論者，資料保持 電路300具有如同上述參考資料保持電路100與200與圖1與圖2所討論的功能，且還響應於訊號CD。因此，資料保持電路300能夠實現上述參考資料保持電路100與200所討論的益處。
圖4係繪示根據本揭露的一些實施例之資料保持電路400的示意圖。資料保持電路400可用作上述參考圖1所討論的資料保持電路100。
資料保持電路400包含選擇電路310、保持閂鎖340與位準移位電路350，每一者皆已在上述參考資料保持電路300與圖3進行了討論。資料保持電路400也包含主閂鎖420以及副閂鎖430，主閂鎖420可用作主閂鎖120的一部分或全部，副閂鎖430可用作副閂鎖130的一部分或全部，其中主閂鎖120與副閂鎖130已在上述參考資料保持電路100與圖1進行了討論。
主閂鎖420包含反向器INV1與傳輸閘TG1，反向器INV1與傳輸閘TG1配置為如同上述參考主閂鎖320與圖3所討論者。反向器不耦接到反或閘NOR1的輸入端或輸出端，而是耦接到反及閘NAND1的相應的輸入端與輸出端。反及閘NAND1包含輸入端，用以接收訊號sdn。
如圖4所繪示以及如上述所討論的，主閂鎖420用以響應於具有高邏輯狀態的訊號sdn，其是透過反相資料位元B1、透過使用響應於時脈訊號clkbb的反向器INV1來閂鎖被反相的資料位元B1、以及透過輸出被閂鎖且被反相的資料位元B1作為使用響應於時脈訊號clkb與clkbb的傳 輸閘TG1的資料位元B2。主閂鎖420用以響應於具有低邏輯狀態的訊號sdn，其是透過輸出使用響應於時脈訊號clkb與clkbb的傳輸閘TG1的具有高邏輯狀態的資料位元B2，從而操作以設置響應於訊號sdn的資料位元B2。
因此，主閂鎖420用以輸出代表所接收的資料位元B1且響應於訊號sdn的資料位元B2。
副閂鎖430包含電晶體P6、P8、N6與N8、反向器INV2~INV5以及傳輸閘TG2與TG3，配置為如同上述參考副閂鎖330與圖3所討論的。副閂鎖460不包含電晶體P7與N7，而是包含P型電晶體P21與N型電晶體N19。
電晶體P21與P6並聯耦接，且電晶體P21包含閘極，用以接收訊號sdn。電晶體N19與電晶體P6、P8、N6與N8串聯配置，且電晶體N19耦接於第一電源電壓位準VDD1與參考電壓位準VSS，且電晶體N19包含用以接收訊號sdn的閘極。
因此，電晶體P6、P8、P21、N6、N8與N19用以作為反向器，透過傳輸閘TG2且響應於訊號sdn與時脈訊號clkb與clkbb而交叉耦接至反向器INV2。且因此，副閂鎖430用以從保持電路400輸出被閂鎖的資料位元Q，資料位元Q代表資料位元B2與B5的其中一者且響應於訊號RESTORE與sdn。
透過圖4所繪示以及如上述所討論者，資料保持電路400具有如同上述參考資料保持電路100與200與圖1與圖2所討論的功能，且還響應於訊號sdn。因此，資料保 持電路400能夠實現上述參考資料保持電路100與200所討論的益處。
圖5係繪示根據本揭露的一些實施例之資料保持電路500的示意圖。資料保持電路500可用作上述參考圖1所討論的資料保持電路100。
資料保持電路500包含選擇電路310、主閂鎖320與副閂鎖330，每一者皆已在上述參考資料保持電路300與圖3進行了討論。資料保持電路500也包含保持閂鎖540與位準移位電路550，保持閂鎖540可用作保持閂鎖140的一部分或全部，位準移位電路550可用作位準移位電路150的一部分或全部，其中保持閂鎖140與位準移位電路150已在上述參考資料保持電路100與圖1進行了討論。
保持閂鎖540包含電晶體P13、P14、N12、P19、P20與N18以及反向器INV8~INV10，每一者皆已在上述參考保持閂鎖340與圖3進行了討論。保持閂鎖540也包含P型電晶體P23~P27、N型電晶體N21~N25以及反向器INV12與INV13。
電晶體P13、P14、N12、P19、P20與N18以及反向器INV8與INV9用以作為位準移位器，相似於上述參考圖3所討論的保持閂鎖340的位準移位器，除了電晶體P14的閘極端與源極端彼此連接之外，電晶體P20的閘極端與源極端彼此連接，且位準移位器不包含用以接收訊號S的電晶體N11與N17。
電晶體P23與N21串聯配置且與電晶體P14並 聯耦接，且電晶體P23與N21的每一者包含閘極，用以接收反向器INV8的輸出。
電晶體P24、P25、N22與N23串聯配置且耦接於第二電源電壓位準VDD2與參考電壓位準VSS之間。電晶體P24與N23的每一者包含閘極，耦接至電晶體P23的源極端與電晶體N21的源極端。電晶體P25包含閘極，用以接收訊號sb；電晶體N22包含閘極，用以接收訊號S。
電晶體P26、P27、N24與N25串聯配置且耦接於第二電源電壓位準VDD與參考電壓位準VSS。電晶體P26與P25之每一者包含閘極，耦接至反向器INV13的輸出端與反向器INV12的輸入端。電晶體P27的源極端耦接至電晶體N24、P25與N21之每一者的源極端，且耦接至反向器INV13的輸入端。電晶體P27包含閘極，用以接收訊號S；且電晶體N24包含閘極，用以接收訊號sb。反向器INV12與INV13的輸出端用以輸出資料位元B4作為互補位元對。
因此，電晶體P13、P14、N12、P19、P20、N18、P23與N21用以作為響應於反向器INV8與INV9的輸出端的位準移位器。與上述參考保持閂鎖340與圖3所討論的位準移位器相比較，保持閂鎖540的位準移位器能夠在第一電源電壓位準與第二電源電壓位準的較寬範圍的電壓值內操作。
因此，電晶體P24、P25、N22與N23用以作為響應於互補的訊號S與sb的反向器，且電晶體P24、P25、N22與N23與位準移位器串聯配置。因此，電晶體P26、 P27、N24與N25用以作為響應於互補的訊號S與sb的反向器，且電晶體P26、P27、N24與N25用以交叉耦接至反向器INV13作為閂鎖器，閂鎖器與反向器以及位準移位器串聯配置。
如圖5所繪示以及如上述所討論的，保持閂鎖540用以透過產生具有低邏輯狀態的訊號sb來響應於具有高邏輯狀態的訊號S，從而導通電晶體P25與N22以致能反向器且從而關斷電晶體P27與N24以禁能閂鎖器。
保持閂鎖540用以透過關斷電晶體P25與N22來響應於轉變成低邏輯狀態的訊號S，以禁能反向器，且導通電晶體P27與N24以基於所接收的資料位元B3來閂鎖且輸出資料位元B4的互補位元對。
因此，保持閂鎖540用以輸出代表資料位元B3且響應於訊號S的被閂鎖或未被閂鎖的資料位元B4。
位準移位電路550包含電晶體P9、P10、N9、P11、P12與N10，每一者皆已在上述參考位準移位電路350與圖3進行了討論。位準移位電路550也包含P型電晶體P22、N型電晶體N20與反向器INV11。
電晶體P9、P10、N9、P11、P12與N10用以作為位準移位器，相似於上述參考圖3所討論的位準移位電路350的位準移位器，除了電晶體P10的閘極端與源極端彼此連接之外，電晶體P12的閘極端與源極端彼此連接。
電晶體P22與N20串聯配置，且與電晶體P10並聯耦接，且電晶體P22與N20的每一者包含閘極與源極 端，閘極耦接至電晶體N9的閘極，源極端耦接至反向器INV11的輸入端。反向器INV11的輸出端用以輸出資料位元B5。
因此，電晶體P9~P12、P22、N9、N10與N20以及反向器INV11用以作為響應於資料位元B4的互補位元對的位準移位器，且因此，位準移位電路550用以輸出代表資料位元B4的資料位元B5。與上述參考圖3所討論的位準移位電路350相比較，位準移位電路350能夠在第一電源電壓位準與第二電源電壓位準的較寬範圍的電壓值內操作。
透過圖5所繪示以及如上述所討論者，資料保持電路500具有如同上述參考資料保持電路100與200與圖1與圖2所討論的功能，且還能夠在第一電源電壓位準與第二電源電壓位準的相對較寬的範圍的電壓值內操作。因此，資料保持電路500能夠實現上述參考資料保持電路100與200所討論的益處。
圖6係繪示根據本揭露的一些實施例之資料保持電路600的示意圖。資料保持電路600可用作上述參考圖1所討論的資料保持電路100。
資料保持電路600包含保持閂鎖340與位準移位電路350，每一者皆已在上述參考資料保持電路300與圖3進行了討論。資料保持電路600也包含選擇電路610、主閂鎖620與副閂鎖630，選擇電路610可用作選擇電路110的一部分或全部，主閂鎖620可用作主閂鎖120的一部分或全部，且副閂鎖630可用作副閂鎖130的一部分或全部，其中 選擇電路110、主閂鎖120與副閂鎖130已在上述參考資料保持電路100與圖1進行了討論。
資料保持電路600還包含用以接收訊號RESTORE與CD與時脈訊號CP的多個邏輯閘660(未被單獨標示出)，其中訊號RESTORE與CD已在上述參考資料保持電路100與300與圖1與圖3進行了討論。多個邏輯閘660用以根據圖6所繪示的配置來輸出訊號rn、rnb與cdn以及時脈訊號clkbb_ret、clkb_ret、clkb與clkbb。
在一些實施例中，多個邏輯閘660的一或多個邏輯閘包含於選擇電路610、主閂鎖620、副閂鎖630、保持閂鎖340與位準移位電路350的其中一者或其中多者之中。在一些實施例中，資料保持電路606不包含多個邏輯閘660，且另外用以根據圖6所繪示的配置來輸出訊號rn、rnb與cdn以及時脈訊號clkbb_ret、clkb_ret、clkb與clkbb。
選擇電路610包含電晶體P1~P5與N1~N5，配置為如同上述參考選擇電路310與圖3所討論的配置。選擇電路610還包含N型電晶體N26，耦接於電晶體P1~P5與N1~N5以及參考電壓位準VSS之間。
電晶體N26包含閘極，用以接收互補於訊號CD的訊號cdn。因此，選擇電路610用以具有如同上述參考選擇電路310與圖3所討論的功能，所述功能乃是透過相應於具有低邏輯狀態的訊號CD的具有高邏輯狀態的訊號cdn來致能。
因此，選擇電路610用以輸出代表資料位元SI 與D之其中一者且響應於訊號SE與CD的資料位元B1。
主閂鎖620包含傳輸閘TG1，配置為如同上述參考主閂鎖320與圖3所討論的配置。傳輸閘TG1並非用以接收時脈訊號clkb與clkbb，而是用以接收時脈訊號clkbb_ret與clkb_ret。
主閂鎖620還包含P型電晶體P28~P30、N型電晶體N27~N29以及反向器INV14。電晶體P29、P30與N27~N29串聯配置且耦接於第一電源電壓位準VDD1與參考電壓位準VSS之間。電晶體P29與N28之每一者包含閘極，耦接至反向器INV14的輸出端與傳輸閘TG1。電晶體P30的源極端耦接至電晶體N27與P28的每一者的源極端且耦接至反向器INV14的輸出端，用以接收資料位元B1。電晶體P28耦接於第一電源電壓位準VDD1與反向器INV14的輸入端，且電晶體P28包含閘極，用以接收訊號cdn。
因此，電晶體P29、P30與N27~N29用以作為反向器，交叉耦接至反向器INV14作為閂鎖器，閂鎖器與傳輸閘TG1串聯配置，透過具有高邏輯狀態的訊號cdn而被致能，且透過具有低邏輯狀態的訊號cdn來設置為高邏輯狀態。
因此，主閂鎖620用以具有如上述參考主閂鎖320與圖3所討論的功能，透過相應於具有低邏輯狀態的訊號CD的具有高邏輯狀態的訊號cdn而被致能。
副閂鎖630包含如上述參考副閂鎖330與圖3所討論的反向器INV2與INV3以及傳輸閘TG2與TG3。副閂 鎖630還包含P型電晶體P31與P32、N型電晶體N30與N31以及反向器INV15，且用以接收訊號rn與rnb。在一些實施例中，副閂鎖630包含如上述參考副閂鎖330與圖3所討論的反向器INV4與INV5，且用以接收訊號RESTORE。
電晶體P31、P32、N30與N31串聯配置且耦接於第一電源電壓位準VDD1與參考電壓位準VSS之間。電晶體P31與N31的每一者包含閘極，透過傳輸閘TG2而耦接至反向器INV2的輸出端，且透過傳輸閘TG3而耦接至反向器INV15的輸出端。電晶體P32包含閘極，用以接收時脈訊號clkbb_ret，且電晶體N30包含閘極，用以接收時脈訊號clkb_ret，電晶體P32的源極端耦接至電晶體N30的源極端且耦接至反向器INV2的輸入端，用以接收資料位元B2，且反向器INV15包含輸入端，用以接收資料位元B5。
因此，電晶體P31、P32、N30與N31用以作為反向器，透過傳輸閘TG2且響應於時脈訊號clkbb_ret與clkb_ret而交叉耦接至反向器INV2，且因此，副閂鎖630用以從資料保持電路600輸出代表資料位元B2與B5之其中一者且響應於訊號RESTORE的被閂鎖的資料位元Q。
透過圖6所繪示以及如上述所討論者，資料保持電路600具有如同上述參考資料保持電路100與200與圖1與圖2所討論的功能。與資料保持電路100的其他實施例相比，資料保持電路600包含主閂鎖620與副閂鎖630，主閂鎖620與副閂鎖630具有減少的面積需求與增加的時脈訊號複雜度。因此，資料保持電路600能夠實現上述參考資料保 持電路100與200所討論的益處。
圖7係繪示根據本揭露的一些實施例之資料保持電路700的示意圖。資料保持電路700可用作上述參考圖1所討論的資料保持電路100。
資料保持電路700包含選擇電路310與主閂鎖320，每一者皆已在上述參考資料保持電路300與圖3進行了討論。資料保持電路500也包含副閂鎖730、保持閂鎖740與位準移位電路750，副閂鎖730可用作副閂鎖130的一部分或全部，保持閂鎖740可用作保持閂鎖140的一部分或全部，位準移位電路750可用作位準移位電路150的一部分或全部，其中副閂鎖130、保持閂鎖140與位準移位電路150皆已在上述參考資料保持電路100與圖1進行了討論。
副閂鎖730包含電晶體P6~P8與N6~N8、反向器INV2與INV3以及傳輸閘TG2與TG3，這些都如上述參考副閂鎖330與圖3所討論過，且副閂鎖370用以接收互補的訊號REST與RESTB，而不是用以接收訊號RESTORE。副閂鎖730還包含反向器INV16與INV17。
電晶體P6~P8與N6~N8以及反向器INV2與INV3配置為如同上述參考副閂鎖330與圖3所討論的配置。電晶體P6與N8的閘極與反向器INV3的輸入端透過傳輸閘TG2而耦接至反向器INV2的輸出端，且用以透過傳輸閘TG3來接收資料位元B5。在替代性的閘極配置中，傳輸閘TG2與TG3用以接收訊號REST與RESTB。反向器INV16與INV17串聯配置且用以接收資料位元B2。
因此，電晶體P6~P8與N6~N8用以作為反向器，透過傳輸閘TG2而交叉耦接至反向器INV2，且透過傳輸閘TG3而交叉耦接至資料位元B5，其是響應於訊號REST與RESTB，如以下參考位準移位電路750所討論的。因此，反向器INV16與INV17用以輸出資料位元B3作為訊號sl_b與sl_bb的互補位元對。
因此，副閂鎖730用以從資料保持電路700輸出代表資料位元B2與B5之其中一者且響應於訊號REST與RESTB的被閂鎖的資料位元Q。
保持閂鎖740包含電晶體P13、P14、P19、P23、N12、N18與N21以及反向器INV6與INV7，這些已在上述參考保持閂鎖340與540以及圖3與圖5進行了討論，且保持閂鎖740用以接收控制訊號RETN，而不是接收訊號RESTORE。保持閂鎖740還包含P型電晶體P33~P37、N型電晶體N32~N42以及反向器INV18與INV19。
電晶體P13、P14、P19、P20、P23、N12、N18與N21用以作為位準移位器，相似於上述參考圖5所討論的保持閂鎖540的位準移位器，除了電晶體P23與N12的閘極用以接收訊號sl_b之外，電晶體N18的閘極用以接收訊號sl_bb。位準移位器還包含電晶體P35與N38，彼此串聯配置，且與電晶體P20並聯耦接，包含閘極的電晶體P35與N38的每一者用以接收訊號sl_bb。與上述參考保持閂鎖340與圖3所討論的位準移位器相比較，保持閂鎖740的位準 移位器能夠在第一電源電壓位準與第二電源電壓位準的較寬範圍的電壓值內操作。
電晶體P33、P34、N32與N33串聯配置且耦接於第二電源電壓位準VDD2與參考電壓位準VSS之間，電晶體P36、P37、N41與N42串聯配置且耦接於第二電源電壓位準VDD2與參考電壓位準VSS之間，電晶體N34與N35串聯配置且耦接於電晶體P14的源極端與參考電壓位準VSS之間，且電晶體N39與N40串聯配置且耦接於電晶體P20的源極端與參考電壓位準VSS之間。
電晶體P34、P23、N32與N31的每一者包含源極端，耦接至反向器INV6的輸入端，從而用以輸出訊號LBLQB。電晶體P35、P37、N38與N41的每一者包含源極端，耦接至反向器INV7的輸入端，從而用以輸出與訊號LBLQB互補的訊號LBLQ。電晶體P33、N33與N35的每一者包含閘極，用以接收訊號LBLQ，且電晶體P36、N40與N42的每一者包含閘極，用以接收訊號LBLQB。
電晶體P34、P37、N36與N37之每一者包含閘極，用以接收訊號RTNBB，且電晶體N32、N34、N39與N41之每一者包含閘極，用以接收訊號RTNB。反向器INV18與INV19串聯配置且用以基於第二電源電壓位準VDD2來接收訊號RETN，從而產生互補的訊號RTNB與RTNBB。
因此，電晶體P33、P36、N33、N35、N40與N42用以作為與位準移位器相結合的閂鎖器，以及電晶體 P34、P37、N32、N34、N36、N37、N39與N34，且因此，反向器INV18與INV19用以響應於訊號RETN來控制相結合的位準移位器與閂鎖器。因此，反向器INV6與INV7用以輸出相應的互補訊號BLQB與BLQ作為資料位元B4。
如圖7所繪示以及如上述所討論的，保持閂鎖740用以透過產生具有高邏輯狀態的訊號RTNB與具有低邏輯狀態的訊號RTNBB來響應於具有低邏輯狀態的訊號RETN，從而導通電晶體P34、P37、N32、N34、N39與N41且關斷電晶體N36與N37，以輸出被閂鎖的互補訊號對BLQ與BLQB作為資料位元B4。
保持閂鎖740用以透過產生具有低邏輯狀態的訊號RTNB與具有高邏輯狀態的訊號RTNBB來響應於具有高邏輯狀態的訊號RETN，從而導通電晶體N36與N37且關斷電晶體P34、P37、N32、N34、N39與N41，以保存所接收的互補訊號對sl_b與sl_bb作為資料位元B3。
因此，保持閂鎖740用以輸出代表資料位元B3且響應於訊號RETN的被閂鎖的資料位元B4。
位準移位電路750包含位準移位器750A與750B。位準移位器750A等效於如上述參考資料保持電路500與圖5所討論的位準移位電路550，且因此用以輸出代表資料位元B4的資料位元B5。
位準移位器750B包含P型電晶體P39~P42，N型電晶體N44與N45以及反向器INV20與INV21。電晶體P39~P42、N44與N45以及反向器INV21用以配置為與位 準移位器740A的相應的電晶體P9~P12、N9與N10以及反向器INV11相匹配的配置，且因此用以基於上述參考保持閂鎖740所討論的所接收的訊號RTNB與RTNBB來輸出訊號REST。反向器INV20用以接收訊號REST且輸出訊號RESTB。
因此，位準移位器750B用以響應於互補訊號對RTNB與RTNBB而基於第一電源電壓位準VDD1且基於第二電源電壓位準VDD2來輸出上述參考副閂鎖730所討論的互補訊號對REST與RESTB。
透過圖7所繪示以及如上述所討論者，資料保持電路700具有如同上述參考資料保持電路100與200與圖1與圖2所討論的功能。與資料保持電路100的其他實施例相比，資料保持電路700包含副閂鎖730、保持閂鎖740與位準移位電路750，其能夠於當電源域D1處於斷電模式的期間保持資料位元Q的邏輯狀態，以響應於於電源域D2所接收的單一控制訊號RETN。因此，資料保持電路700能夠實現上述參考資料保持電路100與200所討論的益處。
圖8係繪示根據本揭露的一些實施例之資料保持電路800的示意圖。資料保持電路800可用作上述參考圖1所討論的資料保持電路100。
資料保持電路800包含選擇電路310與主閂鎖320，每一者皆已在上述參考資料保持電路300與圖3進行了討論。資料保持電路800還包含副閂鎖730，其已在上述參考資料保持電路700與圖7進行了討論。資料保持電路800 還包含保持閂鎖840與位準移位電路850，保持閂鎖840可用作保持閂鎖140的一部分或全部，位準移位電路750可用作位準移位電路150的一部分或全部，其中保持閂鎖140與位準移位電路150皆已在上述參考資料保持電路100與圖1進行了討論。
在一些實施例中，資料保持電路不包含選擇電路310，而是主閂鎖320用以接收資料位元D作為資料位元B1。
保持閂鎖840包含電晶體P13、P14、P19、P20、P23、P33~P37、N12、N18、N21與N32~N42以及反向器INV6、INV7、INV18與INV19，這些已在上述參考保持閂鎖740與圖7進行了討論，且保持閂鎖740還包含P型電晶體P43與P44。
電晶體P43耦接於電晶體P13的汲極端與電晶體P14的源極端之間，且包含用以接收訊號sl_b的閘極。電晶體P44耦接於電晶體P19的汲極端與電晶體P20的源極端之間，且包含用以接收訊號sl_bb的閘極。
因此，保持閂鎖840用以具有如同上述參考保持閂鎖740所討論的功能。藉由包含電晶體P43與P44以響應於相應的訊號sl_b與sl_bb來解耦接(decouple)相應的電晶體對P13/P14與P19/P20，與保持閂鎖740相比較，保持閂鎖840能夠具有較低的操作功率。
位準移位電路850包含位準移位器850A與850B。
位準移位器850A包含電晶體P9~P12、P22、N9、N10與N22以及反向器INV11，其被設置為如上述參考位準移位器750A與圖7的配置，位準移位器850A還包含P型電晶體P47與P48。
電晶體P47耦接於電晶體P9的汲極端與電晶體P10的源極端之間，且包含用以接收訊號BLQ的閘極。電晶體P48耦接於電晶體P11的汲極端與電晶體P12的源極端之間，且包含用以接收訊號BLQB的閘極。
因此，位準移位器850A用以具有如同上述參考位準移位器750A所討論的功能。藉由包含電晶體P47與P48以響應於相應的訊號BLQ與BLQB來解耦接(decouple)相應的電晶體對P9/P10與P11/P12，與位準移位器750A相比較，位準移位器850A能夠具有較低的操作功率。
位準移位器850B包含電晶體P38~P42與N43~N45以及反向器INV20與INV21，其被設置為如上述參考位準移位器750B與圖7的配置，位準移位器850B還包含P型電晶體P45與P46。
電晶體P45耦接於電晶體P39的汲極端與電晶體P40的源極端之間，且包含用以接收訊號RTNBB的閘極。電晶體P46耦接於電晶體P41的汲極端與電晶體P42的源極端之間，且包含用以接收訊號RTNB的閘極。
因此，位準移位器850B用以具有如同上述參考位準移位器750B所討論的功能。藉由包含電晶體P45與P46以響應於相應的訊號RTNBB與RTNB來解耦接(decouple) 相應的電晶體對P39/P40與P41/P42，與位準移位器750B相比較，位準移位器850B能夠具有較低的操作功率。
透過圖8所繪示以及如上述所討論者，資料保持電路800具有如同上述參考資料保持電路100與200與圖1與圖2所討論的功能。與資料保持電路100的其他實施例相比，資料保持電路800包含保持閂鎖840與位準移位電路850，其能夠於當電源域D1處於斷電模式的期間保持資料位元Q的邏輯狀態，以響應於於電源域D2所接收的單一訊號RETN，且與資料保持電路700相比較，資料保持電路800能夠具有較低的功耗。因此，資料保持電路800能夠實現上述參考資料保持電路100與200所討論的益處。
圖9係繪示根據本揭露的一些實施例之資料保持電路800的示意圖。資料保持電路800可用作上述參考圖1所討論的資料保持電路100。
於圖9所繪示的方法900的操作的順序僅用於說明，方法900的操作能夠以不同於圖9所繪示的順序來執行。在一些實施例中，除了圖9所繪示的操作之外的操作在圖9所繪示的操作之前、之間、期間和/或之後執行。
在一些實施例中，方法900的一些操作或全部操作是資料保持操作的子集，例如於電路或系統中的斷電循環或睡眠模式(sleep mode)操作。
於操作910，於保持閂鎖的輸入端接收第一邏輯位準，保持閂鎖為第一電源域與第二電源域中的電路的一部分。第一電源域具有第一電源電壓位準且包含主閂鎖與副 閂鎖。第二電源域包含保持閂鎖且具有不同於第一電源電壓位準的第二電源電壓位準。在一些實施例中，第一電源域與第二電源域分別為上述參考圖1與圖2所討論的電源域D1與D2。
接收第一邏輯位準包含接收相應於第一電源電壓位準的第一邏輯位準，第一邏輯位準代表主閂鎖的邏輯狀態。接收第一邏輯位準包含使用位準移位器來將第一邏輯位準的電壓從第一電源電壓位準增加或減少到第二電源電壓位準。在各種實施例中，使用位準移位器包含使用保持閂鎖140、340、540、740與840的其中一者，這些保持閂鎖已在上述參考圖1與圖3至圖8進行了討論。
在各種實施例中，接收第一邏輯位準包含從主閂鎖或副閂鎖接收第一邏輯位準。在各種實施例中，接收第一邏輯位準包含從主閂鎖120、320與620之其中一者或副閂鎖130、330、430、630與730的其中一者來接收資料位元B3，其中，主閂鎖120、320與620以及副閂鎖130、330、430、630與730已在上述參考圖1與圖3至圖8進行了討論。
於操作920，邏輯狀態係儲存於保持閂鎖中以響應於第一邏輯位準。儲存邏輯狀態於保持閂鎖中包含儲存於第二電源域中的邏輯狀態，代表相應於第一電源域的第一邏輯位準。在各種實施例中，儲存邏輯狀態包含儲存保持閂鎖140、340、540、740與840之其中一者的邏輯狀態，其中保持閂鎖140、340、540、740與840已於上述參考圖1與圖3至圖8進行了討論。
在一些實施例中，儲存邏輯狀態包含儲存邏輯狀態以響應於控制訊號。在各種實施例中，儲存邏輯狀態包含儲存邏輯狀態以響應於訊號S與RETN的其中一者，其中訊號S與RETN已於上述參考圖1與圖3至圖8進行了討論。
在一些實施例中，於操作930，於第一電源域上執行斷電循環。執行斷電循環包含第一電源域從通電模式轉變至斷電模式，接著是第一電源域從斷電模式轉變至通電模式，如上述參考資料保持電路100與圖1所討論的。
於操作940，於副閂鎖的輸入端接收第二邏輯位準，第二邏輯位準相應於所儲存的邏輯狀態。在一些實施例中，接收第二邏輯位準包含接收於副閂鎖130的輸入端135接收資料位元B5，其已在上述參考資料保持電路100與圖1進行了討論。
接收第二邏輯位準包含使用位準移位器來將保持閂鎖的輸出端的電壓位準從第二電源電壓位準增加或減少至第一電源電壓位準。在各種實施例中，使用位準移位器包含使用位準移位電路150、350與550的其中一者或位準移位器750A或850A，其已在上述參考圖1與圖3至圖8進行了討論。
在一些實施例中，增加或減少保持閂鎖的輸出電壓位準包含增加或減少訊號互補對的其中一訊號的輸出電壓。在各種實施例中，增加或減少保持閂鎖的輸出電壓位準包含增加或減少由保持閂鎖140、340、540、740與840之其中一者所輸出的資料位元B4的輸出電壓位準，其中， 保持閂鎖140、340、540、740與840已在上述參考圖1與圖3至圖8進行了討論。
在一些實施例中，於操作950，從副閂鎖輸出第三邏輯位準，第三邏輯位準係代表第一邏輯位準。輸出第三邏輯位準包含相應於第一電源域且代表儲存於第二電源域中的邏輯狀態的第三邏輯位準，且所儲存的邏輯位準代表相應於第一電源域的第一邏輯位準。
在一些實施例中，輸出第三邏輯位準包含響應於控制訊號的副閂鎖。在各種實施例中，響應於控制訊號的副閂鎖包含響應於訊號RESTORE與RETN之其中一者，其已在上述參考圖1與圖3至圖8進行了討論。
在一些實施例中，響應於控制訊號包含使用位準移位器來增加或減少控制訊號的電壓位準。在各種實施例中，使用位準移位器包含使用位準移位器750B與850B之其中一者，其已在上述參考圖7與圖8進行了討論。
在各種實施例中，從副閂鎖輸出第三邏輯位準包含從副閂鎖130、330、430、630與730之其中一者輸出資料位元Q，其已在上述參考圖1與圖3至圖8進行了討論。
藉由執行方法900的一些操作或全部操作，電路用以使用於第二電源域中的保持閂鎖來保持資料位元，其中第二電源域中與第一電源域獨立，且第一電源域包含副閂鎖，從而獲得如上述參考資料保持電路100與200所討論的益處。
在一些實施例中，電路包含副閂鎖與保持閂 鎖，副閂鎖包含第一輸入端與輸出端，第一輸入端係耦接至主閂鎖，保持閂鎖包含耦接至輸出端的第二輸入端。主閂鎖與副閂鎖係用以操作於具有第一電源電壓位準的第一電源域，保持閂鎖係用以操作於具有不同於第一電源電壓位準的第二電源電壓位準的第二電源域。所述電路更包含位準移位器，用以將訊號位準從第一電源電壓位準與第二電源電壓位準之其中一者移位至第一電源電壓位準與第二電源電壓位準之其中另一者。在一些實施例中，第一電源電壓位準係高於第二電源電壓位準，且位準移位器係用以操作於第一電源域。在一些實施例中，第二電源電壓位準係高於第一電源電壓位準，且位準移位器係用以操作於第二電源域。在一些實施例中，位準移位器為第一位準移位器用以操作於第一電源域，且所述電路包含第二位準移位器用以操作於第二電源域。在一些實施例中，所述電路包含第三位準移位器用以操作於第一電源域。在一些實施例中，位準移位器係保持閂鎖的一部分，且保持閂鎖用以儲存邏輯狀態，以響應於於輸出端的第一邏輯位準且響應於控制訊號。在一些實施例中，保持閂鎖用以輸出第二邏輯位準，以響應於邏輯狀態且響應於控制訊號。在一些實施例中，位準移位器包含兩對交叉耦接電晶體與耦接於每對交叉耦接電晶體之間的電晶體。在一些實施例中，第二電源域用以於第一電源域不具有第一電源電壓位準的期間具有第二電源電壓位準。
在一些實施例中，積體電路包含第一閂鎖、保持閂鎖與位準移位器。第一閂鎖係電性耦接至第二閂鎖，第 一閂鎖包含位於第一N型井中的第一電晶體。保持閂鎖係電性耦接至第一閂鎖，保持閂鎖包含位於與第一N型井分隔開的第二N型井中的第二電晶體。位準移位器包含位於第一N型井或第二N型井中的第三電晶體。在一些實施例中，第三電晶體位於第一N型井，且所述積體電路包含另一位準移位器，另一位準移位器包含於第二N型井中的第四電晶體。在一些實施例中，所述積體電路包含第一導電元件與第二導電元件，第一導電元件用以將第一閂鎖與第二閂鎖連接至第一電壓源，第二導電元件用以將保持閂鎖連接至與第一電壓源分隔開的第二電壓源。在一些實施例中，第二導電元件包含所述積體電路的金屬一層(metal one layer)的一片段。在一些實施例中，第一導電元件覆蓋第一N型井與第二N型井，且第二導電元件覆蓋第二N型井。
在一些實施例中，保持資料位元的方法，包含：接收保持閂鎖的輸入端的第一邏輯位準；儲存保持閂鎖中的邏輯狀態以響應於第一邏輯位準；以及接收於副閂鎖的輸入端的第二邏輯位準，第二邏輯位準係相應於所儲存的邏輯狀態。其中儲存邏輯狀態與接收第二邏輯位準的至少一者包含使用位準移位器。在一些實施例中，儲存邏輯狀態包含使用位準移位器來增加第一邏輯位準的電壓。在一些實施例中，接收第二邏輯位準包含使用位準移位器來增加保持閂鎖的輸出電壓位準。在一些實施中，增加保持閂鎖的輸出電壓位準包含增加互補對訊號的其中一訊號的輸出電壓。在一些實施例中，副閂鎖係包含於第一電源域中，保持閂鎖係包含於 第二電源域中，且所述方法還包含於第一電源域上執行斷電循環。在一些實施例中，所述方法包含從副閂鎖輸出第三邏輯位準，第三邏輯位準係代表第一邏輯位準。
本領域通常技術人員將容易看出，所揭露的一個或多個實施例實現了如上所述的一個或多個優點。在閱讀了前述說明書之後，通常技術人員將能夠影響如同本文所廣泛揭露的等同物的替換與各種其他實施方式的各種變化。因此，在此授予的保護僅限於所附發明申請專利範圍與其等同物中包含的定義。
100:資料保持電路
110:選擇電路
111、113、115、121、131、133、135、141、143、151:輸入端
112、122、132、134、142、152:輸出端
120:主閂鎖
130:副閂鎖
140:保持閂鎖
150:位準移位電路
B1~B5、D、Q、SI:資料位元
D1、D2:電源域
RESTORE、S、SE:訊號

Claims (5)

  1. 一種資料保持(data retention)電路，包含：一副閂鎖(slave latch)，包含一第一輸入端與一輸出端，其中該第一輸入端係耦接至一主閂鎖(master latch)；以及一保持閂鎖(retention latch)，包含耦接至該輸出端的一第二輸入端；其中該主閂鎖與該副閂鎖係用以操作於具有一第一電源電壓位準的一第一電源域(power domain)；其中該保持閂鎖係用以操作於具有不同於該第一電源電壓位準的一第二電源電壓位準的一第二電源域；以及其中該資料保持電路更包含一位準移位器(level shifter)，用以將一訊號位準從該第一電源電壓位準與該第二電源電壓位準之其中一者移位至該第一電源電壓位準與該第二電源電壓位準之其中另一者；其中該第一電源電壓位準係高於該第二電源電壓位準，其中該位準移位器係用以操作於該第一電源域。
  2. 如申請專利範圍第1項所述之資料保持電路， 其中該位準移位器係一第一位準移位器，用以操作於該第一電源域；以及其中該資料保持電路包含一第二位準移位器，用以操作於該第二電源域。
  3. 如申請專利範圍第2項所述之資料保持電路，其中該資料保持電路更包含一第三位準移位器，用以操作於該第一電源域。
  4. 一種保持資料位元的方法，包含：接收一保持閂鎖的一輸入端的一第一邏輯位準；儲存該保持閂鎖中的一邏輯狀態以響應於該第一邏輯位準，其中儲存該保持閂鎖中的該邏輯狀態包含使用一位準移位器來移位該第一邏輯位準的一訊號位準；使用該保持閂鎖來基於該邏輯狀態而產生一第二邏輯位準；使用一其他位準移位器來移位該第二邏輯位準的一訊號位準，從而產生一第三邏輯位準；以及接收於一副閂鎖的一輸入端的該第三邏輯位準，其中該第三邏輯位準係相應於所儲存的該邏輯狀態。
  5. 如申請專利範圍第4項所述之方法，其中使用該其他位準移位器以移位該第二邏輯位準的該訊號位 準包含使用該其他位準移位器來增加該第二邏輯位準的一電壓。
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