KR20190116065A - 데이터 보존 회로 및 방법 - Google Patents

데이터 보존 회로 및 방법

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KR20190116065A
KR20190116065A KR1020190035946A KR20190035946A KR20190116065A KR 20190116065 A KR20190116065 A KR 20190116065A KR 1020190035946 A KR1020190035946 A KR 1020190035946A KR 20190035946 A KR20190035946 A KR 20190035946A KR 20190116065 A KR20190116065 A KR 20190116065A
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샹-치 시에
리-청 루
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Abstract

회로는 마스터 래치에 커플링된 제 1 입력 및 출력을 포함하는 슬레이브 래치, 및 출력에 커플링된 제 2 입력을 포함하는 보존 래치를 포함한다. 마스터 래치 및 슬레이브 래치는 제 1 전력 공급 전압 레벨을 갖는 제 1 전력 도메인에서 동작하도록 구성되며, 보존 래치는 제 1 전력 공급 전압 레벨과는 상이한 제 2 전력 공급 전압 레벨을 갖는 제 2 전력 도메인에서 동작하도록 구성되고, 상기 회로는 제 1 전력 공급 전압 레벨 또는 제 2 전력 공급 전압 레벨 중 하나로부터 제 1 전력 공급 전압 레벨 또는 제 2 전력 공급 전압 레벨 중 다른 하나로 신호 레벨을 시프트하도록 구성된 레벨 시프터를 더 포함한다.

Description

데이터 보존 회로 및 방법{DATA RETENTION CIRCUIT AND METHOD}
본 발명은 데이터 보존 회로 및 방법에 관한 것이다.
전자 회로는 때때로 에너지를 절약하고 배터리 수명을 연장하기 위해 사용하지 않는 동안 전력 다운되는 하나 이상의 부분을 포함한다. 연속성을 제공하기 위해, 데이터 비트는 종종 전력 다운 이벤트 전에 저장되고, 그 후 전력 다운된 부분의 전력이 다시 들어오면 이전 회로 위치로 복원된다. 데이터 비트는 전형적으로 래치 회로를 사용하여 저장된다.
본 개시의 양상은 첨부 도면과 함께 판독될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업상 표준 시행에 따라 다양한 피처들이 일정한 비율로 그려지지 않았음이 주목된다. 실제, 다양한 피처들의 치수는 설명의 명료함을 위해 임의로 확대 또는 축소될 수 있다.
도 1은 일부 실시예에 따른 데이터 보존 회로의 도면이다.
도 2는 일부 실시예에 따른 데이터 보존 집적 회로의 도면이다.
도 3은 일부 실시예에 따른 데이터 보존 회로의 도면이다.
도 4는 일부 실시예에 따른 데이터 보존 회로의 도면이다.
도 5는 일부 실시예에 따른 데이터 보존 회로의 도면이다.
도 6은 일부 실시예에 따른 데이터 보존 회로의 도면이다.
도 7은 일부 실시예에 따른 데이터 보존 회로의 도면이다.
도 8은 일부 실시예에 따른 데이터 보존 회로의 도면이다.
도 9는 일부 실시예에 따라 데이터 비트를 보존하는 방법의 도식이다.
이하 개시는 제공되는 본 발명내용의 상이한 피처들을 구현하기 위한 많은 상이한 실시예들 또는 예시들을 제공한다. 컴포넌트, 값, 동작, 재료, 배치 등의 특정 예가 본 개시를 간단히하기 위해 이하에 설명된다.의 특정 예시들이 본 개시를 간략화하기 위해 이하에 설명된다. 물론, 이들은 단지 예시를 위한 것이며 한정을 의도하는 것은 아니다. 다른 컴포넌트, 값, 동작, 재료, 배치 등이 고려된다. 예를 들어, 다음의 설명에서 제 2 피처 상부 또는 위에 제 1 피처를 형성하는 것은 제 1 피처와 제 2 피처가 직접 접촉하여 형성된 실시예를 포함할 수 있고, 또한 제 1 피처와 제 2 피처가 직접 접촉하지 않도록 제 1 피처와 제 2 피처 사이에 추가의 피처가 형성될 수 있는 실시예도 포함할 수 있다. 또한, 본 개시는 다양한 예시들에서 참조 부호들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 위한 것이고, 그 자체가 개시된 다양한 실시예들 및/또는 구성들 사이의 관계를 설명하는 것은 아니다.
또한, 도면들에서 도시된 하나의 요소 또는 피처에 대한 다른 요소(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "하위", "위", "상위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 본 명세서에서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향 외에 이용 또는 동작 중에 있는 디바이스의 상이한 배향들을 포함하도록 의도된 것이다. 장치는 이와 다르게 배향될 수 있고(90° 회전되거나 또는 다른 배향에 있음), 여기서 이용되는 공간 상대적 기술어들은 그에 따라 해석될 수 있다.
데이터 보존 회로는 마스터 래치, 슬레이브 래치 및 벌룬(balloon) 래치라고도 하는 보존 래치를 포함한다. 마스터 래치 및 슬레이브 래치는 제 1 전력 공급 전압 레벨을 갖는 제 1 전력 도메인에서 동작하도록 구성되며, 보존 래치는 제 1 전력 공급 전압 레벨과는 독립적인 제 2 전력 공급 전압 레벨을 갖는 제 2 전력 도메인에서 동작하도록 구성된다. 보존 래치는 논리 레벨을 제 1 전력 공급 전압 레벨로부터 제 2 전력 공급 전압 레벨로 시프트하도록 구성되며, 데이터 보존 회로는 논리 레벨을 제 2 전력 공급 전압 레벨로부터 제 1 전력 공급 전압 레벨로 시프트하도록 구성된 제 1 전력 도메인 내의 레벨 시프터를 포함한다.
그에 따라, 데이터 보존 회로는 제 2 전력 공급 전압 레벨을 이용하여 보존 래치를 동작시킴으로써 제 1 전력 도메인이 전력 다운되었을 기간 동안에 데이터 비트를 보존할 수 있다. 제 1 전력 공급 전압 레벨과는 상이한 제 2 전력 공급 전압 레벨을 사용할 수 있으므로, 데이터 보존 회로는 제 1 전력 공급 전압 레벨과는 상이한 제 2 전력 공급 전압 레벨을 사용하지 않는 접근법에 비해, 회로 애플리케이션 및 집적 회로(integrated circuit; IC) 레이아웃 내의 배치 모두에 대해 융통성이 증가되었다.
도 1은 일부 실시예에 따른 데이터 보존 회로(100)의 도면이다. 데이터 보존 회로(100)는 전력 도메인(D1)에서 데이터 비트들(D 및 SI)을 수신하고, 선택 신호(SE) 및 하나 이상의 클럭 신호(도시되지 않음)에 응답하여 전력 도메인(D1)에서 수신된 데이터 비트들 중 하나를 나타내는(representative of) 래치된 데이터 비트(Q)를 출력하고, 전력 도메인(D1)과는 별도의 전력 도메인(D2)에서 수신된 데이터 비트들(D 또는 SI) 중 하나를 나타내는 데이터 비트를 보존하도록 구성된 전자 회로이다.
다양한 실시예에서, 데이터 보존 회로(100)는 플립-플롭 회로, 보존 플립-플롭 회로, 보존 플롭 회로, 벌룬 플립-플롭 회로 또는 벌룬 플롭 회로로서 지칭된다. 일부 실시예에서, 데이터 보존 회로(100)는 IC, 예를 들어, 도 2와 관련하여 이하 논의되는 데이터 보존 IC(200)이다.
전력 도메인(D1)은 데이터 보존 회로(100)가 동작하도록 구성된 회로(도시되지 않음)의 제 1 부분이다. 전력 도메인(D1)은 전력 온 모드 및 전력 다운 모드에서 전력을 공급하도록 구성되는, 하나 이상의 제 1 전력 노드, 예를 들어 도 2와 관련하여 후술되는 전력 노드(V1N), 및 하나 이상의 제 1 기준 노드(도 1에 도시되지 않음), 예를 들어 도 2와 관련하여 후술되는 기준 노드(VSSN)를 포함한 제 1 전력 분배 장치를 포함한다.
전력 도메인(D2)은 데이터 보존 회로(100)가 동작하도록 구성된 회로의 제 2 부분이다. 전력 도메인(D2)은 전력 온 모드에서 전력을 공급하도록 구성되는, 하나 이상의 제 2 전력 노드, 예를 들어 도 2와 관련하여 후술되는 전력 노드(V2N), 및 하나 이상의 제 2 기준 노드(도 1에 도시되지 않음), 예를 들어 도 2와 관련하여 후술되는 기준 노드(VSSN)를 포함한 제 2 전력 분배 장치를 포함한다.
전력 온 모드에서, 전력 도메인(D1)의 하나 이상의 제 1 전력 노드는, 하나 이상의 제 1 기준 노드 상에, 제 1 전력 공급 전압 레벨, 예를 들어 도 2 내지 도 8과 관련하여 후술되는 전력 공급 전압 레벨(VDD1), 및 기준 전압 레벨, 예를 들어 도 2 내지 도 8과 관련하여 후술되는 그라운드 또는 기준 전압 레벨(VSS)을 가진다. 전력 다운 모드에서, 전력 도메인(D1)의 하나 이상의 제 1 전력 노드는 기준 전압 레벨에서 또는 그 부근에서 전력 다운 전압 레벨을 가진다.
전력 온 모드에서, 전력 도메인(D2)의 하나 이상의 제 2 전력 노드는, 기준 전압 레벨에 대해, 제 2 전력 공급 전압 레벨, 예를 들어 도 2 내지 도 8과 관련하여 후술되는 전력 공급 전압 레벨(VDD2)를 갖도록 구성된다. 데이터 보존 회로가 동작하도록 구성된 회로는, 전력 도메인(D1)이 전력 온 모드로 동작하고 있는 기간 동안과 전력 도메인(D1)이 전력 다운 모드로 동작하고 있는 기간 동안에 전력 온 모드로 동작하도록 구성된 전력 도메인(D2)을 포함한다.
다양한 실시예에서, 전력 도메인(D2)의 제 2 전력 공급 전압 레벨은 전력 도메인(D1)의 제 1 전력 공급 전압 레벨보다 작거나, 동등하거나, 크다.
데이터 보존 회로(100)는 전력 도메인(D1)에 있는 선택 회로(110), 마스터 래치(120), 슬레이브 래치(130) 및 레벨 시프트 회로(150), 및 전력 도메인(D2)에 있는 보존 래치(140)를 포함한다. 선택 회로(110)는 데이터 비트(D)를 수신하도록 구성된 입력(111) , 데이터 비트(SI)를 수신하도록 구성된 입력(113) , 신호(SE)를 수신하도록 구성된 입력(115), 및 마스터 래치(120)의 입력(121)에 커플링된 출력(112)을 포함한다. 마스터 래치(120)는 슬레이브 래치(130)의 입력(131)에 커플링된 출력(123)을 포함한다.
슬레이브 래치(130)는 하나 이상의 제어 신호, 예를 들어 신호(RESTORE)를 수신하도록 구성된 입력(133), 데이터 비트(Q)를 출력하도록 구성된 출력(132), 및 보존 래치(140)의 입력(141)에 커플링된 출력(134)을 포함한다. 보존 래치(140)는 하나 이상의 신호, 예를 들어 신호(S)를 수신하도록 구성된 입력(143), 및 레벨 시프트 회로(150)의 입력(151)에 커플링된 출력(142)을 포함한다. 레벨 시프트 회로(150)는 슬레이브 래치(130)의 입력(135)에 커플링된 출력(152)을 포함한다. 일부 실시예에서, 마스터 래치(120)는 보존 래치(140)의 입력(141)에 커플링된 출력(123)(도시되지 않음)을 포함하고, 슬레이브 래치(130)는 입력(131)을 포함하지 않는다.
2개 이상의 회로 소자는, 2개 이상의 회로 소자들 사이에 하나 이상의 논리 디바이스, 예를 들어 인버터 또는 논리 게이트를 포함하는 하나 이상의 간접 신호 접속부 및/또는 하나 이상의 직접 신호 접속부에 기초하여 커플링되는 것으로 고려된다. 일부 실시예에서, 2개 이상의 커플링된 회로 소자 사이의 신호 통신은 하나 이상의 논리 디바이스에 의해 변경, 예를 들어, 반전되거나 또는 조건부(conditional)가 될 수 있다.
데이터 보존 회로(100)와 관련하여 논의된 데이터 비트 및 신호는 논리 상태에 대응하는 하나 이상의 전압 레벨을 갖도록 구성된다. 하이(high) 논리 상태는 제 1 미리 결정된 문턱값 이상의 전압 레벨에 대응하고, 로우(low) 논리 상태는 제 2 미리 결정된 문턱값 이하의 전압 레벨에 대응한다.
전력 도메인(D1)에서, 제 1 미리 결정된 문턱값은 제 1 전력 공급 전압 레벨에서 또는 그 부근에서의 전압 레벨에 대응하고, 전력 도메인(D2)에서, 제 1 미리 결정된 문턱값은 제 2 전력 공급 전압 레벨에서 또는 그 부근에서의 전압 레벨에 대응한다. 제 2 미리 결정된 문턱값은 전력 도메인(D1 및 D2)의 기준 전압 레벨에서 또는 그 부근에서의 전압 레벨에 대응한다.
래치 회로, 예를 들어, 마스터 래치(120), 슬레이브 래치(130) 또는 보존 래치(140)는 하나 이상의 교차-커플링된 반전 논리 디바이스를 포함하는 전자 회로이며, 그에 따라 수신된 데이터 비트 또는 상보적 쌍의 데이터 비트의 2개의 가능한 논리 상태를 나타내는 2개의 논리 상태 중 하나를 유지하도록 구성된다.
선택 회로(110)는 각각의 입력(111 또는 113)에서 수신되고 입력(115)에서 수신된 신호(SE)에 응답하여 선택되는 데이터 비트(D 또는 SI) 중 하나에 응답하여 출력(112)에서 데이터 비트(B1)를 출력하도록 구성된 전자 회로이다. 다양한 실시예에서, 선택 회로(110)는 선택된 데이터 비트(D 또는 SI)로서 또는 선택되고 반전된 데이터 비트(D 또는 SI)로서 데이터 비트(B1)를 출력하도록 구성된다.
그에 따라, 선택 회로(110)는 선택된 데이터 비트(D 또는 SI)를 나타내는 데이터 비트(B1)를 마스터 래치(120)로 전달(pass)하도록 구성된다. 일부 실시예에서, 선택 회로(110)는 멀티플렉서를 포함한다. 일부 실시예에서, 데이터 보존 회로(100)는 선택 회로(110)를 포함하지 않고, 데이터 비트(D 또는 SI)를 나타내는 데이터 비트(B1)을 마스터 래치(120)에 전달하도록 구성된 버퍼 또는 인버터(도시되지 않음)를 포함한다. 회로(100)는 선택 회로(110)를 포함하지 않고, 마스터 래치(120)는 데이터 보존 회로(100) 이외의 회로(도시 생략)로부터 입력(121)에서 데이터 비트(B1)을 수신하도록 구성된다.
마스터 래치(120)는 수신된 데이터 비트(B1)에 기초하여 입력(121)에서 데이터 비트(B1)를 수신하고 출력(122)에서 데이터 비트(B2)를 출력하고, 하나 이상의 클럭 신호(도 1에 도시되지 않음)에 응답하여 선택적으로 래치되도록 구성된 래치 회로이다. 다양한 실시예에서, 마스터 래치(120)는 데이터 비트(B2)를 래치된 데이터 비트(B1) 또는 래치된 반전 데이터 비트(B1)로서 출력하도록 구성된다. 그에 따라, 마스터 래치(120)는 데이터 비트(B1)를 나타내는 래치된 데이터 비트(B2)를 슬레이브 래치(130)로 전달하도록 구성된다.
슬레이브 래치(130)는 입력(131)에서 래치된 데이터 비트(B2), 입력(135)에서 레벨 시프트 회로(150)로부터의 데이터 비트(B5), 및 입력(133)에서 신호(RESTORE)를 수신하도록 구성된 래치 회로이다. 슬레이브 래치(130)의 출력(134)은 래치된 데이터 비트(B2)에 기초하여 데이터 비트(B3)를 출력하도록 구성되고, 출력(132)은 신호(RESTORE)에 응답하여 래치된 데이터 비트(B2 또는 B5) 중 하나에 기초하여 데이터 비트(Q)를 출력하고, 하나 이상의 클럭 신호(도 1에 도시되지 않음)에 응답하여 래칭되도록 구성된다.
다양한 실시예에서, 슬레이브 래치(130)는 래치된 데이터 비트(B2), 반전된 래치된 데이터 비트(B2), 또는 래치된 데이터 비트(B2)에 기초한 상보적인 비트 쌍으로서 데이터 비트(B3)를 출력하도록 구성된다. 그에 따라, 슬레이브 래치(130)는 데이터 비트(B2)를 나타내는 데이터 비트(B3)를 보존 래치(140)에 전달하도록 구성된다. 일부 실시예에서, 슬레이브 래치(130)는 데이터 비트(B2) 또는 출력 데이터 비트(B3)을 수신하도록 구성되지 않으며, 마스터 래치(120)는 보존 래치(140)에 데이터 비트(B3)로서 데이터 비트(B2)를 전달하도록 구성된다.
슬레이브 래치(130)는 동작시, 데이터 비트(B2)에 기초하여 데이터 비트(Q)를 출력함으로써 하이 또는 로우 논리 상태 중 하나를 갖는 신호(RESTORE)에 응답하고, 데이터 비트(B5)에 기초하여 데이터 비트(Q)를 출력함으로써 하이 또는 로우 논리 상태 중 다른 하나를 갖는 신호(RESTORE)에 응답하도록 구성된다. 다양한 실시예에서, 슬레이브 래치(130)는 데이터 비트(B2 또는 B5) 중 래치된 하나의 데이터 비트, 반전된 데이터 비트(B2 또는 B5) 중 래치된 하나의 반전된 데이터 비트, 또는 데이터 비트(B2 또는 B5) 중 래치된 하나의 데이터 비트에 기초한 상보적인 비트 쌍으로서 데이터 비트(Q)를 출력하도록 구성된다. 그에 따라, 슬레이브 래치(130)는 데이터(RESTORE)에 기초하여 데이터 보존 회로(100)로부터 데이터 비트(B2 또는 B5) 중 하나를 나타내는 래치된 데이터 비트(Q)를 출력하도록 구성된다.
보존 래치(140)는 입력(141)에서 슬레이브 래치(130) 또는 마스터 래치(120)로부터의 데이터 비트(B3)을 수신하고, 입력(143)에서 신호(S)를 수신하고, 데이터 비트(B3)에 기초하여 출력(142)에서 데이터 비트(B4)를 출력하고, 및 하나 이상의 클럭 신호(도 1에 도시되지 않음)에 응답하여 래치되도록 구성된다. 다양한 실시예에서, 보존 래치(140)는 데이터 비트(B4)를 래치된 또는 언래치된(unlatched) 데이터 비트(B3), 래치된 또는 언래치된 반전된 데이터 비트(B3), 상보적인 비트 쌍(B3) 중 래치된 또는 언래치된 미리 결정된 하나의 비트, 또는 래치된 또는 언래치된 데이터 비트(B3)에 기초한 상보적인 비트 쌍으로서 출력하도록 구성된다.
전력 도메인(D1)에 포함됨으로써, 슬레이브 래치(130)는 제 1 전력 공급 전압 레벨에 대응하는 하이 논리 상태 또는 기준 전압 레벨에 대응하는 로우 논리 상태 중 하나 또는 조합을 갖는 데이터 비트(B3)을 출력하도록 구성된다. 전력 도메인(D2)에 포함됨으로써, 보존 래치(140)는 각각의 제 2 전력 공급 전압 레벨 및 기준 전압 레벨에 대응하는 하이 및 로우 논리 상태를 갖는 데이터 비트 및 신호를 사용하여 동작하도록 구성된다. 그에 따라, 보존 래치(140)는 데이터 비트(B3)의 하이 논리 상태를 제 1 전력 공급 전압 레벨로부터 제 2 전력 공급 전압 레벨로 시프트하도록 구성된 하나 이상의 레벨 시프터(도 1에 도시되지 않음)를 포함한다.
보존 래치(140)는 동작시, 데이터 비트(B4)를 래치하고 데이터 비트(B4)를 래치된 데이터 비트(B4)로서 출력함으로써 하이 또는 로우 논리 상태 중 하나를 갖는 신호(S)에 응답하여, 그리고 데이터 비트(B4)를 언래치된 데이터 비트(B4)로서 출력함으로써 하이 또는 로우 논리 상태 중 다른 하나를 갖는 신호(S)에 응답하도록 구성된다. 이에 따라, 보존 래치(140)는 신호(S)에 기초하여 레벨 시프트 회로(150)에 데이터 비트(B3)를 나타내는 래치된 또는 언래치된 데이터 비트(B4)를 전달하도록 구성된다.
레벨 시프트 회로(150)는 입력(151)에서 보존 래치(140)로부터의 데이터 비트(B4)를 수신하고, 데이터 비트(B4)에 기초하여 출력(152)에서 데이터 비트(B5)를 출력하도록 구성된 전자 회로이다. 다양한 실시예에서, 레벨 시프트 회로(150)는 데이터 비트(B5)를 데이터 비트(B4), 반전된 데이터 비트(B4), 또는 상보적인 비트 쌍(B4) 중 미리 결정된 하나의 비트로서 출력하도록 구성된다.
전력 도메인(D2)에 포함됨으로써, 보존 래치(140)는 제 2 전력 공급 전압 레벨에 대응하는 하이 논리 상태 또는 기준 전압 레벨에 대응하는 로우 논리 상태 중 하나 또는 조합을 갖는 데이터 비트(B4)를 출력하도록 구성된다. 전력 도메인(D1)에 포함됨으로써, 레벨 시프트 회로(150)는 각각의 제 1 전력 공급 전압 레벨 및 기준 전압 레벨에 대응하는 하이 및 로우 논리 상태를 갖는 데이터 비트 및 신호를 사용하여 동작하도록 구성된다.
그에 따라, 레벨 시프트 회로(150)는 데이터 비트(B4)의 하이 논리 상태를 제 2 전력 공급 전압 레벨로부터 제 1 전력 공급 전압 레벨로 시프트하도록 구성된 하나 이상의 레벨 시프터(도 1에 도시되지 않음)를 포함한다. 그에 따라, 레벨 시프트 회로(150)는 데이터 비트(B4)를 나타내는 데이터 비트(B5)를 슬레이브 래치(130)에 전달하도록 구성된다.
일부 실시예에서, 제 1 전력 공급 전압 레벨은 제 2 전력 공급 전압 레벨보다 높고, 보존 래치(140)는 데이터 비트(B3) 의 하이 논리 상태를 다운시프트하도록 구성되며, 레벨 시프트 회로(150)는 데이터 비트(B4)의 하이 논리 상태를 업시프트하도록 구성된다. 일부 실시예에서, 제 1 전력 공급 전압 레벨은 제 2 전력 공급 전압 레벨보다 낮고, 보존 래치(140)는 데이터 비트(B3)의 하이 논리 상태를 업 시프트하도록 구성되며, 레벨 시프트 회로(150)는 데이터 비트(B4)의 하이 논리 상태를 다운시프트하도록 구성된다. 일부 실시예에서, 제 1 전력 공급 전압 레벨은 제 2 전력 공급 전압 레벨과 동등하고, 보존 래치(140)는 데이터 비트(B3)의 하이 논리 상태를 유지하도록 구성되며, 레벨 시프트 회로(150)는 데이터 비트(B4)의 하이 논리 상태를 유지하도록 구성된다.
이에 따라, 데이터 보존 회로(100)는 전력 도메인(D1 및 D2)이 전력 온 모드로 동작하는 기간 동안에 데이터 비트(D 및 SI) 및 신호(SE)를 수신하도록 구성된다. 선택 회로(110)는 신호(SE)에 기초하여 데이터 비트(D 또는 SI)를 나타내는 데이터 비트(B1)를 마스터 래치(120)에 전달하고, 마스터 래치(120)는 데이터 비트(B1)을 나타내는 래치된 데이터 비트(B2)를 슬레이브 래치(130)에 전달하고, 슬레이브 래치(130)는 래치된 데이터 비트(B2)를 나타내는 데이터 비트(B3)을 보존 래치(140)에 전달하도록 구성되고, 보존 래치(140)는 데이터 비트(B3)을 나타내는 레벨 시프트된 데이터 비트(B4)를 레벨 시프트 회로(150)에 전달하도록 구성되고, 슬레이브 래치(130)는 레벨 시프트 회로(150)로부터 수신된 데이터 비트(B5) 또는 마스터 래치(120)로부터 수신된 데이터 비트(B2)를 나타내는 데이터 비트(Q)를 출력하도록 구성된다.
동작시, 제어 신호, 예를 들어 신호(RESTORE)의 제 1 논리 상태에 기초하여, 슬레이브 래치(130)는 래치된 데이터 비트(B2)를 나타내는 래치된 데이터 비트(Q)를 출력한다. 데이터 비트(B2)는 데이터 비트(B1)를 나타내고 데이터 비트(B1)는 수신된 데이터 비트(D 또는 SI) 중 선택된 하나를 나타내므로 데이터 비트(Q)의 논리 상태는 선택된 데이터 비트(D 또는 SI)의 논리 상태를 나타낸다.
제어 신호, 예를 들어 신호(S)의 제 1 논리 상태에 기초하여, 보존 래치(140)는 데이터 비트(B3)을 나타내는 레벨 시프트되고 언래치된 데이터 비트(B4)를 레벨 시프트 회로(150)에 전달하고, 레벨 시프트 회로(150)는 데이터 비트(B4)를 나타내는 레벨 시프트된 데이터 비트(B5)를 슬레이브 래치(130)에 전달한다. 제어 신호 트랜지션(transition), 예를 들어 신호(S)의 제 1 논리 상태로부터 신호(S)의 제 2 논리 상태로의 트랜지션에 응답하여, 보존 래치(140)는 레벨 시프트된 데이터 비트(B4)를 래치하고, 레벨 시프트되고 래치된 데이터 비트(B4)를 레벨 시프트 회로(150)에 출력한다. 데이터 비트(B4)는 데이터 비트(B3)를 나타내고 데이터 비트(B3)는 데이터 비트(B2)를 나타내기 때문에 레벨 시프트되고 래치된 데이터 비트(B4)의 논리 상태는 수신된 데이터 비트(D 또는 SI) 중 선택된 하나의 논리 상태를 나타낸다.
전력 온 모드로부터 전력 다운 모드로 트랜지션하는 전력 도메인(D1)에 응답하여, 선택 회로(110), 마스터 래치(120), 슬레이브 래치(130) 및 레벨 시프트 회로(150)는 비동작 상태가 되고, 데이터 비트(D, SI , B1, B2, B3, B5 및 Q)의 논리 상태는 유지되지 않는다. 전력 도메인(D2)은 전력 온 모드로 계속되기 때문에, 보존 래치(140)는 레벨 시프트되고 래치된 데이터 비트(B4)를 레벨 시프트 회로(150)에 계속 출력한다.
전력 다운 모드로부터 전력 온 모드로 복귀한 전력 도메인(D1)에 응답하여, 선택 회로(110), 마스터 래치(120), 슬레이브 래치(130) 및 레벨 시프트 회로(150)는 동작 상태가 되고, 데이터 비트(D, SI, B1, B2, B3 및 Q)의 논리 상태는 제어되지 않는다. 전력 도메인(D2)이 전력 온 모드로 계속되기 때문에, 보존 래치(140)는 레벨 시프트되고 래치된 데이터 비트(B4)를 레벨 시프트 회로(150)로 계속 출력하고, 레벨 시프트 회로(150)는 레벨 시프트되고 래치된 데이터 비트(B4)에 기초하여 레벨 시프트된 데이터 비트(B5)를 슬레이브 래치(130)에 전달한다.
데이터 비트(B5)는 데이터 비트(B4)에 기초하고 데이터 비트(B4)의 논리 상태는 전력 도메인(D1)이 전력 다운 모드로 트랜지션되기 전에 수신되고 선택된 데이터 비트(D 또는 SI)의 논리 상태를 나타내므로, 논리 상태 데이터 비트(B5)는 전력 도메인(D1)이 전력 다운 모드로 트랜지션되기 전에 수신되고 선택된 데이터 비트(D 또는 SI)의 논리 상태를 나타낸다.
제어 신호 트랜지션, 예를 들어, 신호(RESTORE)의 제 1 논리 상태로부터 신호(RESTORE)의 제 2 논리 상태로의 트랜지션에 응답하여, 슬레이브 래치(130)는 레벨 시프트된 데이터 비트(B5)에 기초하여 래치된 데이터 비트(Q)를 출력한다. 래치된 데이터 비트(Q)는 데이터 비트(B5)에 기초하기 때문에, 데이터 비트(Q)의 논리 상태는 전력 도메인(D1)이 전력 다운 모드로 트랜지션되기 전에 수신되고 선택된 데이터 비트(D 또는 SI)의 논리 상태를 나타낸다. 그에 따라, 전력 도메인(D1)이 전력 온 모드로 복귀한 후의 데이터 비트(Q)의 논리 상태는 전력 도메인(D1)이 전력 다운 모드로 트랜지션되기 전의 데이터 비트(Q)의 논리 상태와 일치한다.
이에 따라, 데이터 보존 회로(100)는 제 1 전력 공급 전압 레벨과는 독립적 인 제 2 전력 공급 전압 레벨을 갖는 전력 도메인(D2)에서 보존 래치(140)를 동작시킴으로써, 전력 도메인(D1)이 전력 다운 모드에 있는 기간 동안에 데이터 비트(Q)의 논리 상태를 보존할 수 있다. 제 1 전력 공급 전압 레벨과는 상이한 제 2 전력 공급 전압 레벨을 사용할 수 있으므로, 데이터 보존 회로(100)는 제 1 전력 공급 전압 레벨과는 돌립적인 제 2 전력 공급 전압 레벨을 사용하지 않는 접근법에 비해 IC 레이아웃 내의 회로 애플리케이션 및 배치 모두에 대한 융통성이 증가하였다.
제 1 전력 공급 전압 레벨보다 낮은 제 2 전력 공급 전압 레벨을 사용할 수 있으므로, 데이터 보존 회로(100)는 또한 데이터를 보존하기 위해 사용되는 제 2 전력 공급 전압 레벨이 제 1 전력 공급 전압 레벨과 동등한 접근법보다 더 낮은 전력을 사용하여 더 낮은 누설 전류를 가지고 데이터를 보존할 수 있다.
도 2는 일부 실시예에 따른 데이터 보존 IC(200)의 도면이다. 데이터 보존 IC(200)는 도 1과 관련하여 상술된 데이터 보존 회로(100)의 비제한적인 예시이다.
도 2는 도 1과 관련하여 상술된 전력 도메인(D1 및 D2)을 포함하는 데이터 보존 IC(200)의 평면도를 도시한다. 데이터 보존 IC(200)는 또한 전력 노드(V1N 및 V2N), 기준 노드(VSSN), 게이트 구조물(G), 산화물 확산 또는 규정(definition)(OD)으로도 지칭되는 활성 에리어(AA) 및 n웰(NW1 및 NW2)을 포함한다.
도 2에 도시된 전력 노드(V1N 및 V2N), 기준 노드(VSSN), 게이트 구조물(G), 활성 에리어(AA) 및 n웰(NW1 및 NW2)는 단지 설명을 위한 것이다. 다양한 실시예에서, 데이터 보존 IC(200)는 더 많거나 더 적은 수의 전력 노드(V1N 또는 V2N), 기준 노드(VSSN), 게이트 구조물(G), 활성 에리어(AA) 또는 n웰(NW1 또는 NW2) 중 하나 이상을 포함한다.
전력 노드(V1N)는 제 1 전력 공급 전압 레벨(VDD1)을 갖는 전력원(도시되지 않음)을 전력 도메인(D1)의 회로 컴포넌트에 접속하도록 구성된 하나 이상의 도전성 요소이다. 도 2에 도시된 실시예에서, 전력 노드(V1N)는 전력 도메인(D1 및 D2)을 가로 질러 연장된다. 일부 실시예에서, 전력 노드(V1N)는 전력 도메인(D2)으로 연장되지 않는다.
도 2는 전력 노드(V1N)의 단일 금속 세그먼트를 나타낸다. 다양한 실시예에서, 전력 노드(V1N)는 명료함을 목적으로 도 2에 도시되지 않은 단일 금속 세그먼트 외에 하나 이상의 금속 세그먼트를 포함한다. 일부 실시예에서, 전력 노드(V1N)는 IC의 금속 3 층의 하나 이상의 세그먼트를 포함한다.
각각의 기준 노드(VSSN)는 기준 전압 레벨(VSS)을 갖는 그라운드 또는 다른 전압 기준을 전력 도메인(D1 및 D2) 각각의 회로 컴포넌트에 접속하도록 구성된 하나 이상의 도전성 요소이다. 도 2에 도시된 실시예에서, 각각의 기준 노드(VSSN)는 전력 도메인(D1 및 D2)을 가로 질러 연장된다. 일부 실시예에서, 주어진 기준 노드(VSSN)은 전력 도메인(D1 또는 D2) 중 하나로 연장되지 않는다.
도 2는 각각의 기준 노드(VSSN)의 단일 금속 세그먼트를 도시한다. 다양한 실시예에서, 기준 노드(VSSN) 중 하나 또는 둘 모두는 명료함을 목적으로 도 2에 도시되지 않은 단일 금속 세그먼트 외에 하나 이상의 금속 세그먼트들을 포함한다. 일부 실시예에서, 기준 노드(VSSN) 중 하나 또는 둘 모두는 IC의 금속 3 층의 세그먼트를 포함한다.
전원 노드(V2N)는 제 2 전력 공급 전압 레벨(VDD2)을 갖는 전력원(도시되지 않음)을 전력 도메인(D2)의 회로 컴포넌트에 커플링하도록 구성된 하나 이상의 도전성 요소이다. 도 2에 도시된 실시예에서, 전력 노드(V2N)는 금속 세그먼트(MH) 및 비아(V0)에 의해 금속 세그먼트(MH)에 전기적으로 접속된 금속 세그먼트(MV)를 포함한다.
다양한 실시예에서, 금속 세그먼트(MH)는 IC의 금속 0 층 또는 금속 1 층 중 하나의 세그먼트이고, 금속 세그먼트(MV)는 IC의 금속 0 층 또는 금속 1 층 중 다른 하나의 세그먼트이며, 비아(V0)는 금속 0 층과 금속 1 층 사이의 IC의 금속 0 비아(metal zero via)이다. 다양한 실시예에서, 데이터 보존 IC(200)는 그렇지 않으면 전력 도메인(D2)에서 제 2 전력 공급 전압(VDD2)을 반송(carry)하도록 구성된 비아(V0) 및 금속 세그먼트(MH 및 MV) 중 하나 이상을 포함한다.
다양한 실시예에서, 데이터 보존 IC(200)는 비아(V0) 및 금속 세그먼트(MH 및 MV) 중 하나 이상을 포함하지 않고/않거나 전력 도메인(D2)에서 제 2 전력 공급 전압(VDD2)을 반송하도록 구성된 금속 세그먼트(MH 및 MV) 및 비아(VO) 이외의 하나 이상의 금속 세그먼트를 포함한다.
전력 도메인(D1 및 D2) 각각은 복수의 활성 에리어(AA) 위에 놓인 복수의 게이트 구조물(G)을 포함하며, 그에 따라 데이터 보존 IC(200)에 포함된 복수의 트랜지스터(라벨링되지 않음)를 정의한다. 도 2에 도시된 바와 같이, 활성 에리어(AA) 각각의 전체는 전력 도메인(D1 또는 D2) 중 하나에 포함된다. 다양한 실시예에서, 활성 에리어(AA) 중 하나 이상은 전력 도메인(D1 및 D2) 모두를 가로 질러 연장된다.
도 2에 도시된 피처들 외에, 데이터 보존 IC(200)는 명료함을 목적으로 도시되지 않은 IC 요소, 예를 들어, 하나 이상의 콘택, 비아, 격리 구조물, 웰, 도전성 요소 등을 포함하며, 도 1과 관련하여 상술된 데이터 보존 회로(100)의 컴포넌트를 구성하기 위해 도 2에 도시된 피처들과 함께 구성된다.
도 2에 도시된 실시예에서, 선택 회로(110), 마스터 래치(120), 슬레이브 래치(130) 및 레벨 시프트 회로(150) 각각은 전력 노드(V1N), 기준 노드(VSSN), 게이트 구조물(G), 활성 에리어(AA), n웰(NW1) 및 전력 도메인(D1) 내의 다른 피처들의 부분을 포함하고, 보존 래치(140)는 전력 노드(V2N), 기준 노드(VSSN), 게이트 구조물(G), 활성 에리어(AA), n웰(NW2) 및 전력 도메인(D2) 내의 다른 피처들의 부분을 포함한다.
전력 공급 전압 레벨(VDD2)과는 상이한 전력 공급 전압 레벨(VDD2)를 사용하도록 구성됨으로써, 데이터 보존 IC(200)는 데이터 보존 회로(100)와 관련하여 상술된 회로 애플리케이션 및 IC 레이아웃 유연성 이점을 가진다.
또한, 전력 도메인(D1) 내의 적어도 하나의 활성 에리어(AA)는 n웰(NW1) 내에 위치결정되고, 전력 도메인(D2) 내의 적어도 하나의 활성 에리어(AA)은 n웰(NW2) 내에 위치결정된다. 분리된 n웰(NW1 및 NW2)에 대응하는 트랜지스터들 사이의 누설 전류는 통상적으로 주어진 n웰(NW1 또는 NW2)을 공유하는 트랜지스터들 사이의 누설 전류보다 낮기 때문에, 데이터 보존 IC(200)는 보존 래치가 마스터 또는 슬레이브 래치와 웰을 공유하는 접근법보다 낮은 누설 전류를 가질 수 있다.
도 3은 일부 실시예에 따른 데이터 보존 회로(300)의 도면이다. 데이터 보존 회로(300)는 도 1과 관련하여 상술된 데이터 보존 회로(100)로서 사용될 수 있다.
데이터 보존 회로(300)는 도 1의 데이터 보존 회로(100)에 관련하여 상술된 대응하는 선택 회로(110), 마스터 래치(120), 슬레이브 래치(120), 보존 래치(140), 또는 레벨 시프트 회로(150)의 일부 또는 전부로서 각각 사용할 수 있는 선택 회로(310), 마스터 래치(320), 슬레이브 래치(330), 보존 래치(340), 및 레벨 시프트 회로(350)를 포함한다.
선택 회로(310)는 p형 트랜지스터(P1-P5), n형 트랜지스터(N1-N5), 제 1 전력 공급 전압 레벨(VDD1)을 반송하도록 구성된 전력 노드, 및 기준 전압 레벨(VSS)을 반송하도록 구성된 기준 노드를 포함한다.
트랜지스터(P1, P2, P5, N3, N1 및 N2)는 직렬로 배열되어 제 1 전력 공급 전압 레벨(VDD1)과 기준 전압 레벨(VSS) 사이에 커플링되고, 트랜지스터(P3 및 P4)는 직렬로 배열되어 트랜지스터(P1, P2)와 병렬로 커플링되고, 트랜지스터(N4 및 N5)는 직렬로 배열되어 트랜지스터(N1 및 N2)와 병렬로 커플링된다.
트랜지스터(P1)는 데이터 비트(SI)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(P2)는 신호(SE)의 보수인 신호(seb)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(P3)는 데이터 비트(D)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(P4)는 신호(SE)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(N1)는 신호(SE)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(N2)는 데이터 비트(SI)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(N4)는 신호(seb)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(N5)는 데이터 비트(D)를 수신하도록 구성된 게이트를 포함한다.
트랜지스터(N3)는 클럭 신호(clkb)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(P5)는 클럭 신호(clkb)의 보수인 클럭 신호(clkbb)를 수신하도록 구성된 게이트를 포함한다. 트랜지스터(N3 및 P5)의 소스 단자는 서로 커플링되고 데이터 비트(B1)를 출력하도록 구성된다.
도 3에 도시되고 상술된 바와 같이, 선택 회로(310)는 데이터 비트(SI)의 논리 상태에 응답하여 데이터 비트 (B1)를 제 1 전력 공급 전압 레벨(VDD1) 또는 기준 전압 레벨(VSS)에 커플링함으로써 신호(SE)의 하이 논리 상태에 응답하고, 데이터 비트(D)의 논리 상태에 응답하여 데이터 비트(B1)를 제 1 전력 공급 전압 레벨(VDD1) 또는 기준 전압 레벨(VSS)에 커플링함으로써 신호(SE)의 로우 논리 상태에 응답하도록 구성된다. 선택 회로(310)는 상보적인 클럭 신호(clkb 및 clkbb)에 응답하여 데이터 비트(B1)를 제 1 전력 공급 전압 레벨(VDD1) 및 기준 전압 레벨 (VSS)에 또한 커플링하도록 구성된다.
그에 따라, 선택 회로(310)는 수신된 데이터 비트(S1 또는 D) 중 하나를 나타내는 데이터 비트(B1)을 출력하여 신호(SE)에 응답하도록 구성된다.
마스터 래치(320)는 NOR 게이트(NOR1), NOR 게이트(NOR1)에 교차-커플링된 인버터(INV1), 및 NOR 게이트(NOR1)의 출력과 인버터(INV1)의 입력에 커플린된 전송 게이트(TG1)를 포함한다. NOR 게이트(NOR1)의 입력은 선택 회로(310)로부터의 데이터 비트(B1) 및 신호(CD)를 수신하도록 구성되고, 인버터(INV1)는 클럭 신호(clkbb)를 수신하도록 구성되고, 전송 게이트(TG1)는 클럭 신호(clkb 및 clkbb)를 수신하도록 구성된다.
도 3에 도시되고 상술된 바와 같이, 마스터 래치(320)는 데이터 비트(B1)를 반전시키고, 클럭 신호(clkbb)에 응답하여 인버터(INV1)를 사용하여 반전된 데이터 비트(B1)를 래치하고, 클럭 신호(clkb 및 clkbb)에 응답하여 전송 게이트(TG1)를 사용하여 래치된 반전 데이터 비트(B1)를 데이터 비트(B2)로서 출력함으로써 로우 논리 상태를 갖는 신호(CD)에 응답하도록 구성된다. 마스터 래치(320)는 클럭 신호(clkb 및 clkbb)에 응답하여 전송 게이트(TG1)를 사용하여 로우 논리 상태를 갖는 데이터 비트(B2)를 출력하고, 그에 따라 신호(CD)에 응답하여 데이터 비트(B2)를 리셋하도록 동작함으로써 하이 논리 상태를 갖는 신호(CD)에 응답하도록 구성된다.
그에 따라, 마스터 래치(320)는 수신된 데이터 비트(B1)을 나타내는 데이터 비트(B2)를 출력하고 신호(CD)에 응답하도록 구성된다.
슬레이브 래치(330)는 p형 트랜지스터(P6-P8), n형 트랜지스터(N6-N8), 인버터(INV2-INV5), 전송 게이트(TG2 및 TG3), 제 1 전력 공급 전압 레벨(VDD1)을 반송하도록 구성된 전력 노드, 및 기준 전압 레벨(VSS)을 반송하도록 구성된 기준 노드를 포함한다.
트랜지스터 P6-P8, N6 및 N7은 직렬로 배열되고 제 1 전력 공급 전압 레벨(VDD1)과 기준 전압 레벨(VSS) 사이에 접속하고, 트랜지스터 N8은 트랜지스터 N7과 병렬로 커플링되어있다. 트랜지스터(P6)는 트랜지스터(N8)의 게이트, 인버터(INV2)의 출력 및 인버터(INV3)의 입력에 커플링된 게이트를 포함한다. 트랜지스터(P7)는 클럭 신호(clkb)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(N6)는 클럭 신호(clkb)를 수신하도록 구성된 게이트를 포함하고 트랜지스터(N7)는 신호(CD)를 수신하도록 구성된 게이트를 포함한다. 트랜지스터(N6 및 P8)의 소스 단자는 서로 및 전송 게이트(TG2)에 커플링된다.
인버터(INV2)의 입력은 전송 게이트(TG2 및 TG3)에 커플링되고 마스터 래치(320)로부터 데이터 비트(B2)를 수신하도록 구성되며, 인버터(INV2)의 출력은 반전된 데이터 비트(B2)를 데이터 비트(B3)로서 출력하도록 구성된다. 인버터(INV3)는 반전된 데이터 비트(B3)를 데이터 비트(Q)로서 출력하도록 구성된다.
그에 따라, 트랜지스터(P6-P8 및 N6-N8)는 전송 게이트(TG2)를 통해 인버터(INV2)에 교차-커플링된 인버터로서 구성되고 신호(CD) 및 클럭 신호(clkb 및 clkbb)에 응답하도록 구성된다.
인버터(INV5)의 입력은 신호(RESTORE)를 수신하도록 구성되고, 인버터(INV5)의 출력은 인버터(INV4)의 입력 및 전송 게이트(TG2 및 TG3) 각각의 게이트에 커플링된다. 인버터(INV4)의 출력은 전송 게이트(TG2 및 TG3) 각각의 또다른 게이트에 커플링된다.
도 3에 도시되고 상술된 바와 같이, 슬레이브 래치(330)는 하이 논리 상태를 갖는 신호(rn) 및 로우 논리 상태를 갖는 신호(rnb)를 생성하고, 그에 따라 전송 게이트(TG2)를 턴 온하고, 전송 게이트(TG3)를 턴 오프하고, 슬레이브 래치(330)로 하여금 데이터 비트(B2)로부터 반전된 데이터 비트(B3)에 기초하여 래치된 데이터 비트(Q)를 출력하게 함으로써 로우 논리 상태를 갖는 신호(RESTORE)에 응답하도록 구성된다. 일부 실시예에서, 슬레이브 래치(330)는 인버터(INV4 또는 INV5) 중 하나 또는 둘 모두를 포함하지 않고, 그와 달리 데이터 보존 회로(300)는 상보적인 신호 쌍(rn 및 rnb)을 수신하도록 구성된다.
슬레이브 래치(330)는 로우 논리 상태를 갖는 신호(rn) 및 하이 논리 상태를 갖는 신호(rnb)를 생성하고, 그에 따라 전송 게이트(TG3)를 턴 온하고, 전송 게이트(TG2)를 턴 오프하고, 슬레이브 래치(330)로 하여금 레벨 시프트 회로(350)로부터 반전된 데이터 비트(B5)에 기초하여 래치된 데이터 비트(Q)를 출력하게 함으로써 하이 논리 상태를 갖는 신호(RESTORE)에 응답하도록 구성된다.
그에 따라, 슬레이브 래치(330)는 신호(RESTORE 및 CD)에 응답하여 데이터 비트(B2 또는 B5) 중 하나를 나타내는 래치된 데이터 비트(Q)를 데이터 보존 회로(300)로부터 출력하도록 구성된다.
보존 래치(340)는 p형 트랜지스터(P13-P20), n형 트랜지스터(N11-N18), 인버터(INV6-INV10), 제 2 전력 공급 전압 레벨(VDD2)을 반송하도록 구성된 전력 노드 및 기준 전압 레벨(VSS)을 반송하도록 구성된 기준 노드를 포함한다.
트랜지스터(P13, P14, N11 및 N12)는 직렬로 배열되어 제 2 전력 공급 전압 레벨(VDD2)과 기준 전압 레벨(VSS) 사이에 커플링되고, 트랜지스터(P15, P16, N13 및 N14)는 직렬로 배열되어 제 2 전력 공급 전압 레벨(VDD2)과 기준 전압 레벨(VSS) 사이에 커플링되고, 트랜지스터(P17, P18, N15 및 N16)는 직렬로 배열되어 제 2 전력 공급 전압 레벨(VDD2)과 기준 전압 레벨(VSS) 사이에 커플링되고, 트랜지스터(P19, P20, N17 및 N18)는 직렬로 배열되어 제 2 전력 공급 전압 레벨(VDD2)과 기준 전압 레벨(VSS) 사이에 커플링된다.
트랜지스터(N11, P16, P18, 및 N17) 각각은 신호(S)를 수신하도록 구성된 게이트를 포함하며, 트랜지스터(N13 및 N15) 각각은 신호(S)의 보수인 신호(sb)를 수신하도록 구성된 게이트를 포함한다. 트랜지스터(P14)는 트랜지스터(N12)의 게이트 및 인버터(INV8)의 출력에 커플링된 게이트를 포함한다. 트랜지스터(P20)는 트랜지스터(N18)의 게이트, 인버터(INV8)의 입력, 및 인버터(INV9)의 출력에 커플링된 게이트를 포함한다. 인버터(INV9)는 데이터 비트(B3)를 수신하도록 구성된 입력을 포함하고, 인버터(INV10)는 신호(S)를 수신하도록 구성된 입력 및 트랜지스터(N13 및 N15)의 게이트에 커플링된 출력을 포함한다.
트랜지스터(P14, N11, P16, 및 N13)의 소스 단자는 서로, 트랜지스터(P17, P19, 및 N16)의 게이트에, 그리고 인버터(INV6)의 입력에 커플링된다. 트랜지스터(P18, N15, P20, N17)의 소스 단자는 서로, 트랜지스터(P13, P15, 및 N14)의 게이트에, 그리고 인버터(INV7)의 입력에 커플링된다. 인버터(INV6 및 INV7)는 상보적인 비트 쌍으로서 데이터 비트(B4)를 출력하도록 구성된 출력을 포함한다.
그에 따라, 트랜지스터(P13, P14, N12, P19, P20 및 N18)는 인버터(INV8 및 INV9)의 출력에 응답하여 레벨 시프터로서 구성되고, 트랜지스터(P15, P17, N14 및 N16)는 레벨 시프터와 결합된 래치로서 구성된다. 그에 따라, 트랜지스터(N11, P16, N13, P18, N15 및 N17)는 상보적인 신호(S 및 sb)에 응답하여 결합된 레벨 시프터 및 래치를 제어하도록 구성된다.
도 3에 도시되고 상술된 바와 같이, 보존 래치(340)는 로우 논리 상태를 갖는 신호(sb)를 생성하고, 그에 따라 트랜지스터(N11 및 N17)를 턴 온하여 레벨 시프터를 인에이블시키고 트랜지스터(P16, N13, P18, N15)를 턴 오프하여 래치를 디스에이블시킴으로써 하이 논리 상태를 갖는 신호(S)에 응답하도록 구성된다.
보존 래치(340)는 트랜지스터(N11 및 N17)를 턴 오프하여 인버터(INV8 및 INV9)의 각각의 출력의 레벨 시프터의 트랜지스터(N12 및 N18)를 디커플링시키고, 트랜지스터(P16, N13, P18, 및 N15)를 턴 온하여 데이터 비트(B3)에 기초하여 데이터 비트(B4)의 상보적인 비트 쌍을 래치하고 출력함으로써 로우 논리 상태로 트랜지션하는 신호(S)에 응답하도록 구성된다.
그에 따라, 보존 래치(340)는 신호(S)에 응답하여 데이터 비트(B3)를 나타내는 래치된 또는 언래치된 데이터 비트(B4)를 출력하도록 구성된다.
레벨 시프트 회로(350)는 p형 트랜지스터(P9-P12), n형 트랜지스터(N9 및 N10), 제 1 전력 공급 전압 레벨(VDD1)을 반송하도록 구성된 전력 노드, 및 기준 전압 레벨(VSS)을 반송하도록 구성된 기준 노드를 포함한다.
트랜지스터(P9, P10 및 N9)는 직렬로 배열되어 제 1 전력 공급 전압 레벨(VDD1)과 기준 전압 레벨(VSS) 사이에 커플링되고, 트랜지스터(P11, P12 및 N10)는 직렬로 배열되어 제 1 전력 공급 전압 레벨(VDD1)과 기준 전압 레벨(VSS) 사이에 커플링된다.
트랜지스터(P10)는 트랜지스터(N9)의 게이트에 커플링되고, 데이터 비트(B4)의 상보적인 비트 쌍 중 하나를 수신하도록 구성된 게이트를 포함한다. 트랜지스터(P12)는 트랜지스터(N10)의 게이트에 커플링되고 데이터 비트(B4)의 상보적인 비트 쌍 중 다른 하나를 수신하도록 구성된 게이트를 포함한다. 트랜지스터(P10 및 N9)의 소스 단자는 서로, 그리고 트랜지스터(P11)의 게이트에 커플링되고, 트랜지스터(P12 및 N10)의 소스 단자는 서로, 그리고 트랜지스터(P9)의 게이트에 커플링된다.
그에 따라, 트랜지스터(P9-P12, N9, N10)는 레벨 시프터로서 데이터 비트(B4)의 상보적인 비트 쌍에 응답하도록 구성되고, 따라서 레벨 시프트 회로(350)는 데이터 비트(B4)에 기초하여 데이터 비트(B5)를 출력하도록 구성된다.
도 3에 도시되고 상술된 구성에 의해, 데이터 보존 회로(300)는 도 1 및 도 2의 데이터 보존 회로(100 및 200)에 관해 상술된 능력(capability)을 가지고, 또한 신호(CD)에 응답한다. 그에 따라, 데이터 보존 회로(300)는 데이터 보존 회로(100 및 200)에 관해 상술된 이점을 실현할 수 있다 .
도 4는 일부 실시예에 따른 데이터 보존 회로(400)의 도면이다. 데이터 보존 회로(400)는 도 1과 관련하여 상술된 데이터 보존 회로(100)로서 사용가능하다.
데이터 보존 회로(400)는 도 3 및 데이터 보존 회로(300)에 관련하여 각각 상술된, 선택 회로(310), 보존 래치(340) 및 레벨 시프트 회로(350)를 포함한다. 또한, 데이터 보존 회로(400)는, 도 1 및 데이터 보존 회로(100)에 관련하여 각각 상술된, 마스터 래치(120)의 일부 또는 전부로서 사용할 수 있는 마스터 래치(420), 및 슬레이브 래치(130)의 일부 또는 전부로서 사용할 수 있는 슬레이브 래치(430)를 포함한다.
마스터 래치(420)는 도 3 및 마스터 래치(320)와 관련하여 상술된 바와 같이 구성된 인버터(INV1) 및 전송 게이트(TG1)을 포함한다. NOR 게이트(NOR1)의 입력 및 출력에 커플링되는 대신에, 인버터(INV1) 및 전송 게이트(TG1)는 NAND 게이트(NAND1)의 각각의 입력 및 출력에 커플링된다. NAND 게이트(NAND1)는 신호(sdn)를 수신하도록 구성된 입력을 포함한다.
도 4에 도시되고 상술된 바와 같이, 마스터 래치(420)는 데이터 비트(B1)를 반전하고, 클럭 신호(clkbb)에 응답하여 인버터(INV1)를 사용하여 반전된 데이터 비트(B1)를 래치하고, 클럭 신호(clkb 및 clkbb)에 응답하여 전송 게이트(TG1)를 사용하여 래치된 반전 데이터 비트(B1)를 데이터 비트(B2)로서 출력함으로써 하이 논리 상태를 갖는 신호(sdn)에 응답하도록 구성된다. 마스터 래치(420)는 클럭 신호(clkb 및 clkbb)에 응답하여 전송 게이트(TG1)를 사용하여 하이 논리 상태를 갖는 데이터 비트(B2)를 출력하고, 그에 따라 신호(sdn)에 응답하여 데이터 비트(B2)를 설정하도록 동작함으로써 로우 논리 상태를 갖는 신호(sdn)에 응답하도록 구성된다.
그에 따라, 마스터 래치(420)는 수신 데이터 비트(B1)를 나타내는 데이터 비트(B2)를 출력하고 신호(sdn)에 응답하도록 구성된다.
슬레이브 래치(430)는 도 3 및 슬레이브 래치(330)와 관련하여 상술된 바와 같이 구성된 트랜지스터(P6, P8, N6 및 N8), 인버터(INV2-INV5), 및 전송 게이트(TG2 및 TG3)를 포함한다. 슬레이브 래치(430)는 트랜지스터(P7 및 N7)를 포함하는 대신에, p형 트랜지스터(P21) 및 n형 트랜지스터(N19)를 포함한다.
트랜지스터(P21)는 P6와 병렬로 커플링되고, 신호(sdn)를 수신하도록 구성된 게이트를 포함한다. 트랜지스터(N19)는 제 1 전력 공급 전압 레벨(VDD1)과 기준 전압 레벨(VSS) 사이에 커플링된 트랜지스터(P6, P8, N6 및 N8)와 직렬로 배열되며, 신호(sdn)를 수신하도록 구성된 게이트를 포함한다.
그에 따라, 트랜지스터(P6, P8, P21, N6, N8 및 N19)는 신호(sdn) 및 클럭 신호(clkb 및 clkbb)에 응답하여 전송 게이트(TG2)를 통해 인버터(INV2)에 교차-커플링된 인버터로서 구성되며, 그에 따라 슬레이브 래치(430)는 신호(RESTORE 및 sdn)에 응답하여 데이터 보존 회로(400)로부터 데이터 비트(B2 또는 B5) 중 하나를 나타내는 래치된 데이터 비트(Q)를 출력하도록 구성된다.
도 4에 도시되고 상술된 구성에 의해, 데이터 보존 회로(400)는 도 1 및 도 2 및 데이터 보존 회로(100 및 200)와 관련하여 상술된 능력을 가지며, 또한 신호(sdn)에 응답하도록 구성된다. 그에 따라, 데이터 보존 회로(400)는 데이터 보존 회로(100 및 200)와 관련하여 상술된 이점을 실현할 수 있다.
도 5는 일부 실시예에 따른 데이터 보존 회로(500)의 도면이다. 데이터 보존 회로(500)는 도 1과 관련하여 상술된 데이터 보존 회로(100)로서 사용될 수 있다.
데이터 보존 회로(500)는 도 3 및 데이터 보존 회로(300)와 관련하여 각각 상술된 선택 회로(310), 마스터 래치(320), 및 슬레이브 래치(330)를 포함한다. 데이터 보존 회로(500)는 또한 도 1 및 데이터 보존 회로(100)와 관련하여 각각 상술된 보존 래치(340)의 일부 또는 전부로서 사용할 수 있는 보존 래치(540), 및 레벨 시프트 회로(150)의 일부 또는 전부로서 사용할 수 있는 레벨 시프트 회로(550)를 포함한다.
보존 래치(540)는 도 3 및 보존 래치(340)와 관련하여 각각 상술된 트랜지스터(P13, P14, N12, P19, P20, 및 N18), 및 인버터(INV8-INV10)를 포함한다. 보존 래치(540)는 또한 p형 트랜지스터(P23-P27), n형 트랜지스터(N21-N25) 및 인버터(INV12 및 INV13)를 포함한다.
트랜지스터(P13, P14, N12, P19, P20, 및 N18) 및 인버터(INV8 및 INV9)는, 트랜지스터(P14)의 게이트 및 소스 단자가 서로 커플링되고, 트랜지스터(P20)의 게이트 및 소스 단자가 서로 커플링되고, 레벨 시프터가 신호(S)를 수신하도록 구성된 트랜지스터(N11 및 N17)를 포함하지 않는 것을 제외하고, 도 3과 관련하여 상술된 보존 래치(340)와 유사한 레벨 시프터로서 구성된다.
트랜지스터(P23 및 N21)는 직렬로 배열되고 트랜지스터(P14)와 병렬로 커플링되며, 트랜지스터(P23 및 N21) 각각은 인버터(INV8)의 출력을 수신하도록 구성된 게이트를 포함한다.
트랜지스터(P24, P25, N22 및 N23)는 직렬로 배열되고 제 2 전력 공급 전압 레벨(VDD2)과 기준 전압 레벨(VSS) 사이에 커플링된다. 트랜지스터(P24 및 N23) 각각은 트랜지스터(P23)의 소스 단자 및 트랜지스터(N21)의 소스 단자에 커플링된 게이트를 포함한다. 트랜지스터(P25)는 신호(sb)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(N22)는 신호(S)를 수신하도록 구성된 게이트를 포함한다.
트랜지스터(P26, P27, N24 및 N25)는 직렬로 배열되고, 제 2 전력 공급 전압 레벨(VDD2)과 기준 전압 레벨(VSS) 사이에 커플링된다. 트랜지스터(P26 및 N25) 각각은 인버터(INV13)의 출력 및 인버터(INV12)의 입력에 커플링된 게이트를 포함한다. 트랜지스터(P27)의 소스 단자는 트랜지스터(N24, P25 및 N21) 각각의 소스 단자 및 인버터(INV13)의 입력 단자에 커플링된다. 트랜지스터(P27)는 신호(S)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(N24)는 신호(sb)를 수신하도록 구성된 게이트를 포함한다. 인버터(INV12 및 INV13)의 출력은 데이터 비트(B4)를 상보적인 비트 쌍으로서 출력하도록 구성된다.
그에 따라, 트랜지스터(P13, P14, N12, P19, P20, N18, P23 및 N21)는 인버터(INV8 및 INV9)의 출력에 응답하여 레벨 시프터로서 구성된다. 도 3 및 보존 래치(340)와 관련하여 상술된 레벨 시프터에 비교하여, 보존 래치(540)의 레벨 시프터는 제 1 및 제 2 전력 공급 전압 레벨의보다 넓은 범위의 전압 값 내에서 동작할 수 있다.
그에 따라, 트랜지스터(P24, P25, N22, N23)는 상보적인 신호(S, sb)에 응답하여 인버터로서 구성되고, 레벨 시프터와 직렬로 배열된다. 그에 따라, 트랜지스터(P26, P27, N24 및 N25)는 상보적인 신호(S 및 sb)에 응답하여 인버터로서 구성되고, 인버터 및 레벨 시프터와 직렬로 배열된 래치로서 인버터(INV13)에 교차-커플링된다.
도 5에 도시되고 상술된 바와 같이, 보존 래치(540)는 로우 논리 상태를 갖는 신호(sb)를 생성하고, 그에 따라 트랜지스터(P25 및 N22)를 턴 온하여 인버터를 인에이블시키고 트랜지스터(P27 및 N24)를 디스에이블시킴으로써 하이 논리 상태를 갖는 신호(S)에 응답하도록 구성된다.
보존 래치(540)는 트랜지스터(P25 및 N22)를 턴 오프하여 인버터를 디스에이블시키고, 트랜지스터(P27 및 N24)를 턴 온하여 수신된 데이터 비트(B3)에 기초하여 데이터 비트(B4)의 상보적인 비트 쌍을 래치하고 출력함으로써 로우 논리 상태로 트래지션하는 신호(S)에 응답하도록 구성된다.
그에 따라, 보존 래치(540)는 신호(S)에 응답하여 데이터 비트(B3)를 나타내는 래칭된 또는 언래치된 데이터 비트(B4)를 출력하도록 구성된다.
레벨 시프트 회로(550)는 도 3 및 레벨 시프트 회로(350)와 관련하여 각각 상술된 트랜지스터(P9, P10, N9, P11, P12, 및 N10)를 포함한다. 레벨 시프트 회로(550)는 또한 p형 트랜지스터(P22), n형 트랜지스터(N20) 및 인버터(INV11)를 포함한다.
트랜지스터(P9, P10, N9, P11, P12 및 N10)는, 트랜지스터(P10)의 게이트 및 소스 단자가 서로 접속되고, 트랜지스터(P12)의 게이트 및 소스 단자가 서로 접속된 것을 제외하고, 도 3과 관련하여 상술된 레벨 시프트 회로(350)와 유사한 레벨 시프터로서 구성된다.
트랜지스터(P22 및 N20)는 직렬로 배열되고 트랜지스터(P10)와 병렬로 커플링되고, 트랜지스터(P22 및 N20)는 각각 트랜지스터(N9)의 게이트에 커플링된 게이트 및 인버터(INV11)의 입력에 커플링된 소스 단자를 포함한다. 인버터(INV11)의 출력은 데이터 비트(B5)를 출력하도록 구성된다.
그에 따라, 트랜지스터(P9-P12, P22, N9, N10 및 N20) 및 인버터(INV11)는 데이터 비트(B4)의 상보적인 비트 쌍에 응답하여 레벨 시프터로서 구성되며, 그에 따라 레벨 시프트 회로(550)는 데이터 비트(B4)를 나타내는 데이터 비트(B5)를 출력하도록 구성된다. 도 3과 관련하여 상술된 레벨 시프트 회로(350)와 비교하여, 레벨 시프트 회로(550)는 제 1 및 제 2 전력 공급 전압 레벨의보다 넓은 범위의 전압 값 내에서 동작할 수 있다.
도 5에 도시되고 상술된 구성에 의해, 데이터 보존 회로(500)는 도 1 및 도 2 및 데이터 보존 회로(100 및 200)와 관련하여 상술된 능력을 가지며, 또한 제 1 및 제 2 전력 공급 전압 레벨의 비교적 넓은 범위의 전압 값 내에서 동작할 수 있다. 그에 따라, 데이터 보존 회로(500)는 데이터 보존 회로(100 및 200)와 관련하여 상술된 이점을 실현할 수 있다.
도 6은 일부 실시예에 따른 데이터 보존 회로(600)의 도면이다. 데이터 보존 회로(600)는 도 1과 관련하여 상술된 데이터 보존 회로(100)로서 사용될 수 있다.
데이터 보존 회로(600)는 도 3 및 데이터 보존 회로(300)와 관련하여 상술된 보존 래치(340) 및 레벨 시프트 회로(350), 도 1 및 데이터 보존 회로(100)와 관련하여 각각 상술된, 선택 회로(110)의 일부 또는 전부로서 사용할 수 있는 선택 회로(610), 마스터 래치(120)의 일부 또는 전부로서 사용할 수 있는 마스터 래치(620), 및 슬레이브 래치(130)의 일부 또는 전부로서 사용할 수 있는 슬레이브 래치(630)를 포함한다.
또한 , 데이터 보존 회로(600)는 도 1 및 도 3 및 데이터 보존 회로(100 및 300)와 관련하여 상술된, 신호(RESTORE 및 CD)를 수신하도록 구성된 복수의 논리 게이트(660)(개별적으로 라벨링되지 않음), 및 클럭 신호(CP)를 포함한다. 복수의 논리 게이트(660)는 도 6에 도시된 구성에 따라 신호(rn, rnb 및 cdn) 및 클럭 신호(clkbb_ret, clkb_ret, clkb 및 clkbb)를 출력하도록 구성된다.
일부 실시예에서, 복수의 논리 게이트(660) 중 하나의 논리 게이트가 선택 회로(610), 마스터 래치(620), 슬레이브 래치(630), 보존 래치(340), 또는 레벨 시프트 회로(350) 중 하나 이상에 포함된다. 일부 실시예에서, 데이터 보존 회로(600)는 복수의 논리 게이트(660)를 포함하지 않고, 그렇지 않으면 도 6에 도시된 구성에 따라 신호(rn, rnb, 및 cdn) 및 클럭 신호(clkbb_ret, clkb_ret, clkb 및 clkbb)를 출력하도록 구성된다.
선택 회로(610)는 도 3 및 선택 회로(310)와 관련하여 상술된 바와 같이 구성된 트랜지스터(P1-P5 및 N1-N5)를 포함한다. 선택 회로(610)는 또한 트랜지스터(P1-P5 및 N1-N5)와 기준 전압 레벨(VSS) 사이에 커플링된 n형 트랜지스터(N26)를 포함한다.
트랜지스터(N26)는 신호(CD)의 보수인 신호(cdn)를 수신하도록 구성된 게이트를 포함한다. 그에 따라, 선택 회로(610)는 도 3 및 선택 회로(310)와 관련하여 상술된 능력을 가지며, 로우 논리 상태를 갖는 신호(CD)에 대응하는 하이 논리 상태를 갖는 신호(cdn)에 의해 인에이블되도록 구성된다.
그에 따라, 선택 회로(610)는 신호(SE 및 CD)에 응답하여 수신된 데이터 비트(S1 또는 D) 중 하나를 나타내는 데이터 비트(B1)을 출력하도록 구성된다.
마스터 래치(620)는 도 3 및 마스터 래치(320)와 관련하여 상술된 바와 같이 구성된 전송 게이트(TG1)를 포함한다. 전송 게이트(TG1)는 클럭 신호(clkb 및 clkbb)를 수신하도록 구성되는 대신에, 클럭 신호(clkbb_ret 및 clkb_ret)를 수신하도록 구성된다.
마스터 래치(620)는 또한 p형 트랜지스터(P28-P30), n형 트랜지스터(N27-N29) 및 인버터(INV14)를 포함한다. 트랜지스터(P29, P30 및 N27-N29)는 직렬로 배열되고 제 1 전력 공급 전압 레벨(VDD1)과 기준 전압 레벨(VSS) 사이에 커플링된다. 트랜지스터(P29 및 N28) 각각은 인버터(INV14) 및 전송 게이트(TG1)의 출력에 커플링된 게이트를 포함한다. 트랜지스터(P30)의 소스 단자는 데이터 비트(B1)를 수신하도록 구성된, 인버터(INV14)의 입력 단자 및 트랜지스터(N27 및 P28) 각각의 소스 단자에 커플링된다. 트랜지스터(P28)는 제 1 전력 공급 전압 레벨(VDD1)과 인버터(INV14)의 입력 사이에 커플링되고, 신호(cdn)를 수신하도록 구성된 게이트를 포함한다.
그에 따라, 트랜지스터(P29, P30 및 N27-N29)는 래치로서 인버터(INV14)에 교차-커플링된 인버터로서 구성되고, 래치는 전송 게이트(TG1)와 직렬로 배열되고, 하이 논리 상태를 갖는 신호(cdn)에 의해 인에이블되고, 로우 논리 상태를 갖는 신호(cdn)에 의해 하이 논리 상태로 설정된다.
그에 따라, 마스터 래치(620)는 도 3 및 마스터 래치(320)와 관련하여 상술된 능력을 갖도록 구성되고, 로우 논리 상태를 갖는 신호(CD)에 대응하는 하이 논리 상태를 갖는 신호(cdn)에 의해 인에이블된다.
슬레이브 래치(630)는 도 3 및 슬레이브 래치(330)와 관련하여 상술된 바와 같이 구성된 인버터(INV2 및 INV3) 및 전송 게이트(TG2 및 TG3)를 포함한다. 슬레이브 래치(630)는 또한 p형 트랜지스터(P31 및 P32), n형 트랜지스터(N30 및 N31), 및 인버터(INV15)를 포함하고, 신호(rn 및 rnb)를 수신하도록 구성된다. 일부 실시예에서, 슬레이브 래치(630)는 도 3 및 슬레이브 래치(330)와 관련하여 상술된 인버터(INV4 및 INV5)를 포함하고, 신호(RESTORE)를 수신하도록 구성된다.
트랜지스터(P31, P32, N30 및 N31)는 직렬로 배열되고 제 1 전력 공급 전압 레벨(VDD1)과 기준 전압 레벨(VSS) 사이에 커플링된다. 트랜지스터(P31 및 N31) 각각은 전송 게이트(TG2)를 통해 인버터(INV2)의 출력에, 그리고 전송 게이트(TG3)를 통해 인버터(INV15)의 출력에 커플링된 게이트를 포함한다. 트랜지스터(P32)는 클럭 신호(clkbb_ret)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(N30)는 클럭 신호(clkb_ret)를 수신하도록 구성된 게이트를 포함한다. 트랜지스터(P32)의 소스 단자는 데이터 비트(B2)를 수신하도록 구성된, 인버터(INV2)의 입력 및 트랜지스터(N30)의 소스 단자에 커플링되고, 인버터(INV15)는 데이터 비트(B5)를 수신하도록 구성된 입력을 포함한다.
그에 따라, 트랜지스터(P31, P32, N30, N31)는 클럭 신호(clkbb_ret 및 clkb_ret)에 응답하여 전송 게이트(TG2)를 통해 인버터(INV2)에 교차-커플링되는 인버터로서 구성되며, 그에 따라 슬레이브 래치(630)는 신호(RESTORE)에 응답하여 데이터 비트(B2 또는 B5) 중 하나를 나타내는 래치된 데이터 비트(Q)를 데이터 보존 회로(600)로부터 출력하도록 구성된다.
도 6에 도시되고 상술된 구성에 의해, 데이터 보존 회로(600)는 도 1 및 도 2 및 데이터 보존 회로(100 및 200)와 관련하서 상술된 능력을 가진다. 데이터 보존 회로(100)의 다른 실시예들과 비교하여, 데이터 보존 회로(600)는 증가된 클럭 신호 복잡성과 함께 감소된 면적 요건을 갖는 마스터 래치(620) 및 슬레이브 래치(630)를 포함한다. 그에 따라, 데이터 보존 회로(600)는 데이터 보존 회로(100 및 200)와 관련하여 상술된 이점을 실현할 수 있다.
도 7은 일부 실시예에 따른 데이터 보존 회로(700)의 도면이다. 데이터 보존 회로(700)는 도 1과 관련하여 상술된 데이터 보존 회로(100)로서 사용할 수 있다.
데이터 보존 회로(700)는 도 3 및 데이터 보존 회로(300)와 관련하여 각각 상술된 선택 회로(310) 및 마스터 래치(320), 도 1 및 데이터 보존 회로(100)와 관련하여 각각 상술된, 슬레이브 래치(130)의 일부 또는 전부로서 사용할 수 있는 슬레이브 래치(730), 보존 래치(140)의 일부 또는 전부로서 사용할 수 있는 보존 래치(740), 및 레벨 시프트 회로(150)의 일부 또는 전부로서 사용할 수 있는 레벨 시프트 회로(750)를 포함한다.
슬레이브 래치(730)는 도 3 및 슬레이브 래치(330)와 관련하여 상술된, 트랜지스터(P6-P8 및 N6-N8), 인버터(INV2 및 INV3), 전송 게이트(TG2 및 TG3)를 포함하고, 신호(RESTORE) 대신에 상보적인 신호(REST 및 RESTB)를 수신하도록 구성된다. 슬레이브 래치(730)는 또한 인버터(INV16 및 INV17)을 포함한다.
트랜지스터(P6-P8 및 N6-N8) 및 인버터(INV2 및 INV3)는 도 3 및 슬레이브 래치(330)와 관련하여 상술된 바와 같이 배열된다. 트랜지스터(P6 및 N8)의 게이트 및 인버터(INV3)의 입력은 전송 게이트(TG2)를 통해 인버터(INV2)의 출력에 커플링되고, 전송 게이트(TG3)를 통해 데이터 비트(B5)를 수신하도록 구성된다. 전송 게이트(TG2 및 TG3)는 대안적인 게이트 배열로 신호(REST 및 RESTB)를 수신하도록 구성된다. 인버터(INV16 및 INV17)는 직렬로 배열되고 데이터 비트(B2)를 수신하도록 구성된다.
그에 따라, 트랜지스터(P6-P8 및 N6-N8)는 레벨 시프트 회로(750)와 관련하여 후술되는 신호(REST 및 RESTB)에 응답하여 전송 게이트(TG2)를 통해 인버터(INV2)에, 그리고 전송 게이트(TG3)를 통해 데이터 비트(B5)에 교차-커플링된 인버터로서 구성된다. 그에 따라, 인버터(INV16 및 INV17)는 데이터 비트(B3)를 신호(sl_b 및 sl_bb)의 상보적인 비트 쌍으로서 출력하도록 구성된다.
그에 따라, 슬레이브 래치(730)는 신호(REST 및 RESTB)에 응답하여 데이터 비트(B2 또는 B5) 중 하나를 나타내는 래치된 데이터 비트(Q)를 데이터 보존 회로(700)로부터 출력하도록 구성된다.
보존 래치(740)는 도 3 및 도 5 및 보존 래치(340 및 540)와 관련하여 상술된 트랜지스터(P13, P14, P19, P23, N12, N18 및 N21) 및 인버터(INV6 및 INV7)를 포함하고, 신호(RESTORE) 대신에 제어 신호(RETN)를 수신하도록 구성된다. 보존 래치(740)는 또한 p형 트랜지스터(P33-P37), n형 트랜지스터(N32-N42), 및 인버터(INV18 및 INV19)를 포함한다.
트랜지스터(P13, P14, P19, P20, P23, N12, N18, 및 N21)는, 트랜지스터(P23 및 N12)의 게이트가 신호(sl_b)를 수신하도록 구성되고, 트랜지스터(N18)의 게이트가 신호(sl_bb)를 수신하도록 구성된다는 것을 제외하고는, 도 5 및 보존 래치(540)와 유사한 레벨 시프터로서 구성된다. 레벨 시프터는 또한 직렬로 배열되고 트랜지스터(P20)와 병렬로 커플링된 트랜지스터(P35 및 N38)를 포함하며, 트랜지스터(P35 및 N38) 각각은 신호(sl_bb)를 수신하도록 구성된 게이트를 포함한다. 도 3 및 보존 래치(340)와 관련하여 상술된 레벨 시프터와 비교하여, 보존 래치(740)의 레벨 시프터는 제 1 및 제 2 전력 공급 전압 레벨의 보다 넓은 범위의 전압 값 내에서 동작할 수 있다.
트랜지스터(P33, P34, N32 및 N33)는 직렬로 배열되고 제 2 전력 공급 전압 레벨(VDD2)과 기준 전압 레벨(VSS) 사이에 커플링되며, 트랜지스터(P36, P37, N41 및 N42)는 직렬로 배열되고 제 2 전력 공급 전압 레벨(VDD2)과 기준 전압 레벨(VSS) 사이에 커플링되며, 트랜지스터(N34 및 N35)는 직렬로 배열되고 트랜지스터(P14)의 소스 단자와 기준 전압 레벨(VSS) 사이에 커플링되며, 트랜지스터(N39 및 N40)는 직렬로 배열되고 트랜지스터(P20)의 소스 단자와 기준 전압 레벨(VSS) 사이에 커플링된다.
트랜지스터(P34, P23, N32, 및 N31) 각각은 인버터(INV6)의 입력에 커플링되고, 그에 따라 신호(LBLQB)를 출력하도록 구성된 소스 단자를 포함한다. 트랜지스터(P35, P37, N38 및 N41) 각각은 인버터(INV7)의 입력에 커플링되고, 그에 따라 신호(LBLQB)와 상보적인 신호(LBLQ)를 출력하도록 구성된 소스 단자를 포함한다. 트랜지스터(P33, N33 및 N35) 각각은 신호(LBLQ)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(P36, N40 및 N42) 각각은 신호(LBLQB)를 수신하도록 구성된 게이트를 포함한다.
트랜지스터(P34, P37, N36, 및 N37) 각각은 신호(RTNBB)를 수신하도록 구성된 게이트를 포함하고, 트랜지스터(N32, N34, N39, 및 N41) 각각은 신호(RTNB)를 수신하도록 구성된 게이트를 포함한다. 인버터(INV18 및 INV19)는 직렬로 배열되고 제 2 전력 공급 전압 레벨(VDD2)에 기초하여 신호(RETN)를 수신하고, 그에 따라 상보적인 신호(RTNB 및 RTNBB)를 생성하도록 구성된다.
그에 따라, 트랜지스터(P33, P36, N33, N35, N40, 및 N42)는 레벨 시프터와 결합된 래치로서 구성되고, 그에 따라 트랜지스터(P34, P37, N32, N34, N36, N37, N39 및 N41) 및 인버터(INV18 및 INV19)는 신호(RETN)에 응답하여 결합된 레벨 시프터 및 래치를 제어하도록 구성된다. 그에 따라, 인버터(INV6 및 INV7)는 각각의 상보적인 신호(BLQB 및 BLQ)를 데이터 비트(B4)로서 출력하도록 구성된다.
도 7에 도시되고 상술된 바와 같이, 보존 래치(740)는 하이 논리 상태를 갖는 신호(RTNB) 및 로우 논리 상태를 갖는 신호(RTNBB)를 생성하고, 그에 따라 트랜지스터(P34, P37, N32, N34, N39, 및 N41)를 턴 온하고, 트랜지스터(N36 및 N37)를 턴 오프하여 래치된 상보적인 쌍의 신호(BLQ 및 BLQB)를 데이터 비트(B4)로서 출력함으로써 로우 논리 상태를 갖는 신호(RETN)에 응답하도록 구성된다.
보존 래치(740)는 로우 논리 상태를 갖는 신호(RTNB) 및 하이 논리 상태를 갖는 신호(RTNBB)를 생성하고, 그에 따라 트랜지스터(N36 및 N37)를 턴 온하고, 트랜지스터(P34, P37, N32, N34, N39, 및 N41)를 턴 오프하여 수신된 상보적인 쌍의 신호(sl_b 및 sl_bb)를 데이터 비트(B3)로서 저장함으로써 하이 논리 상태를 갖는 신호(RETN)에 응답하도록 구성된다.
그에 따라, 보존 래치(740)는 신호(RETN)에 응답하여 데이터 비트(B3)을 나타내는 래치된 데이터 비트(B4)를 출력하도록 구성된다.
레벨 시프트 회로(750)는 레벨 시프터(750A 및 750B)를 포함한다. 레벨 시프터(750A)는 도 5 및 데이터 보존 회로(500)와 관련하여 상술된 레벨 시프트 회로(550)와 등가이고, 그에 따라 데이터 비트(B4)를 나타내는 데이터 비트(B5)를 출력하도록 구성된다.
레벨 시프터(750B)는 p형 트랜지스터(P39-P42), n형 트랜지스터(N44 및 N45), 및 인버터(INV20 및 INV21)를 포함한다. 트랜지스터(P39-P42, N44, 및 N45) 및 인버터(INV21)는 레벨 시프터(750A)의 각각의 트랜지스터(P9-P12, N9, 및 N10) 및 인버터(INV11)와 일치하는 배열로 구성되고, 그에 따라 보존 래치(740)와 관련하여 상술된, 수신된 신호(RTNB 및 RTNBB)에 기초하여 신호(REST)를 출력하도록 구성된다. 인버터(INV20)는 신호(REST)를 수신하고 신호(RESTB)를 출력하도록 구성된다.
그에 따라, 레벨 시프터(750B)는 제 2 전력 공급 전압 레벨(VDD2)에 기초한 상보적인 신호 쌍(RTNB 및 RTNBB)에 응답하여 제 1 전력 공급 전압 레벨(VDD1)에 기초한, 슬레이브 래치(730)와 관련하여 상술된, 상보적인 신호 쌍(REST 및 RESTB)를 출력하도록 구성된다.
도 7에 도시되고 상술된 구성에 의해, 데이터 보존 회로(700)는 도 1 및 도 2 및 데이터 보존 회로(100 및 200)와 관련하여 상술된 능력을 가진다. 데이터 보존 회로(100)의 다른 실시예들과 비교하여, 데이터 보존 회로(700)는, 전력 도메인(D2)에서 수신된 단일 제어 신호(RETN)에 응답하여 전력 도메인(D1)이 전력 다운 모드에 있는 기간 동안 데이터 비트(Q)의 논리 상태를 보존할 수 있는 슬레이브 래치(730), 보존 래치(740) 및 레벨 시프트 회로(750)를 포함한다. 그에 따라, 데이터 보존 회로(700)는 데이터 보존 회로(100 및 200)와 관련하여 상술된 이점을 실현할 수 있다.
도 8은 일부 실시예에 따른 데이터 보존 회로(800)의 도면이다. 데이터 보존 회로(800)는 도 1과 관련하여 상술된 데이터 보존 회로(100)로서 사용할 수 있다.
데이터 보존 회로(800)는 도 3 및 데이터 보존 회로(300)와 관련하여 각각 상술된, 선택 회로(310) 및 마스터(320), 도 7 및 데이터 보존 회로(700)와 관련하여 상술된 슬레이브 래치(730), 도 1 및 데이터 보존 회로(100)와 관련하여 각각 상술된 보존 래치(140)의 일부 또는 전부로서 사용할 수 있는 보존 래치(840), 및 레벨 시프트 회로(150)의 일부 또는 전부로서 사용할 수 있는 레벨 시프트 회로(850)를 포함한다.
일부 실시예에서, 데이터 보존 회로(800)는 선택 회로(310)를 포함하지 않고, 그렇지 않으면 마스터 래치(320)는 데이터 비트(B1)으로 데이터 비트(D)를 수신하도록 구성된다.
보존 래치(840)는, 도 7 및 보존 래치(740)와 관련하여 상술된 바와 같이 구성된 트랜지스터(P13, P14, P19, P20, P23, P33-P37, N12, N18, N21 및 N32-N42) 및 인버터(INV6, INV7, INV18 및 INV19), 및 p형 트랜지스터(P43 및 P44)를 포함한다.
트랜지스터(P43)는 트랜지스터(P13)의 드레인 단자와 트랜지스터(P14)의 소스 단자 사이에 커플링되고, 신호(sl_b)를 수신하도록 구성된 게이트를 포함한다. 트랜지스터(P44)는 트랜지스터(P19)의 드레인 단자와 트랜지스터(P20)의 소스 단자 사이에 커플링되고, 신호(sl_bb)를 수신하도록 구성된 게이트를 포함한다.
그에 따라, 보존 래치(840)는 보존 래치(740)에 관련하여 상술된 능력을 갖도록 구성된다. 각각의 신호(sl_b 및 sl_bb)에 응답하여 각각의 트랜지스터 쌍(P13/P14 및 P19/P20)을 디커플링하도록 구성된 트랜지스터(P43 및 P44)를 포함함으로써, 래치(840)는 보존 래치(740)와 비해 저전력 동작이 가능하다.
레벨 시프트 회로(850)는 레벨 시프터(850A 및 850B)를 포함한다.
레벨 시프터(850A)는, 도 7 및 레벨 시프터(750A)와 관련하여 상술된 바와 같이 구성된, 트랜지스터(P9-P12, P22, NN9, N10, N22) 및 인버터(INV11), 및 p형 트랜지스터(P47, P48)를 포함한다.
트랜지스터(P47)는 트랜지스터(P9)의 드레인 단자와 트랜지스터(P10)의 소스 단자 사이에 커플링되고, 신호(BLQ)를 수신하도록 구성된 게이트를 포함한다. 트랜지스터(P48)는 트랜지스터(P11)의 드레인 단자와 트랜지스터(P12)의 소스 단자 사이에 커플링되고, 신호(BLQB)를 수신하도록 구성된 게이트를 포함한다.
그에 따라, 레벨 시프터(850A)는 레벨 시프터(750A)와 관련하여 상술된 능력을 갖도록 구성된다. 각각의 신호(BLQ 및 BLQB)에 응답하여 각각의 트랜지스터 쌍(P9/P10 및 P11/P12)을 디커플링하도록 구성된 트랜지스터(P47 및 P48)를 포함함으로써, 레벨 시프터(850A)는 레벨 시프터(750A)에 비해 저전력 동작이 가능하다.
레벨 시프터(850B)는 도 7 및 레벨 시프터(750B)와 관련하여 상술된 바와 같이 구성된 트랜지스터(P38-P42 및 N43-N45) 및 인버터(INV20 및 INV21), 및 p형 트랜지스터(P45, P46)를 포함한다.
트랜지스터(P45)는 트랜지스터(P39)의 드레인 단자와 트랜지스터(P40)의 소스 단자 사이에 커플링되고, 신호(RTNBB)를 수신하도록 구성된 게이트를 포함한다. 트랜지스터(P46)는 트랜지스터(P41)의 드레인 단자와 트랜지스터(P42)의 소스 단자 사이에 커플링되고, 신호(RTNB)를 수신하도록 구성된 게이트를 포함한다.
그에 따라, 레벨 시프터(850B)는 레벨 시프터(750B)와 관련하여 상술된 능력을 갖도록 구성된다. 각각의 신호(RTNBB 및 RTNB)에 응답하여 각각의 트랜지스터 쌍(P39/P40 및 P41/P42)을 디커플링하도록 구성된 트랜지스터(P45 및 P46)를 포함함으로써, 레벨 시프터(850B)는 레벨 시프터(750B)에 비해 저전력 동작이 가능하다.
도 8에 도시되고 상술된 구성에 의해, 데이터 보존 회로(800)는 도 1 및 도 2 및 데이터 보존 회로(100 및 200)와 관련하여 상술된 능력을 가진다. 데이터 보존 회로(100)의 다른 실시예들과 비교하여, 데이터 보존 회로(800)는 데이터 보존 회로(700)에 비해 더 낮은 전력 소비로 전력 보존 영역(D2)에서 수신된 단일 신호(RETN)에 응답하여 전력 도메인(D1)이 전력 다운 모드에 있는 기간 동안 데이터 비트(Q)의 논리 상태를 보존할 수 있는 보존 래치(840) 및 레벨 시프트 회로(850)를 포함한다. 그에 따라, 데이터 보존 회로(800)는 데이터 보존 회로(100 및 200)에 대해 상술된 이점을 실현할 수 있다.
도 9는 하나 이상의 실시예에 따라 데이터 비트를 보존하는 방법(900)의 흐름도이다. 방법(900)은 데이터 보존 회로, 예를 들어 도 1과 관련하여 상술된 데이터 보존 회로(100)와 함께 사용될 수 있다.
도 9에서 방법(900)의 동작들이 도시된 순서는 단지 예시를 위한 것이고, 방법(900)의 동작들은 도 9에 도시된 것과는 상이한 순서로 실행될 수 있다. 일부 실시예에서,도 9에 도시된 것들에 추가하여 동작들이 도 9에 도시된 동작들 이전, 사이, 도중, 및/또는 이후에 수행된다.
일부 실시예에서, 방법(900)의 동작들의 일부 또는 전부는 회로 또는 시스템에서의 데이터 보존 동작의 서브세트, 예를 들면, 전력-다운 사이클링 또는 슬립 모드 동작이다.
동작(910)에서, 제 1 논리 레벨이 보존 래치의 입력에서 수신되고, 보존 래치는 제 1 및 제 2 전력 도메인에 있는 회로의 일부이다. 제 1 전력 도메인은 제 1 전력 공급 전압 레벨을 가지며, 마스터 래치 및 슬레이브 래치를 포함한다. 제 2 전력 도메인은 보존 래치를 포함하고 제 1 전력 공급 전압 레벨과는 상이한 제 2 전력 공급 전압 레벨을 가진다. 일부 실시예에서, 제 1 및 제 2 전력 도메인은 도 1 및 도 2와 관련하여 상술된 각각의 전력 도메인(D1 및 D2)이다.
제 1 논리 레벨을 수신하는 것은 제 1 전력원 공급 전압 레벨에 대응하는 제 1 논리 레벨을 수신하는 것을 포함하고, 제 1 논리 레벨은 마스터 래치의 논리 상태를 나타낸다. 제 1 논리 레벨을 수신하는 것은 레벨 시프터를 사용하여 제 1 논리 레벨의 전압을 제 1 전력 공급 전압 레벨로부터 제 2 전력 공급 전압 레벨로 증가 또는 감소시키는 것을 포함한다. 다양한 실시예에서, 레벨 시프터를 사용하는 것은 도 1 및 도 3 내지 도 8과 관련하여 상술된 보존 래치(140, 340, 540, 740 또는 840) 중 하나를 사용하는 것을 포함한다.
다양한 실시예에서, 제 1 논리 레벨을 수신하는 것은 마스터 래치 또는 슬레이브 래치로부터 제 1 논리 레벨을 수신하는 것을 포함한다. 다양한 실시예들에서, 제 1 논리 레벨을 수신하는 것은 도 1 및 도 3 내지 도 8과 관련하여 상술된 마스터 래치(120, 320 또는 620) 중 하나, 또는 슬레이브 래치(130, 330, 430, 630 또는 730) 중 하나로부터 데이터 비트(B3)를 수신하는 것을 포함한다.
동작(920)에서, 논리 상태는 제 1 논리 레벨에 응답하여 보존 래치에 저장된다. 보존 래치에 논리 상태를 저장하는 것은 제 1 전력 도메인에 대응하는 제 1 논리 레벨을 나타내는 제 2 전력 도메인에서 논리 상태를 저장하는 것을 포함한다. 다양한 실시예에서, 논리 상태를 저장하는 것은 도 1 및 도 3 내지 도 8과 관련하여 상술된 보존 래치(140, 340, 540, 740 또는 840) 중 하나에 논리 상태를 저장하는 것을 포함한다.
일부 실시예에서, 논리 상태를 저장하는 것은 제어 신호에 응답하여 논리 상태를 저장하는 것을 포함한다. 다양한 실시예에서, 논리 상태를 저장하는 것은 도 1 및 도 3 내지 도 8과 관련하여 상술된 신호(S 또는 RETN) 중 하나에 응답하여 논리 상태를 저장하는 것을 포함한다.
동작(930)에서, 일부 실시예에서, 전력-다운 사이클은 제 1 전력 도메인 상에 실행된다. 전력-다운 사이클을 실행하는 것은, 도 1 및 데이터 보존 회로(100)와 관련하여 상술된 바와 같이, 제 1 전력 도메인을 전력 온 모드로부터 전력 다운 모드로 트랜지션하는 것, 후속하여 제 1 전력 도메인을 전력 다운 모드로부터 전력 온 모드로 트랜지션하는 것을 포함한다.
동작(940)에서, 제 2 논리 레벨은 슬레이브 래치의 입력에서 수신되고, 제 2 논리 레벨은 저장된 논리 상태에 대응한다. 일부 실시예에서, 제 2 논리 레벨을 수신하는 것은 도 1 및 데이터 보존 회로(100)와 관련하여 상술된, 슬레이브 래치(130)의 입력(135)에서 데이터 비트(B5)를 수신하는 것을 포함한다.
제 2 논리 레벨을 수신하는 것은, 레벨 시프터를 사용하여 보존 래치의 출력의 전압 레벨을 제 2 전력 공급 전압 레벨로부터 제 1 전력 공급 전압 레벨로 증가 또는 감소시키는 것을 포함한다. 다양한 실시예에서, 레벨 시프터를 사용하는 것은 도 1 및 도 3 내지 도 8과 관련하여 상술된, 레벨 시프트 회로(150, 350 또는 550) 중 하나, 또는 레벨 시프터(750A 또는 850A) 중 하나를 사용하는 것을 포함한다.
일부 실시예에 있어서, 보존 래치의 출력 전압 레벨을 증가 또는 감소시키는 것은, 상보적인 쌍의 신호 중 하나의 신호의 출력 전압을 증가 또는 감소시키는 것을 포함한다. 다양한 실시예에서, 보존 래치의 출력 전압 레벨을 증가 또는 감소시키는 것은, 도 1 및 도 3 내지 도 8과 관련하여 상술된 보존 래치(140, 340, 540, 740 또는 840) 중 하나에 의해 출력된 데이터 비트(B4)의 출력 전압 레벨을 증가 또는 감소시키는 것을 포함한다.
작업 950에서, 일부 실시예에서, 제 3 논리 레벨이 슬레이브 래치로부터 출력되고, 제 3 논리 레벨은 제 1 논리 레벨을 나타낸다. 제 3 논리 레벨을 출력하는 것은 제 1 전력 도메인에 대응하고 제 2 전력 도메인에 저장된 논리 상태를 나타내는 제 3 논리 레벨을 포함하고, 저장된 논리 상태는 제 1 전력 도메인에 대응하는 제 1 논리 레벨을 나타낸다.
일부 실시예에서, 제 3 논리 레벨을 출력하는 것은, 슬레이브 래치가 제어 신호에 응답하는 것을 포함한다. 다양한 실시예에서, 슬레이브 래치가 제어 신호에 응답하는 것은, 도 1 및 도 3 내지 도 8과 관련하여 상술된, 신호(RESTORE 또는 RETN) 중 하나에 응답하는 것을 포함한다.
일부 실시예에서, 제어 신호에 응답하는 것은, 레벨 시프터를 사용하여 제어 신호의 전압 레벨을 증가 또는 감소시키는 것을 포함한다. 다양한 실시예에서, 레벨 시프터를 사용하는 것은 도 7 및 도 8과 관련하여 상술된, 레벨 시프터(750B 또는 850B) 중 하나를 사용하는 것을 포함한다.
다양한 실시예에서, 슬레이브 래치로부터 제 3 논리 레벨을 출력하는 것은, 도 1 및 도 3 내지 도 8과 관련하여 상술된, 슬레이브 래치(130, 330, 430, 630, 또는 730) 중 하나로부터 데이터 비트(Q)를 출력하는 것을 포함한다.
방법(900)의 동작의 일부 또는 전부를 실행함으로써, 회로는, 슬레이브 래치를 포함하는 제 1 전력 도메인과는 독립적인 제 2 전력 도메인에서 보존 래치를 사용하여 데이터를 보존하기 위해 사용되고, 그에 따라 데이터 보존 회로(100 및 200)와 관련하여 상술된 이익을 얻을 수 있다.
일부 실시예에서, 회로는 제 1 입력 - 제 1 입력은 마스터 래치에 커플링되어 있음 - 및 출력을 포함하는 슬레이브 래치; 및 출력에 커플링된 제 2 입력을 포함하는 보존 래치를 포함한다. 마스터 래치 및 슬레이브 래치는 제 1 전력 공급 전압 레벨을 갖는 제 1 전력 도메인에서 동작하도록 구성되고, 보존 래치는 제 1 전력 공급 전압 레벨과는 상이한 제 2 전력 공급 전압 레벨을 갖는 제 2 전력 도메인에서 동작하도록 구성되고, 회로는, 제 1 전력 공급 전압 레벨 또는 제 2 전력 공급 전압 레벨 중 하나로부터 제 1 전력 공급 전압 레벨 또는 제 2 전력 공급 전압 레벨 중 다른 하나로 신호 레벨을 시프트시키도록 구성된 레벨 시프터를 더 포함한다. 일부 실시예에서, 제 1 전력 공급 전압 레벨은 제 2 전력 공급 전압 레벨보다 높고, 레벨 시프터는 제 1 전력원 도메인에서 동작하도록 구성된다. 일부 실시예에서, 제 2 전력 공급 전압 레벨은 제 1 전력 공급 전압 레벨보다 높고, 레벨 시프터는 제 2 전력원 도메인에서 동작하도록 구성된다. 일부 실시예에서, 레벨 시프터는 제 1 전력 도메인에서 동작하도록 구성된 제 1 레벨 시프터이고, 회로는 제 2 전력 도메인에서 동작하도록 구성된 제 2 레벨 시프터를 포함한다. 일부 실시예에서, 회로는 제 1 전력 도메인에서 동작하도록 구성된 제 3 레벨 시프터를 포함한다. 일부 실시예에서, 레벨 시프터는 보존 래치의 일부이고, 보존 래치는 출력에서의 제 1 논리 레벨 및 및 제어 신호에 응답하여 논리 상태를 저장하도록 구성된다. 일부 실시예에서, 보존 래치는 논리 상태 및 제어 신호에 응답하여 제 2 논리 레벨을 출력하도록 구성된다. 일부 실시예에서, 레벨 시프터는 두 쌍의 교차-커플링된 트랜지스터, 및 각 트랜지스터 쌍의 트랜지스터들 사이에 커플링된 트랜지스터를 포함한다. 일부 실시예에서, 제 1 전력 도메인이 제 1 전력 공급 전압 레벨을 갖지 않는 기간 동안 제 2 전력 도메인은 제 2 전력 공급 전압 레벨을 갖도록 구성된다.
일부 실시예에서, IC는 제 2 래치에 전기적으로 커플링된 제 1 래치로서, 제 1 n웰 내에 위치된 제 1 트랜지스터를 포함하는 제 1 래치; 제 1 래치에 전기적으로 커플링된 보존 래치로서, 제 1 n웰과는 분리된 제 2 n웰 내에 위치된 제 2 트랜지스터를 포함하는 보존 래치; 및 제 1 n웰 또는 제 2 n웰 내에 위치된 제 3 트랜지스터를 포함하는 레벨 시프터를 포함한다. 일부 실시예에서, 제 3 트랜지스터는 제 1 n웰 내에 위치되고, IC는 제 2 n웰 내에 있는 제 4 트랜지스터를 포함하는 또다른 레벨 시프터를 포함한다. 일부 실시예에서, IC는 제 1 래치 및 제 2 래치를 제 1 전력원에 접속시키도록 구성된 제 1 도전성 요소, 및 제 1 전력원과는 분리된 제 2 전력원에 보존 래치를 접속시키도록 구성된 제 2 도전성 요소를 포함한다. 일부 실시예에서, 제 2 도전성 요소는 IC의 금속 1 층의 세그먼트를 포함한다. 일부 실시예에서, 제 1 도전성 요소는 제 1 n웰 및 제 2 n웰 위에 놓이고, 제 2 도전성 요소는 제 2 n웰 위에 놓인다.
일부 실시예에서, 데이터 비트를 보존하는 방법은, 보존 래치의 입력에서 제 1 논리 레벨을 수신하는 단계; 제 1 논리 레벨에 응답하여 보존 래치에 논리 상태를 저장하는 단계; 및 저장된 논리 상태에 대응하는 제 2 논리 레벨을 슬레이브 래치의 입력에서 수신하는 단계를 포함하고, 논리 상태를 저장하는 단계 또는 제 2 논리 레벨을 수신하는 단계 중 적어도 하나는 레벨 시프터를 사용하는 단계를 포함한다. 일부 실시예에서, 논리 상태를 저장하는 단계는, 레벨 시프터를 사용하여 제 1 논리 레벨의 전압을 증가시키는 단계를 포함한다. 일부 실시예에서, 제 2 논리 레벨을 수신하는 단계는, 레벨 시프터를 사용하여 보존 래치의 출력 전압 레벨을 증가시키는 단계를 포함한다. 일부 실시예에서, 보존 래치의 출력 전압 레벨을 증가시키는 단계는 상보적인 쌍의 신호들 중 하나의 신호의 출력 전압을 증가시키는 단계를 포함한다. 일부 실시예에서, 슬레이브 래치는 제 1 전력 도메인 내에 포함되고, 보존 래치는 제 2 전력 도메인 내에 포함되며, 방법은 제 1 전력 도메인 상에서 전력-다운 사이클을 실행하는 단계를 더 포함한다. 일부 실시예에서, 방법은 제 1 논리 레벨을 나타내는 제 3 논리 레벨을 슬레이브 래치로부터 출력하는 단계를 포함한다.
본 발명개시의 양상들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 상기는 여러 실시예들의 피처들을 약술하였다. 당업자는 본 명세서에 개시된 실시예들과 동일한 목적을 수행하고, 그리고/또는 동일한 이점를 성취하는 다른 공정들 및 구조물들을 설계하거나 수정하기 위해 본 발명개시를 기초로서 쉽게 사용할 수 있다는 것을 인지해야 한다. 또한, 당업자는 그러한 동등한 구성이 본 개시의 사상 및 범주로부터 벗어나지 않고, 이들은 본 개시의 사상 및 범주를 벗어나지 않으면서 다양한 수정, 대체 및 변경이 가능하다는 것을 인지해야 한다.
실시예
실시예 1. 회로에 있어서,
제 1 입력 - 상기 제 1 입력은 마스터 래치에 커플링되어 있음 - 및 출력을 포함하는 슬레이브 래치; 및
상기 출력에 커플링된 제 2 입력을 포함하는 보존 래치(retention latch)
를 포함하고,
상기 마스터 래치 및 상기 슬레이브 래치는 제 1 전력 공급 전압 레벨을 갖는 제 1 전력 도메인에서 동작하도록 구성되고,
상기 보존 래치는 상기 제 1 전력 공급 전압 레벨과는 상이한 제 2 전력 공급 전압 레벨을 갖는 제 2 전력 도메인에서 동작하도록 구성되고,
상기 회로는, 상기 제 1 전력 공급 전압 레벨 또는 상기 제 2 전력 공급 전압 레벨 중 하나로부터 상기 제 1 전력 공급 전압 레벨 또는 상기 제 2 전력 공급 전압 레벨 중 다른 하나로 신호 레벨을 시프트시키도록 구성된 레벨 시프터(level shifter)를 더 포함하는, 회로.
실시예 2. 실시예 1에 있어서,
상기 제 1 전력 공급 전압 레벨은 상기 제 2 전력 공급 전압 레벨보다 높고,
상기 레벨 시프터는 상기 제 1 전력 도메인에서 동작하도록 구성되는 것인, 회로.
실시예 3. 실시예 1에 있어서,
상기 제 2 전력 공급 전압 레벨은 상기 제 1 전력 공급 전압 레벨보다 높고,
상기 레벨 시프터는 상기 제 2 전력 도메인에서 동작하도록 구성되는 것인, 회로.
실시예 4. 실시예 1에 있어서,
상기 레벨 시프터는 제 1 전력 도메인에서 동작하도록 구성된 제 1 레벨 시프터이며,
상기 회로는 상기 제 2 전력 도메인에서 동작하도록 구성된 제 2 레벨 시프터를 포함하는, 회로.
실시예 5. 실시예 4에 있어서,
상기 회로는 상기 제 1 전력 도메인에서 동작하도록 구성된 제 3 레벨 시프터를 포함하는, 회로.
실시예 6. 실시예 1에 있어서,
상기 레벨 시프터 상기 보존 래치의 일부이며,
상기 보존 래치는 상기 출력에서의 제 1 논리 레벨 및 제어 신호에 응답하여 논리 상태를 저장하도록 구성되는 것인, 회로.
실시예 7. 실시예 6에 있어서,
상기 보존 래치는 상기 논리 상태 및 상기 제어 신호에 응답하여 제 2 논리 레벨을 출력하도록 구성되는 것인, 회로.
실시예 8. 실시예 1에 있어서,
상기 레벨 시프터는,
두 쌍의 교차-커플링된 트랜지스터; 및
각 트랜지스터 쌍의 트랜지스터들 사이에 커플링된 트랜지스터를 포함하는 것인, 회로.
실시예 9. 실시예 1에 있어서,
상기 제 1 전력 도메인이 상기 제 1 전력 공급 전압 레벨을 갖지 않는 기간 동안에, 상기 제 2 전력 도메인은 상기 제 2 전력 공급 전압 레벨을 갖도록 구성되는 것인, 회로.
실시예 10. 집적 회로(integrated circuit; IC)에 있어서,
제 2 래치에 전기적으로 커플링된 제 1 래치로서, 제 1 n웰 내에 위치된 제 1 트랜지스터를 포함하는, 상기 제 1 래치;
상기 제 1 래치에 전기적으로 커플링된 보존 래치로서, 상기 제 1 n웰과는 분리된 제 2 n웰 내에 위치된 제 2 트랜지스터를 포함하는, 상기 보존 래치; 및
상기 제 1 n웰 또는 상기 제 2 n웰 내에 위치된 제 3 트랜지스터를 포함하는 레벨 시프터
를 포함하는, 집적 회로(IC).
실시예 11. 실시에 10에 있어서,
상기 제 3 트랜지스터는 상기 제 1 n웰 내에 위치되고,
상기 IC는 제 2 n웰 내에 있는 제 4 트랜지스터를 포함하는 또다른 레벨 시프터를 포함하는, 집적 회로(IC).
실시예 12. 실시예 10에 있어서,
제 1 도전성 요소는 상기 제 1 래치 및 상기 제 2 래치를 제 1 전력원에 접속시키도록 구성되고,
제 2 도전성 요소는 상기 보존 래치를 상기 제 1 전력원과는 분리된 제 2 전력원에 접속시키도록 구성되는 것인, 집적 회로(IC).
실시예 13. 실시예 12에 있어서,
상기 제 2 도전성 요소는 상기 IC의 금속 1 층의 세그먼트를 포함하는 것인, 집적 회로(IC).
실시예 14. 실시예 12에 있어서,
상기 제 1 도전성 요소는 상기 제 1 n웰 및 상기 제 2 n웰 위에 놓이고,
상기 제 2 도전성 요소는 상기 제 2 n웰 위에 놓이는 것인, 집적 회로(IC).
실시예 15. 데이터 비트를 보존하는 방법에 있어서,
보존 래치의 입력에서 제 1 논리 레벨을 수신하는 단계;
상기 제 1 논리 레벨에 응답하여 상기 보존 래치에 논리 상태를 저장하는 단계; 및
상기 저장된 논리 상태에 대응하는 제 2 논리 레벨을 슬레이브 래치의 입력에서 수신하는 단계
를 포함하고,
상기 논리 상태를 저장하는 단계 또는 상기 제 2 논리 레벨을 수신하는 단계 중 적어도 하나는 레벨 시프터를 사용하는 단계를 포함하는 것인, 데이터 비트 보존 방법.
실시예 16. 실시예 15에 있어서,
상기 논리 상태를 저장하는 단계는, 상기 레벨 시프터를 사용하여 상기 제 1 논리 레벨의 전압을 증가시키는 단계를 포함하는 것인, 데이터 비트 보존 방법.
실시예 17. 실시예 15에 있어서,
상기 제 2 논리 레벨을 수신하는 단계는, 상기 레벨 시프터를 사용하여 상기 보존 래치의 출력 전압 레벨을 증가시키는 단계를 포함하는 것인, 데이터 비트 보존 방법.
실시예 18. 실시예 17에 있어서,
상기 보존 래치의 상기 출력 전압 레벨을 증가시키는 단계는 상보적인 쌍의 신호들 중 하나의 신호의 출력 전압을 증가시키는 단계를 포함하는 것인, 데이터 비트 보존 방법.
실시예 19. 실시예 15에 있어서,
상기 슬레이브 래치는 제 1 전력 도메인 내에 포함되고,
상기 보존 래치는 제 2 전력 도메인 내에 포함되고,
상기 방법은 상기 제 1 전력 도메인 상에서 전력-다운(power-down) 사이클을 실행하는 단계를 더 포함하는, 데이터 비트 보존 방법.
실시예 20. 실시예 15에 있어서,
상기 슬레이브 래치로부터, 상기 제 1 논리 레벨을 나타내는 상기 제 3 논리 레벨을 출력하는 단계를 더 포함하는, 데이터 비트 보존 방법.

Claims (10)

  1. 회로에 있어서,
    제 1 입력 - 상기 제 1 입력은 마스터 래치에 커플링되어 있음 - 및 출력을 포함하는 슬레이브 래치; 및
    상기 출력에 커플링된 제 2 입력을 포함하는 보존 래치(retention latch)
    를 포함하고,
    상기 마스터 래치 및 상기 슬레이브 래치는 제 1 전력 공급 전압 레벨을 갖는 제 1 전력 도메인에서 동작하도록 구성되고,
    상기 보존 래치는 상기 제 1 전력 공급 전압 레벨과는 상이한 제 2 전력 공급 전압 레벨을 갖는 제 2 전력 도메인에서 동작하도록 구성되고,
    상기 회로는, 상기 제 1 전력 공급 전압 레벨 또는 상기 제 2 전력 공급 전압 레벨 중 하나로부터 상기 제 1 전력 공급 전압 레벨 또는 상기 제 2 전력 공급 전압 레벨 중 다른 하나로 신호 레벨을 시프트시키도록 구성된 레벨 시프터(level shifter)를 더 포함하는, 회로.
  2. 제 1 항에 있어서,
    상기 제 1 전력 공급 전압 레벨은 상기 제 2 전력 공급 전압 레벨보다 높고,
    상기 레벨 시프터는 상기 제 1 전력 도메인에서 동작하도록 구성되는 것인, 회로.
  3. 제 1 항에 있어서,
    상기 제 2 전력 공급 전압 레벨은 상기 제 1 전력 공급 전압 레벨보다 높고,
    상기 레벨 시프터는 상기 제 2 전력 도메인에서 동작하도록 구성되는 것인, 회로.
  4. 제 1 항에 있어서,
    상기 레벨 시프터는 제 1 전력 도메인에서 동작하도록 구성된 제 1 레벨 시프터이며,
    상기 회로는 상기 제 2 전력 도메인에서 동작하도록 구성된 제 2 레벨 시프터를 포함하는, 회로.
  5. 제 4 항에 있어서,
    상기 회로는 상기 제 1 전력 도메인에서 동작하도록 구성된 제 3 레벨 시프터를 포함하는, 회로.
  6. 제 1 항에 있어서,
    상기 레벨 시프터 상기 보존 래치의 일부이며,
    상기 보존 래치는 상기 출력에서의 제 1 논리 레벨 및 제어 신호에 응답하여 논리 상태를 저장하도록 구성되는 것인, 회로.
  7. 제 1 항에 있어서,
    상기 레벨 시프터는,
    두 쌍의 교차-커플링된 트랜지스터; 및
    각 트랜지스터 쌍의 트랜지스터들 사이에 커플링된 트랜지스터를 포함하는 것인, 회로.
  8. 제 1 항에 있어서,
    상기 제 1 전력 도메인이 상기 제 1 전력 공급 전압 레벨을 갖지 않는 기간 동안에, 상기 제 2 전력 도메인은 상기 제 2 전력 공급 전압 레벨을 갖도록 구성되는 것인, 회로.
  9. 집적 회로(integrated circuit; IC)에 있어서,
    제 2 래치에 전기적으로 커플링된 제 1 래치로서, 제 1 n웰 내에 위치된 제 1 트랜지스터를 포함하는, 상기 제 1 래치;
    상기 제 1 래치에 전기적으로 커플링된 보존 래치로서, 상기 제 1 n웰과는 분리된 제 2 n웰 내에 위치된 제 2 트랜지스터를 포함하는, 상기 보존 래치; 및
    상기 제 1 n웰 또는 상기 제 2 n웰 내에 위치된 제 3 트랜지스터를 포함하는 레벨 시프터
    를 포함하는, 집적 회로(IC).
  10. 데이터 비트를 보존하는 방법에 있어서,
    보존 래치의 입력에서 제 1 논리 레벨을 수신하는 단계;
    상기 제 1 논리 레벨에 응답하여 상기 보존 래치에 논리 상태를 저장하는 단계; 및
    상기 저장된 논리 상태에 대응하는 제 2 논리 레벨을 슬레이브 래치의 입력에서 수신하는 단계
    를 포함하고,
    상기 논리 상태를 저장하는 단계 또는 상기 제 2 논리 레벨을 수신하는 단계 중 적어도 하나는 레벨 시프터를 사용하는 단계를 포함하는 것인, 데이터 비트 보존 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019071577A (ja) * 2017-10-11 2019-05-09 ソニーセミコンダクタソリューションズ株式会社 半導体回路およびその制御方法
DE102019106109A1 (de) * 2018-04-03 2019-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Datenspeicherschaltung und -verfahren
DE102019121157A1 (de) * 2018-09-06 2020-03-12 Taiwan Semiconductor Manufacturing Company, Ltd. Transfer-gate-struktur, layout, verfahren und system
US11545965B2 (en) * 2020-01-17 2023-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Clock gating circuit and method of operating the same
US11422187B1 (en) * 2021-05-11 2022-08-23 Nxp B.V. Data retention during structural testing of system-on-chtps
US20230170881A1 (en) * 2021-12-01 2023-06-01 Mediatek Inc. Register with data retention
TWI803119B (zh) 2021-12-29 2023-05-21 新唐科技股份有限公司 資料保持電路和方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157693A (en) * 1998-09-30 2000-12-05 Conexant Systems, Inc. Low voltage dual-modulus prescaler circuit using merged pseudo-differential logic
JP2002185307A (ja) * 2000-12-14 2002-06-28 Toshiba Corp 中継用マクロセル
US20080238510A1 (en) * 2007-03-30 2008-10-02 Aksamit Randy J Low leakage state retention circuit
US20090262588A1 (en) * 2008-04-17 2009-10-22 Ramaprasath Vilangudipitchai Power savings with a level-shifting boundary isolation flip-flop (lsiff) and a clock controlled data retention scheme
US9473113B1 (en) * 2015-09-24 2016-10-18 Qualcomm Incorporated Power management with flip-flops

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060013352A1 (en) 2004-07-13 2006-01-19 Ching-Wei Lin Shift register and flat panel display apparatus using the same
TWI268662B (en) 2005-06-29 2006-12-11 Sunplus Technology Co Ltd Level shifter circuit
US7474134B2 (en) * 2006-05-18 2009-01-06 International Business Machines Corporation Radiation hardened programmable phase frequency divider
US7443223B2 (en) * 2006-08-31 2008-10-28 Freescale Semiconductor, Inc. Level shifting circuit
GB2447944B (en) * 2007-03-28 2011-06-29 Advanced Risc Mach Ltd Reducing leakage power in low power mode
EP3107106B1 (en) * 2015-06-19 2018-10-31 Nxp B.V. Voltage driver circuit for flash memory devices
US9634649B2 (en) * 2015-07-06 2017-04-25 Nxp B.V. Double sampling state retention flip-flop
US9438240B1 (en) 2015-08-31 2016-09-06 Cypress Semiconductor Corporation Biasing circuit for level shifter with isolation
US9705481B1 (en) * 2015-12-31 2017-07-11 Texas Instruments Incorporated Area-optimized retention flop implementation
US10734978B2 (en) * 2018-12-28 2020-08-04 Texas Instruments Incorporated Enhanced immunity latched logic state retention

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6157693A (en) * 1998-09-30 2000-12-05 Conexant Systems, Inc. Low voltage dual-modulus prescaler circuit using merged pseudo-differential logic
JP2002185307A (ja) * 2000-12-14 2002-06-28 Toshiba Corp 中継用マクロセル
US20080238510A1 (en) * 2007-03-30 2008-10-02 Aksamit Randy J Low leakage state retention circuit
US20090262588A1 (en) * 2008-04-17 2009-10-22 Ramaprasath Vilangudipitchai Power savings with a level-shifting boundary isolation flip-flop (lsiff) and a clock controlled data retention scheme
US9473113B1 (en) * 2015-09-24 2016-10-18 Qualcomm Incorporated Power management with flip-flops

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