RU2321944C2 - Энергонезависимый многопороговый триггер кмоп с управлением утечкой - Google Patents

Энергонезависимый многопороговый триггер кмоп с управлением утечкой Download PDF

Info

Publication number
RU2321944C2
RU2321944C2 RU2004137817/09A RU2004137817A RU2321944C2 RU 2321944 C2 RU2321944 C2 RU 2321944C2 RU 2004137817/09 A RU2004137817/09 A RU 2004137817/09A RU 2004137817 A RU2004137817 A RU 2004137817A RU 2321944 C2 RU2321944 C2 RU 2321944C2
Authority
RU
Russia
Prior art keywords
transfer valve
circuits
output
input
signal
Prior art date
Application number
RU2004137817/09A
Other languages
English (en)
Other versions
RU2004137817A (ru
Inventor
Мехди Хамиди САНИ (US)
Мехди Хамиди САНИ
Грегори А. УВЕГХАРА (US)
Грегори А. УВЕГХАРА
Original Assignee
Квэлкомм Инкорпорейтед
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Квэлкомм Инкорпорейтед filed Critical Квэлкомм Инкорпорейтед
Publication of RU2004137817A publication Critical patent/RU2004137817A/ru
Application granted granted Critical
Publication of RU2321944C2 publication Critical patent/RU2321944C2/ru

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
    • H03K3/037—Bistable circuits
    • H03K3/0375—Bistable circuits provided with means for increasing reliability; for protection; for ensuring a predetermined initial state when the supply voltage has been applied; for storing the actual state when the supply voltage fails
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
    • H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
    • H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
    • H03K3/356—Bistable circuits
    • H03K3/356104—Bistable circuits using complementary field-effect transistors
    • H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
    • H03K3/356121—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit with synchronous operation

Landscapes

  • Power Engineering (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Logic Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Analogue/Digital Conversion (AREA)
  • Non-Volatile Memory (AREA)
  • Measuring Pulse, Heart Rate, Blood Pressure Or Blood Flow (AREA)
  • Amplifiers (AREA)

Abstract

Изобретение относится к многопороговым цепям КМОП и к устройствам, функционирующим в активном и ждущем режимах. Интегральная цепь содержит мультипороговый триггер КМОП (МПКМОП), комбинирующий цепи КМОП с низким пороговым уровнем (LVT) с цепями КМОП с высоким пороговым уровнем (HVT). Цепи LVT составляют основную часть цепей тракта сигнала триггера для гарантии высокой производительности триггера. Триггер содержит далее цепи HVT для снижения токов утечки в цепях с низким пороговым уровнем, когда триггер находится в ждущем режиме. Представлены однофазный триггер и двухфазный триггер. Каждый из триггеров реализован с ведущим и ведомым регистрами. Данные хранятся в либо в ведущем, либо в ведомом регистре в зависимости от фазы или фаз сигналов синхронизации. В альтернативном случае перед ведущим регистром может быть включен мультиплексор для управления трактом входного сигнала в течение ждущего и активного режимов триггера и для обеспечения второго тракта входного сигнала для тестирования. 6 н. и 18 з.п. ф-лы, 10 ил.

Description

Область техники, к которой относится изобретение
Данное изобретение относится к области интегральных цепей на комплементарных металл-оксидных полупроводниках (КМОП). Более конкретно данное изобретение относится к многопороговым цепям КМОП и устройствам, способным функционировать в активном и ждущем режимах.
Уровень техники
Современные интегральные цепи (IC) разрабатываются с целью обеспечения реализации огромного количества функций на малой площади. IC очень большого масштаба способны осуществлять практически все функции, требуемые во многих электронных устройствах. Возможность совмещать огромные мощности обработки с выполнением множества функций делают IC практически незаменимыми в портативных электронных устройствах. Такие портативные электронные устройства, как ноутбуки, карманные персональные компьютеры и сотовые телефоны, требуют использования IC для получения возможности выполнения задач высокой сложности. Разработчики портативных электронных устройств, в свою очередь, вынуждены наращивать функциональность таких устройств при уменьшении их физических размеров.
Одним из способов повышения функциональности портативного электронного устройства является увеличение числа функций, выполняемых IC. Однако для сохранения приемлемых размеров IC разработчики IC должны уменьшать физические размеры транзисторов, используемых в цепях. Размеры используемых в типичных IC транзисторов ограничиваются технологиями, используемыми для их создания. В настоящее время транзисторы IC имеют размеры субмикронного порядка. Например, в субмикронной технологии IC длина (L) металл-оксидного полупроводникового (МОП) транзистора может быть менее 1 мкм.
Физический размер портативных электронных устройств не может быть уменьшен простым повышением функциональности IC. Повышение сложности и функциональности IC приводит к пропорциональному увеличению энергопотребления IC. Так как большая часть портативных электронных устройств запитывается от батарей, энергопотребление играет важнейшую роль в определении полезного времени функционирования портативного устройства. Повышением емкости батареи можно добиться увеличения времени функционирования портативного устройства, однако данный вариант вступает в конфликт с желанием уменьшить физические размеры и вес портативных устройств. Таким образом, существует потребность в снижении энергопотребления портативными электронными устройствами. Снижение энергопотребления позволит разработчику использовать батареи меньшей емкости, имеющие, как правило, меньшие размеры.
Электронные устройства могут также сохранять электроэнергию посредством реализации ждущего режима в некоторых либо всех цепях устройства. Например, устройство пейджинга может находиться в ждущем режиме в течение определенных периодов времени и осуществлять мониторинг пейджинговых сообщений только в течение присвоенных ему временных слотов. Таким же образом мобильный телефон может переводить некоторые части своего устройства в ждущий режим в те моменты, когда питание включено, но связь не осуществляется. Электронные устройства, как правило, осуществляют выбор между активным и ждущим режимами в зависимости от потребностей устройства. Можно утверждать, что практически все портативные электронные устройства должны содержать ждущий режим. Например, устройства пейджинга, телефоны, ноутбуки, устройства беспроводной связи, карманные персональные компьютеры и другие электронные устройства могут содержать ждущий режим, при котором по меньшей мере часть цепей переводится в режим пониженного энергопотребления.
Таким образом, перед разработчиками IC стоит задача повышения сложности IC при одновременном снижении энергопотребления. Одним из способов снижения энергопотребления IC является разумный выбор типа технологии, используемой при реализации IC. IC может быть реализована с использованием различных технологий. Например, цепи могут быть реализованы с использованием биполярных транзисторов, транзисторов на металл-оксидных полупроводниках (МОП), n-МОП транзисторов, а также комплементарных МОП (КМОП) транзисторов. Реализация на КМОП транзисторах предпочтительна при разработке цифровых устройств, так как затвор КМОП теоретически не потребляет электроэнергию в статическом состоянии.
Схема типичного КМОП инвертора 100 приведена на Фиг. 1. Технология КМОП использует цепи как n-каналов, так и p-каналов в одном чипе. Исток n-канального МОП транзистора 120 подключен к цепи обратного напряжения, которую можно также назвать общим проводом, опорной цепью по напряжению, цепью обратного напряжения либо заземлением. Можно считать, что цепь обратного напряжения может быть также одной из линий питания. Цепь обратного напряжения обеспечивает подключение к соответствующей линии электропитания, Vdd. Цепь обратного напряжения может быть изолирована от других цепей либо может быть общей цепью обратного напряжения для других цепей. Затвор n-канального МОП транзистора 120 электрически соединен с затвором p-канального МОП транзистора 110. Подключение с общим затвором служит также входом для КМОП инвертора 100. Исток p-канального МОП транзистора 110 электрически соединен с линией электропитания Vdd. Сток p-канальной цепи 110 электрически соединен со стоком n-канальной цепи 120. Подключение с общим стоком является выходом инвертора 100.
Принцип работы инвертора 100 относительно прост. Когда входной сигнал, Vin, имеет низкий уровень, n-канальный транзистор 120 не проводит ток, то есть закрыт. Однако p-канальная цепь 110 работает таким образом, что напряжение источника питания, Vdd, подводится к выходу, Vout, инвертора 100. В обратном случае, когда входной сигнал, Vin, имеет высокий уровень, p-канальный транзистор 110 не проводит ток, а n-канальная цепь 120 открыта, закорачивая выход инвертора 100 на цепь обратного напряжения. При каждом из двух состояний инвертора 100 один транзистор из комплементарной пары транзисторов является непроводящим. Непроводящий транзистор создает высокий импеданс между линией электропитания и цепью обратного напряжения, ограничивая таким образом рассеивание мощности инвертором 100 при статическом состоянии выхода. Уровень рассеивания мощности в статическом состоянии в значительной степени определяется током утечки закрытого транзистора.
Мощность потребляется КМОП инвертором 100, как и цепями КМОП в целом, при переключении цепи между логическими состояниями. Рассеивание мощности инвертором 100 пропорционально объему энергии, обеспечиваемому емкости нагрузки на каждом уровне перехода. Таким образом, рассеивание мощности КМОП инвертором 100 пропорционально значению CL·Vdd2·f. В данном выражении CL представляет собой емкость нагрузки, Vdd - напряжение источника питания, а f - скорость изменения данных.
Можно считать, что для синхронизируемых последовательных цепей рассеиваемая мощность пропорциональна частоте синхронизации. Хотя частота синхронизации в высокой степени зависит от требований к пропускной способности по передаче данных, сигнал синхронизации для некоторого числа цепей может быть остановлен на периоды времени, в течение которых активность этих цепей не требуется. Данные периоды отсутствия активности могут содержать ждущий режим, при котором часть IC отключается от питания для экономии электроэнергии. В значительной степени частота сигнала синхронизации не может быть снижена для уменьшения энергопотребления без ущерба для возможностей обработки.
Видимо, наиболее значительное снижение энергопотребления КМОП может быть достигнуто снижением напряжения питания. Как следует из приведенной выше формулы, рассеивание мощности пропорционально квадрату напряжения питания, Vdd. Таким образом, снижение напряжения питания обеспечивает большую экономию электроэнергии, нежели сравнимое снижение рабочей частоты или емкости нагрузки.
Однако снижение напряжения питания приводит к ухудшению параметров задержки распространения в цепях КМОП. Если напряжение питания снижается до порогового напряжения транзистора МОП, Vth, задержка распространения возрастает. Возрастание задержки распространения в значительной степени снижает возможность функционирования затвора КМОП в высокоскоростных цепях.
Одним из способов снижения задержки распространения и, таким образом, повышения работоспособности затвора в высокоскоростных цепях является снижение порогового напряжения, Vth, МОП транзисторов. Однако снижение порогового напряжения приведет к увеличению подпорогового тока утечки МОП транзистора. Результатом станет нарастание статического тока, а следовательно, рассеивания мощности в течение статического периода.
Энергопотребление цепей КМОП может быть также снижено без существенного ухудшения скоростных характеристик цепи внедрением как транзисторов с высоким пороговым напряжением, так и транзисторов с низким пороговым напряжением в одной и той же конструкции IC. Такие цепи получили название многопороговых КМОП (МПКМОП) цепей.
В предыдущих вариантах осуществления МПКМОП цепи с низким пороговым напряжением подключались к виртуальным линиям питания и виртуальным общим линиям напряжения. Виртуальные линии питания и виртуальные общие линии напряжения электрически соединялись с реальными линиями питания и общими линиями напряжения с использованием транзисторов с высоким пороговым напряжением. В течение активного режима транзисторы с высоким пороговым напряжением открывались и подключали транзисторы с низким пороговым напряжением к реальной линии питания и к реальной общей линии напряжения. Во время ждущего режима транзисторы с высоким пороговым напряжением отключались. Виртуальные линии питания эффективно обесточивались, таким образом отключая все транзисторы с низким пороговым напряжением, подключенные к виртуальным линиям питания.
Неблагоприятный эффект отключения всех транзисторов с низким пороговым напряжением заключается в том, что все состояния цепей КМОП с низким пороговым напряжением утрачиваются. В некоторых ситуациях потеря всех данных в цепях с низким пороговым напряжением не является проблемой. К таким ситуациям относятся те, в которых цепи восстанавливают все состояния при возвращении в активный режим. Однако в других ситуациях переход в ждущий режим требует сохранения данных в некоторых или всех отключаемых цепях. Например, может оказаться желательным, чтобы по возвращении в активный режим цепь возобновила функционирование из того состояния, которое имело место на момент, предшествующий переходу в ждущий режим. Восстановление функционирования цепи не представляется возможным, если цепи с низким пороговым напряжением утратят все состояния цепей при переходе в ждущий режим.
Таким образом, существует потребность в цепи, функционирующей с низким напряжением питания и имеющей низкую задержку распространения цепей с низким пороговым напряжением в активном режиме, но сохраняющей состояния цепей в ждущем режиме. Более того, данная цепь не должна требовать каких-либо дополнительных цепей для сохранения состояний при переходе в ждущий режим. Цепь должна иметь низкие характеристики утечки цепей с высоким пороговым напряжением для минимизации статического энергопотребления. В активном режиме цепь должна иметь высокие скоростные характеристики цепей КМОП с низким пороговым напряжением, а в ждущем режиме цепь должна иметь энергонезависимость и низкий ток утечки цепей с высоким пороговым напряжением.
Раскрытие изобретения
Изобретен многопороговый триггер КМОП (МПКМОП), содержащий цепи с низким пороговым напряжением в качестве большей части, если не всех, цепей тракта сигнала триггера для повышения производительности триггера. Далее триггер содержит цепи с высоким пороговым напряжением для устранения каналов утечки через цепи с низким пороговым напряжением, когда триггер находится в ждущем режиме. Цепи с высоким пороговым напряжением размещаются таким образом, чтобы каналы утечки в цепях с низким пороговым напряжением были последовательны с каналами утечки цепей с высоким пороговым напряжением. Таким образом, цепи с высоким пороговым напряжением определяют ток утечки триггера.
Изобретены однофазный и двухфазный триггеры. Однако изобретение не ограничивается только этими конструкциями. Предпочтительные варианты осуществления триггеров содержат ведущие и ведомые регистры. Данные содержатся либо в ведущих, либо в ведомых регистрах в зависимости от фазы или фаз сигналов синхронизации. Перед ведущим триггером может устанавливаться мультиплексор, обеспечивающий дополнительные входные сигналы и тестируемость конструкции.
В одном из вариантов осуществления триггер МПКМОП содержит первый передаточный вентиль, ведущий регистр КМОП со входом, электрически соединенным с выходом первого передаточного вентиля, второй передаточный вентиль, электрически соединенный с выходом ведущего регистра КМОП, а также ведомый регистр со входом, электрически соединенным с выходом второго передаточного вентиля. Второй передаточный вентиль содержит КМОП транзисторы с низким пороговым напряжением.
В однофазном триггере переход в ждущий режим может произойти при любой фазе сигнализации. Размещение цепей с низким пороговым напряжением (LVT) может быть оптимизировано для определенной фазы синхронизации, в течение которой осуществляется переход в ждущий режим. Таким же образом в двухфазном триггере цепи LVT могут размещаться с учетом оптимизации прохождения сигнала в течение функционирования в активном режиме, при обеспечении энергонезависимости данных и низкого тока утечки в ждущем режиме.
Краткое описание чертежей
Особенности и преимущества изобретения станут более понятны из приведенного ниже детального описания вкупе с чертежами, на которые ссылается текст и которые содержат:
Фиг. 1 - функциональная блок-схема прототипа КМОП инвертора.
Фиг. 2 - функциональная блок-схема ведущего/ведомого регистра.
Фиг. 3 - блок-схема однофазного МПКМОП триггера.
Фиг. 4 - блок-схема однофазного МПКМОП триггера в ждущем режиме с высоким уровнем сигнала синхронизации.
Фиг. 5 - блок-схема каналов утечки однофазного триггера МПКМОП в ждущем режиме с высоким уровнем сигнала синхронизации.
Фиг. 6 - блок-схема однофазного МПКМОП триггера в ждущем режиме с низким уровнем сигнала синхронизации.
Фиг. 7 - блок-схема каналов утечки однофазного триггера МПКМОП в ждущем режиме с низким уровнем сигнала синхронизации.
Фиг. 8 - блок-схема двухфазного триггера МПКМОП в активном режиме.
Фиг. 9 - блок-схема двухфазного триггера МПКМОП в ждущем режиме с низким уровнем phi 1.
Фиг. 10 - блок-схема каналов утечки двухфазного триггера МПКМОП в ждущем режиме с низким уровнем phi 1.
Осуществление изобретения
Данное изобретение описывает некоторое количество вариантов осуществления триггера, реализованного на МПКМОП таким образом, чтобы они могли функционировать с использованием низкого напряжения питания порядка 1 вольта. Изобретенные триггеры обеспечивают высокую скорость функционирования, характерную для триггеров, реализованных на КМОП с низким пороговым напряжением, при низких характеристиках тока утечки, свойственных триггерам, реализованным исключительно на цепях КМОП с высоким пороговым напряжением. Изобретенные триггеры могут быть реализованы с использованием глубокой субмикронной (например, L<=0,18 мкм) технологии. Можно рассчитывать, что сконструированные в соответствии с данным изобретением триггеры могут быть включены в состав IC, являющихся специализированными интегральными схемами (ASIC), процессорами, программируемыми логическими устройствами, памятью или другими цепями.
Можно также рассчитывать, что сконструированные в соответствии с данным изобретением триггеры могут быть использованы в таких устройствах, как мобильные телефоны, пейджеры, карманные персональные компьютеры, ноутбуки либо любые другие электронные устройства, в которых существенный выигрыш даст использование высокопроизводительных триггеров с низким напряжением питания, имеющих низкий ток утечки и позволяющих энергонезависимое хранение данных в ждущем режиме. Например, такой триггер может быть использован в коммуникационном устройстве, имеющем радиочастотный интерфейс, подключенный к низкочастотному блоку обработки. Данный триггер может быть частью РЧ интерфейса либо частью низкочастотного блока обработки. Низкочастотный блок обработки может содержать также процессор, цифровой сигнальный процессор, память и другие цепи. Коммуникационное устройство может быть беспроводным телефоном, пейджером, радиоприемником или каким-либо другим устройством.
На Фиг. 2 приведена функциональная блок-схема варианта осуществления триггера МПКМОП 200. На всех чертежах цепи с низким пороговым напряжением показаны с заштрихованным входом или с заштрихованной частью между истоком и стоком, тогда как цепи с высоким пороговым напряжением приведены без всякой штриховки. Входной сигнал подводится к первому передаточному вентилю 210, состоящему из p-канальной цепи 212 и n-канальной цепи 214. Передаточный вентиль, например 210, иначе называется транзисторами доступа, содержащими n-канальную цепь, например 214, и p-канальную цепь, например 212, подключенными параллельно и управляемыми инверсными напряжениями вентиля. Если напряжение вентиля цепи n-канала 214 низкое, цепь 212 p-канала имеет соответствующее напряжение вентиля, равное или близкое к напряжению источника питания, и обе цепи являются непроводящими. С другой стороны, если напряжение вентиля цепи 214 n-канала равно или близко к напряжению источника питания, а напряжение вентиля цепи p-канала 212 низкое, обе цепи являются проводящими. Если напряжение истока близко к напряжению источника питания, Vdd, существует падение напряжения в цепи 214 n-канала, но практически отсутствует падение напряжения в цепи 212 p-канала.
Первый передаточный вентиль 210 включен или находится в активном состоянии, когда сигнал синхронизации (CLK) имеет низкий уровень. Когда первый передаточный вентиль 210 активен, входной сигнал подается на вход первого инвертора 220. Выход первого инвертора электрически соединен со входом первого инвертора 230 обратной связи. Выход первого инвертора 230 обратной связи, в свою очередь, электрически подключен обратно ко входу первого инвертора 220.
Выход первого инвертора 220 электрически соединен со вторым передаточным вентилем 240. Второй передаточный вентиль 240 состоит из цепи 242 p-канала и цепи 244 n-канала. Как и в случае первого передаточного вентиля 210, цепи второго передаточного вентиля 240 управляются сигналом CLK. Однако второй передаточный вентиль 244 сконструирован таким образом, чтобы быть активным в фазе сигнала CLK, противоположной используемой для активации первого передаточного вентиля 210. В то время как сигнал CLK подводится к цепи 212 p-канала первого передаточного вентиля 210, сигнал/CLK, или инверсный сигнал синхронизации, подводится к цепи p-канала 242 второго передаточного вентиля 240. Таким же образом сигнал/CLK подводится к цепи n-канала 214 первого передаточного вентиля 210, а сигнал CLK подводится к цепи 244 n-канала второго передаточного вентиля 240. Реальная фаза сигнала CLK в момент активности первого передаточного вентиля 210 может быть любой в зависимости от сигналов, подводимых к цепям p-канала и n-канала. Как правило, второй передаточный вентиль 240 сконструирован таким образом, чтобы быть активным в течение фазы CLK, когда первый передаточный вентиль 210 не активен.
Выход передаточного вентиля 240 электрически соединен со входом второго инвертора 250. Выход второго инвертора 250 является выходом триггера 200. Выход второго инвертора 250 также электрически соединен со входом второго инвертора 260 обратной связи. Выход второго инвертора 260 обратной связи электрически соединен со входом второго инвертора 250.
Функционирование триггера 200 может быть описано следующим образом. Логический сигнал подводится ко входу первого передаточного вентиля 210. В течение первой фазы, или состояния, CLK первый передаточный вентиль 210 является активным, и входной сигнал поступает на вход первого инвертора 220. При необходимости выход первого инвертора 220 переходит в состояние отображения инверсии входного сигнала. Первый инвертор 230 обратной связи неактивен в течение фазы синхронизации, при которой активен первый передаточный вентиль 210. Таким образом, во время активности первого передаточного вентиля 210 на выходе первого инвертора 220 наличествует инверсия входного сигнала.
При переходе CLK от первой фазы ко второй фазе, или состоянию, первый передаточный вентиль 210 становится неактивным, а второй передаточный вентиль 240 становится активным. Активируется первый инвертор 230 обратной связи и передает инверсную версию сигнала с выхода первого инвертора 220 на вход первого инвертора 220. Таким образом, сигнал фиксируется в ведущем регистре. Уровень сигнала, сохраняемый в ведущем регистре и формируемый первым инвертором 220 и первым инвертором 230 обратной связи, подводится ко второму инвертору 250 и к выходу триггера 200. Ведомый регистр, состоящий из второго инвертора 250 и второго инвертора 260 обратной связи, поддерживает уровень на выходе триггера 200 в течение последующего цикла синхронизации. Второй инвертор 260 обратной связи неактивен в течение фазы сигнала CLK, когда активен второй передаточный вентиль 240. Второй инвертор 260 обратной связи становится активным, когда сигнал CLK возвращается к той фазе, в которой второй передаточный вентиль 240 неактивен. Сигнал, или бит данных, фиксируется в ведомом регистре в течение времени активности второго инвертора 260 обратной связи.
Таким образом, можно считать, что вариант осуществления триггера 200 в данной конфигурации может содержать цепи с низким пороговым напряжением только в тракте сигнала, а также может содержать цепи с высоким пороговым напряжением в трактах обратной связи и некритичных трактах триггера. Например, на Фиг. 2 инверторы 230 и 260 обратной связи могут быть полностью реализованы на цепях с высоким пороговым напряжением, тогда как инверторы 220 и 250 в тракте прямого сигнала, а также передаточные вентили 210 и 240 могут быть реализованы с использованием цепей с низким пороговым напряжением. В альтернативном варианте некоторые цепи тракта прямого сигнала могут быть цепями с низким пороговым напряжением, тогда как другие - цепями с высоким пороговым напряжением. Цепи с высоким пороговым напряжением могут размещаться таким образом, чтобы обеспечить низкий ток утечки для цепей с низким пороговым напряжением.
На Фиг. 3 приведена детальная блок-схема одного из вариантов осуществления однофазного МПКМОП триггера 300. Триггер 300 содержит четыре основных функциональных блока: скан-мультиплексор 310, ведущий регистр 340, ведомый регистр 360 и выходной буфер 363. Скан-мультиплексор 310 подключен ко входу ведущего регистра 340 с использованием первого передаточного вентиля 330. Выход ведущего регистра 340 подключен ко входу ведомого регистра 360 с использованием второго передаточного вентиля 350. Выход ведомого регистра 360 электрически подключен к буферу 363 перед выходом триггера 300.
Скан-мультиплексор 310 может рассматриваться как часть конструкции триггера 300, но не обязательно должен включаться во все варианты конструкции триггера 300. Скан-мультиплексор 310 используется для функций тестирования в процессе производства и проверки IC. Скан-мультиплексор 310 оборудован сканирующим входом, Sin, предназначенным для сканирующих тестовых сигналов. Кроме того, скан-мультиплексор 310 оборудован входом данных, d. При нормальных условиях эксплуатации триггера 300 используется только вход данных d скан-мультиплексора 310. Хотя сканирующий вход обычно не используется в нормальных условиях эксплуатации, триггер 300 обычно содержит скан-мультиплексор 310 ввиду необходимости тестирования и поверки IC.
Скан-мультиплексор 310 оборудован также входом управляющего сигнала, обозначаемого здесь как Shift_or_sleep. Вход управляющего сигнала используется для выбора, какой из входов мультиплексора будет электрически соединен с выходом скан-мультиплексора 310. Для конфигурации скан-мультиплексора 310, показанной на Фиг. 3, сигнал, подводимый ко входу Sin, электрически соединяется с выходом скан-мультиплексора 310 при высоком уровне управляющего сигнала Shift_or_sleep. Сигнал, подводимый ко входу d, электрически соединяется с выходом скан-мультиплексора 310 при низком уровне управляющего сигнала Shift_or_sleep. Можно считать, что скан-мультиплексор 310 может быть сконфигурирован таким образом, что инвертируется фаза управляющего сигнала. Кроме того, можно считать, что скан-мультиплексор 310 может содержать более двух входов и что для управления выбором входных сигналов может применяться цифровое контрольное слово.
Вход d скан-мультиплексора 310 электрически соединен с затвором первой n-канальной цепи 322 с низким пороговым напряжением (LVT) и с затвором первой р-канальной цепи 324 LVT. Исток первой n-канальной цепи 322 электрически соединен с линией общего напряжения, а исток первой р-канальной цепи 324 LVT электрически соединен с линией питания. Сток первой n-канальной цепи 322 LVT электрически соединен с истоком первой n-канальной цепи 326 с высоким пороговым напряжением (HVT). Таким же образом сток первой р-канальной цепи 324 LVT электрически соединен с истоком первой р-канальной цепи 328 HVT. Стоки первой n-канальной цепи 326 HVT и первой р-канальной цепи 328 HVT электрически соединены и подключены к выходу скан-мультиплексора 310.
Вход Sin скан-мультиплексора 310 подключен таким же образом, за исключением того, что не используются цепи LVT. Вход Sin скан-мультиплексора 310 буферизуется и инвертируется инвертором сигнала 311 до электрического соединения с затворами цепей 314 и 312 HVT, истоки которых подключены соответственно к общей линии напряжения и линии питания. Стоки цепей 314 и 312 вторых n-канала и р-канала HVT электрически соединены соответственно с истоками цепей 318 И 316 третьих n-канала и р-канала HVT. Стоки цепей 318 И 316 третьих n-канала и р-канала HVT электрически соединены между собой и подключены к выходу скан-мультиплексора 310.
Выбор входа d или входа Sin производится на основании сигналов, подаваемых на затворы первых цепей 326 и 328 HVT и третьих цепей 318 и 316 HVT. Управляющий вход скан-мультиплексора 310 электрически соединен с затвором цепи 328 первого р-канала HVT и с затвором цепи 318 третьего n-канала HVT. Управляющий вход электрически соединен также с управляющим инвертором 321, логически инвертирующим сигнал управляющего входа. Выход управляющего инвертора 321 электрически соединен с затворами цепи 326 первого n-канала HVT и цепи 316 третьего р-канала HVT.
Таким образом, если сигнал управляющего входа имеет низкий уровень, цепи 326 и 328 первых n-канала и р-канала HVT приобретают смещение. Сигнал со входа d передается через цепи 322 И 324 первых n-канала и р-канала LVT и через смещенные цепи 326 И 328 первых n-канала и р-канала HVT на выход скан-мультиплексора 310. Сигнал управляющего входа низкого уровня отключает цепи 318 И 316 третьих n-канала и р-канала HVT, и таким образом вход Sin изолируется от выхода скан-мультиплексора 310.
В обратном случае, если сигнал управляющего входа имеет высокий уровень, приобретают смещение цепи 318 И 316 третьих n-канала и р-канала HVT. Сигнал со входа Sin проходит через цепи 314 И 312 вторых n-канала и р-канала HVT и через смещенные цепи 318 И 316 третьих n-канала и р-канала HVT на выход скан-мультиплексора 310. Сигнал управляющего входа высокого уровня отключает цепи 326 И 328 первых n-канала и р-канала HVT, и таким образом вход d изолируется от выхода скан-мультиплексора 310.
Выход скан-мультиплексора 310 электрически соединен с первым передаточным вентилем 330. Первый передаточный вентиль 330 содержит цепи 332 И 334 n-канала и p-канала. В конфигурации, показанной на Фиг. 3, первый передаточный вентиль 330 собран на цепях HVT. Первый передаточный вентиль 330 является проводящим, когда к затвору цепи 332 n-канала подводится высокий уровень напряжения, а к затвору цепи 334 р-канала подводится высокий уровень напряжения.
Выход первого передаточного вентиля 330 электрически соединен со входом ведущего регистра 340 (MR). Вход ведущего регистра 340 электрически соединен с инвертором 341 ведущего регистра (MR). Вход MR 340 электрически соединен также со стоками цепей n-канала и p-канала MR 342 и 344. Выход инвертора MR 341 электрически соединен с выходом ведущего регистра 340. Выход инвертора MR 341 электрически соединен с затворами вторых цепей 346 И 348 n-канала и p-канала MR. Исток цепи 348 второго р-канала MR электрически соединен с линией питания, тогда как исток цепи 346 второго n-канала MR электрически соединен с линией общего напряжения. Сток цепи 348 второго р-канала MR электрически соединен с истоком цепи 344 первого р-канала MR. Таким же образом сток цепи 346 второго n-канала MR электрически соединен с истоком цепи 342 первого n-канала MR. Таким образом, можно считать, что цепи 342 И 346 первого и второго n-каналов MR сконфигурированы последовательно, и цепи 344 И 348 первого и второго р-каналов MR сконфигурированы последовательно.
Выход ведущего регистра 340 электрически соединен со вторым передаточным вентилем 350, содержащим цепи 352 и 354 n-канала и р-канала. В варианте осуществления, показанном на Фиг. 3, во втором передаточном вентиле 350 использованы цепи LVT. Выход второго передаточного вентиля 350 электрически соединен со входом ведомого регистра 360 (SR).
Вход ведомого регистра 360 электрически соединен напрямую с первым выходом ведомого регистра 360. Вход ведомого регистра 360 (SR) подключен также к стокам цепей 362 и 364 первых n-канала и р-канала SR и ко входу 361 инвертора SR. Выход 361 инвертора SR электрически соединен с затворами цепей 368 и 366 вторых р-канала и n-канала SR. Выход 361 инвертора SR также электрически соединен со вторым выходом SR 360.
Исток цепи 368 второго р-канала SR электрически соединен с линией питания, а сток цепи 368 второго р-канала SR электрически соединен с истоком цепи 364 первого р-канала SR. Таким образом, можно считать, что цепи 364 и 368 первого и второго р-каналов SR сконфигурированы последовательно. Таким же образом исток цепи 366 второго n-канала SR электрически соединен с линией общего напряжения, а сток цепи 366 второго n-канала SR электрически соединен с истоком цепи первого n-канала SR 362. Цепи 362 и 366 первого и второго n-каналов SR сконфигурированы последовательно.
Первый выход SR 360 электрически соединен со входом выходного буфера 363. Выходной буфер 363 содержит первый инвертор 372 со входом, электрически соединенным со входом буфера, и с выходом, электрически соединенным со входом второго инвертора 374. Выход второго инвертора 374 является выходом буфера 363, а также выходом триггера 300. Первый и второй инверторы 372 и 374 представляют собой цепи LVT и используют n-канальный переключатель 376 для электрического соединения виртуальной линии общего напряжения первого и второго инверторов 372 и 374 с реальной линией общего напряжения. Затвор переключателя 376 электрически соединен с инвертированным управляющим входом скан-мультиплексора 310, обозначенным как "ssb". Альтернативно может быть использован p-канальный переключатель для электрического соединения виртуальной линии питания первого и второго инверторов 372 и 374 с реальной линией питания. Однако ввиду разницы скоростных показателей и размеров цепей n-каналов и p-каналов n-канальный переключатель может оказаться предпочтительным. Если желательна дополнительная изоляция, могут быть использованы оба вида переключателей для подключения виртуальных линий питания компонентов буфера к реальным линиям питания.
Общая синхронизация используется для управления передаточными вентилями 330 и 350, а также ведущим и ведомым регистрами 340 и 360. Входной сигнал синхронизации (CLK) подводится ко входу первого инвертора 382 синхронизации. Первый инвертор 382 синхронизации может быть использован для буферизации входного сигнала синхронизации в добавление к инвертированию сигнала. Выход первого инвертора 382 синхронизации электрически соединен с цепью 332 n-канала первого передаточного вентиля 330, с цепью 354 p-канала второго передаточного вентиля 350, с цепью 344 первого р-канала MR, с цепью 362 первого n-канала SR, а также со входом второго инвертора 384 синхронизации. Выход первого инвертора 384 синхронизации электрически соединен с цепью 334 p-канала первого передаточного вентиля 330, с цепью 352 n-канала второго передаточного вентиля 350, с цепью первого n-канала MR 342, а также с цепью 364 первого р-канала SR. Таким образом, можно считать, что первый и второй передаточные вентили 330 и 350 проводят в противоположных фазах сигнала синхронизации. Кроме того, первые цепи MR 344 и 342 проводят в фазах сигнала синхронизации, противоположных фазам, управляющим проводимостью первых цепей SR 364 и 362.
В альтернативном случае однофазный триггер 300, показанный на Фиг. 3, может быть модифицирован для функционирования в режиме двухфазного триггера. Для переконфигурирования однофазного триггера 300 в двухфазный триггер должны быть изменены конфигурации линии CLK и первого, и второго инверторов 382 и 384 синхронизации. Эти изменения не показаны на Фиг. 3, но описаны следующим образом. Сигнал CLK и подключения к инверторам 382 и 384 синхронизации удаляются с Фиг. 3. Вместо этого сигнал первой фазы, phi1 (не показан), электрически соединяется с цепью 332 n-канала первого передаточного вентиля 330. Инвертированная версия сигнала первой фазы, phi1, может быть получена логическим инвертированием сигнала первой фазы с использованием первого инвертора 382 синхронизации. Инвертированный сигнал первой фазы электрически соединяется с цепью 334 p-канала первого передаточного вентиля 330. Сигнал второй фазы, phi2 (не показан), электрически соединяется с цепью 352 n-канала второго передаточного вентиля 350. Инвертированная версия сигнала второй фазы может быть получена с использованием второго инвертора 384 синхронизации. Ивертированный сигнал второй фазы электрически соединяется с цепью 354 p-канала второго передаточного вентиля 350. Сигналы первой и второй фазы могут быть, но не в обязательном порядке, активны в течение взаимоисключающих периодов времени. Таким образом, можно считать, что однофазный триггер 300 может быть модифицирован для работы в качестве двухфазного триггера.
Возвращаясь к описанию однофазного триггера 300, показанного на Фиг. 3, функционирование триггера 300 может быть описано следующим образом. В течение активного состояния управляющий сигнал Shift_or_sleep находится на низком уровне. Низкий уровень управляющего сигнала приводит к активности переключателя 376, что включает в работу буфер. Низкий уровень управляющего сигнала приводит также к выбору входа d скан-мультиплексора 310. В течение первой фазы синхронизации, когда сигнал CLK находится на низком уровне, на выходе первого инвертора 382 синхронизации уровень высокий, что активизирует первый передаточный вентиль 330 и деактивирует второй передаточный вентиль 350. Когда уровень сигнала CLK переходит от низкого к высокому, значение данных запирается в ведущем регистре 340 посредством отключения первого передаточного вентиля 330 и активации первых цепей MR 344 и 342. Использование цепей LVT в тракте d-сигнала скан-мультиплексора 310 снижает время установки триггера 300.
Можно считать, что первый и второй передаточные вентили 330 и 350 могут быть сконфигурированы для работы на других фазах сигнала CLK посредством добавления других инверторов сигнала CLK. Реальная фаза сигнала CLK, используемого триггером, не ограничивает изобретение. Описана только одна фазовая конфигурация для простоты изложения.
Второй передаточный вентиль 350 становится активным при переходе уровня сигнала CLK от низкого к высокому. Значение данных, запертое в регистре 340, передается через второй передаточный вентиль 350, ведомый регистр 360 и буфер 363 на выход триггера 300. Цепи LVT 352 и 354 используются во втором передаточном вентиле 350, а также в буфере 363, для снижения времени прохождения сигнала (clock-to-Q) в триггере 300. Таким образом, в течение активного режима время установки триггера 300 снижается посредством использования цепей LVT в тракте d-сигнала скан-мультиплексора 310. Время прохождения сигнала (clock-to-Q) в триггере 300 снижается посредством использования цепей LVT во втором передаточном вентиле 350, а также в выходном буфере.
Функционирование однофазного триггера 300 в сканирующих или тестовых операциях не требует высокой скорости. Поэтому тракт входа Sin скан-мультиплексора 310 предпочтительно не должен содержать цепей LVT. Можно отметить, что сканирующие операции используются, как правило, в процессе тестирования и обычно не используются при нормальном функционировании триггера. Скорее, при нормальном функционировании, когда сигнал Shift_or_sleep имеет высокий уровень, триггер 300 находится в ждущем режиме. Так как в ждущем режиме переключатель 376 выходного буфера отключен, для тестирования и проверки требуется альтернативный выходной тракт. Такой альтернативный выход обеспечивается выходным инвертором 378, содержащим цепи HVT. Так как тестирование и проверка, как правило, не производятся на полной скорости, выходной инвертор 378 не нуждается в реализации с использованием цепей LVT.
Энергонезависимость триггера в ждущем режиме проиллюстрирована на Фиг. 4, где переход в ждущий режим был осуществлен при высоком уровне сигнала CLK. В ждущем режиме уровень сигнала синхронизации не изменяется. Хотя переход в ждущий режим может осуществляться асинхронно, вне зависимости от фазы сигнала CLK, конструкции цепей часто обеспечивают переход в ждущий режим синхронно с определенной фазой синхронизации. Конструкция триггера, показанная на Фиг. 3, сохраняет данные вне зависимости от состояния синхронизации в ждущем режиме. Однако конструкция триггера 300, показанная на Фиг. 3, оптимизирована для использования в цепях, где переход в ждущий режим происходит при высоком уровне сигнала синхронизации.
Управляющий сигнал Shift_or_sleep переходит от низкого уровня к высокому в момент, или перед ним, перехода в ждущий режим. Таким образом, в течение ждущего режима вход d скан-мультиплексора 310 не действует, и в качестве рабочего триггером выбирается вход Sin. Кроме того, когда сигнал Shift_or_sleep имеет высокий уровень, переключатель 376 буфера отключен и, таким образом, буфер обесточен.
Цепи, неактивные в момент, когда сигнал CLK имеет высокий уровень, показаны на Фиг. 4 пунктирными линиями. Так как сигнал синхронизации имеет высокий уровень в ждущем режиме, первый передаточный вентиль 330 неактивен, но первые цепи MR 344 и 342 получают смещение, удерживая таким образом значение данных в ведущем регистре 340. Можно считать, что при переходе обратно в активный режим переключатель 376 становится проводящим, и значение, сохраненное в ведущем регистре 340, немедленно появляется на выходе триггера 300.
Пути утечки триггера 300, оптимизированные для функционирования в ждущем режиме при высоком уровне сигнала синхронизации, показаны на Фиг. 5. Скан-мультиплексор 310 управляется с целью выбора входа Sin. Путями утечки через цепи входа d являются цепи от линии питания через цепь 324 р-канала LVT, цепь 328 первого р-канала HVT, цепь 326 первого n-канала HVT и цепь 322 n-канала LVT к линии общего напряжения. Таким образом, можно считать, что пути утечки проходят через все четыре последовательных цепи. Вспомним, что утечка через запертую цепь LVT значительно больше утечки через запертую цепь HVT. Цепи HVT обладают более желательными характеристиками низкой утечки. Утечка через цепи входа d скан-мультиплексора 310 ограничена утечкой через цепи HVT, так как цепи сконфигурированы последовательно. Таким образом, утечка через цепи входа d скан-мультиплексора 310 минимизируется последовательной конфигурацией непроводящих цепей HVT.
Цепи входа Sin включаются в работу при высоком уровне сигнала Shift_or_sleep. Таким образом, необходимо проверить пути утечки с выхода скан-мультиплексора 310. Если цепи 318 и 314 n-каналов, входа Sin являются проводящими, могут существовать пути утечки с выхода скан-мультиплексора 310 через цепи 318 и 314 n-каналов к линии возврата напряжения. В обратном случае, если являются проводящими цепи 312 и 316 р-каналов, утечка может происходить с линии питания, через цепи 312 и 316 р-каналов, на выход скан-мультиплексора 310. Однако выход скан-мультиплексора 310 подключен только к первому передаточному вентилю 330, который отключен ввиду высокого уровня сигнала CLK. Вся утечка через выход скан-мультиплексора 310 ограничивается первым передаточным вентилем 330, содержащим цепи HVT 332 и 334.
В ждущем режиме с высоким уровнем сигнала синхронизации ведущий регистр 340 является активным и содержит данные. Таким образом, путей утечки, связанных с ведущим регистром 340, не существует. Однако ведомый регистр 360 необходимо проанализировать на предмет потенциальных путей утечки. Существует путь утечки от линии питания через цепь 368 второго р-канала SR, через цепь 364 первого р-канала SR на вход SR. Таким же образом, существует путь утечки со входа SR через цепь 362 первого n-канала SR, через цепь 366 второго n-канала SR на линию возврата напряжения. Цепи 362 и 364 первых n-канала и р-канала SR, неактивны. Таким образом, цепи 364 и 362 первых n-канала и р-канала SR, являющиеся цепями HVT с низкой утечкой, ограничивают утечку через регистр 360.
Утечка через ждущий буфер ограничена переключателем HVT 376. Таким же образом утечка через каждый из инверторов 382 и 384 синхронизации ограничена содержащимися в них цепями HVT.
Таким образом, можно видеть, что триггер МПКМОП 300 может быть сконструированным с малым временем установки и прохождения сигнала (clock-to-Q) при функционировании в активном режиме. Та же конфигурация триггера МПКМОП 300 будет иметь низкие токи утечки в ждущем режиме. При оптимизации ждущего режима к высокому уровню фазы синхронизации данные будут сохраняться в ведущем регистре 340 в течение ждущего режима.
Другой вариант осуществления триггера МПКМОП 600 показан на Фиг. 6. Триггер МПКМОП 600, показанный на Фиг. 6, оптимизирован для использования в цепях, переходящих в ждущий режим при низком уровне сигнала синхронизации. Соединения элементов триггера МТКМОП 600 на Фиг. 6 идентичны соединениям триггера 300, показанного на Фиг. 3. Конфигурация скан-мультиплексора 310, ведущего регистра 340 и ведомого регистра 360 идентичны в обеих конструкциях триггеров 300 и 600. Однако с целью оптимизации триггера 600 для функционирования в цепях, где ждущий режим наступает при низком уровне сигнала синхронизации, первый передаточный вентиль 330 содержит цепи LVT вместо цепей HVT, а второй передаточный вентиль 350 содержит цепи HVT вместо цепей LVT.
Функционирование триггера 600 аналогично функционированию описанного ранее триггера 300. При низком уровне сигнала Shift_or_sleep выбирается вход d скан-мультиплексора 310. Данные передаются в ведущий регистр 340 в течение периода низкого уровня сигнала CLK. При повышении уровня сигнала CLK первый передаточный вентиль 330 отключается и данные сохраняются в ведущем регистре 340. При переходе уровня сигнала CLK от низкого к высокому второй передаточный вентиль 350 становится проводящим и сигнал данных передается с ведущего регистра 340 через ведомый регистр 360 и буфер на выход триггера 600. Когда сигнал CLK возвращается к низкому уровню, второй передаточный вентиль 350 отключается и ведомый регистр 360 сохраняет последнее состояние. Ведущий регистр 340 принимает следующие данные, как описано выше.
Сохранение данных в ведомом регистре 360 гарантирует энергонезависимость сигнала данных. Если триггер 600 переходит в ждущий режим в течение низкого уровня сигнала CLK, сигнал Shift_or_sleep переходит к высокому уровню, выбирая таким образом вход Sin вместо входа d. Первый передаточный вентиль 330 сохраняет проводимость, так как сигнал CLK находится на низком уровне. Второй передаточный вентиль 350 отключен, так как сигнал CLK находится на низком уровне. Цепи 364 и 362 обратной связи SR являются проводящими, так что значение данных сохраняется в SR. Переключатель 376 буфера отключен, вследствие чего отключено питание инверторов 372 и 374 буфера 363. Отключение питания буфера экономит энергию при изоляции данных ведомого регистра 360 от выхода триггера 600. Когда сигнал Shift_or_sleep возвращается к низкому уровню, обозначая возврат в активный режим, переключатель 376 становится проводящим, инверторы 372 и 374 получают питание и на выход триггера 600 немедленно выводятся данные, хранимые в ведомом регистре 360.
Пути утечки триггера 600 в ждущем режиме показаны на Фиг. 7. Пути утечки через цепи входа d скан-мультиплексора 310 минимизированы тем же образом, что и обсуждавшиеся в отношении триггера 300, изображенного на Фиг. 3. Путь утечки через цепи 312 и 316 p-канала к выходу скан-мультиплексора 310, через первый передаточный вентиль 330 и через цепи n-канала ведущего регистра 340 ограничен отключением цепи 342 первого n-канала HVT ведущего регистра 340. Так как цепь 342 первого n-канала является цепью HVT, ток утечки невелик для любого пути утечки включенных последовательно цепей. Таким же образом существует путь утечки от цепи 348 второго р-канала через цепь 344 первого р-канала и через первый передаточный вентиль 330, через цепи 318 и 314 n-каналов скан-мультиплексора 310 к линии общего напряжения. Однако цепь 344 первого р-канала ведущего регистра 340 включена последовательно с путем утечки. Цепь 344 первого р-канала реализована как цепь HVT с низким током утечки. Таким образом, любой ток утечки через путь утечки с данной цепью, включенной последовательно, будет низким.
Путь утечки со входа ведомого регистра 360 также имеет низкий ток ввиду конфигурации второго передаточного вентиля 350. Второй передаточный вентиль 350 отключен в течение ждущего режима с низким уровнем сигнала CLK. Ввиду использования в конструкции второго передаточного вентиля 350 цепей HVT 352 и 354 ток утечки будет низким для любого пути утечки, последовательного для второго передаточного вентиля 350.
Пути утечки через буфер и инверторы CLK имеют низкий ток по тем же причинам, что и описанные в детальном рассмотрении триггера 300, оптимизированного для ждущего режима при высоком уровне сигнала CLK.
Еще один вариант осуществления триггера 800 показан на Фиг.8. Триггер 800 является двухфазным триггером ввиду наличия двух управляющих сигналов с разными фазами, phi1 и phi2, используемых для управления ведущим регистром 840 и ведомым регистром 860 соответственно.
Двухфазный триггер 800 использует конфигурацию скан-мультиплексора 310, аналогичную используемой в конструкциях однофазного триггера. Конфигурация и функционирование скан-мультиплексора 310 не будут рассматриваться повторно для простоты изложения.
Выход скан-мультиплексора 310 подключен ко входу первого передаточного вентиля 830. Передаточный вентиль 830 реализован с использованием цепей 832 n-канала с высоким пороговым напряжением (HVT) и цепей 834 р-канала HVT. Выход первого передаточного вентиля 830 электрически соединен со входом ведущего регистра 840 (MR).
Вход ведущего регистра 840 (MR) электрически соединен со входом инвертора MR 848. Выход инвертора MR 848 электрически соединен с выходом MR 840 и затвором цепи 844 р-канала MR. Выход инвертора MR 848 также электрически соединен с затвором цепи 842 n-канала MR. Исток цепи р-канала MR 844 электрически соединен с линией питания. Исток цепи n-канала MR 842 электрически соединен с линией общего напряжения. Сток цепи р-канала MR 844 электрически соединен со стоком цепи обратной связи n-канала MR 846, а также электрически соединен со входом инвертора MR 848. Исток цепи обратной связи n-канала MR 846 электрически соединен со стоком цепи 842 n-канала MR.
Выход ведущего регистра 840 электрически соединен со вторым передаточным вентилем 850. Второй передаточный вентиль 850 реализован на цепи 852 n-канала с низким пороговым напряжением (LVT) и цепи 854 р-канала LVT. Выход второго передаточного вентиля 850 электрически соединен со входом ведомого регистра 860.
Конфигурация ведомого регистра 860 аналогична конфигурации ведомого регистра 360, используемого в однофазном триггере 300. Вход ведомого регистра 860 (SR) электрически соединен с выходом SR. Этот вход также электрически соединен со входом инвертора SR 868. Выход инвертора SR 868 электрически соединен с затвором цепи 864 р-канала SR. Выход инвертора SR 868 также электрически соединен с затвором цепи 862 n-канала SR. Исток цепи 864 р-канала SR электрически соединен с линией питания. Исток цепи 862 n-канала SR электрически соединен с линией общего напряжения. Сток цепи 864 р-канала SR электрически соединен со стоком цепи 866 обратной связи n-канала SR, а также со входом SR 860. Исток цепи 866 обратной связи n-канала SR электрически соединен со стоком цепи 862 n-канала SR.
Выход ведомого регистра 860 электрически соединен с выходным буфером 875. Вход первого инвертора 872 электрически соединен со входом буфера 875. Выход первого инвертора 872 электрически соединен со входом второго инвертирующего буфера 874. Выход второго инвертирующего буфера 874 является выходом двухфазного триггера 800. Два инвертора 872 и 874 предпочтительно содержат цепи LVT. Первый и второй инверторы 872 и 874 используют n-канальный переключатель 876 для электрического соединения виртуальной линии общего напряжения первого и второго инверторов 872 и 874 с реальной линией общего напряжения. Затвор переключателя 876 электрически соединен с инвертирующим управляющим входом скан-мультиплексора 310, обозначенным как "ssb". Как отмечалось ранее в описании однофазного триггера 300, n-канальный переключатель может оказаться предпочтительнее р-канального переключателя ввиду меньшего размера цепей. Дополнительный инвертор HVT 878 устанавливается параллельно буферу для обеспечения выхода двухфазного триггера 800 в течение сканирующих или тестовых периодов.
Вход первой фазы phi1 для приема управляющего сигнала с первой фазой, обозначаемого также как сигнал первой фазы, электрически соединен с затвором цепи 832 n-канала первого передаточного вентиля 830. Сигнал первой фазы подводится также на вход первого фазового инвертора 892. Выход первого фазового инвертора 892 электрически соединен с затвором цепи 834 p-канала первого передаточного вентиля 830 и с цепью 846 n-канала обратной связи MR. Таким образом, первый передаточный вентиль 830 является проводящим, когда сигнал первой фазы phi1 имеет высокий уровень, и отключается при низком уровне сигнала первой фазы.
Вход второй фазы для приема управляющего сигнала со второй фазой, обозначаемого также как сигнал второй фазы phi2, электрически соединен с затвором цепи 852 n-канала второго передаточного вентиля 850. Сигнал второй фазы подводится также ко входу второго фазового инвертора 894. Выход второго фазового инвертора 894 электрически соединен с затвором цепи 854 p-канала второго передаточного вентиля 850 и с затвором цепи обратной связи n-канала SR 866. Таким образом, второй передаточный вентиль 850 является проводящим, когда сигнал второй фазы имеет высокий уровень, и отключается при низком уровне сигнала второй фазы.
Функционирование двухфазного триггера 800 может быть описано следующим образом. В течение активного, или не ждущего периода управляющий сигнал на скан-мультиплексоре 310 имеет низкий уровень. Скан-мультиплексор 310 подключает данные ко входу d и передает их на выход скан-мультиплексора 310. Использование цепей LVT 322 и 324 в тракте сигнала входа d скан-мультиплексора 310 снижает требования к времени установки двухфазного триггера 800.
Первый передаточный вентиль 830 является проводящим в течение высокого уровня сигнала первой фазы phi1. Выход первого передаточного вентиля 830 подключается ко входу ведущего регистра 840. Цепь 846 n-канала обратной связи MR отключена в течение высокого уровня сигнала первой фазы. Сигнал на входе ведущего регистра 840 инвертируется в инверторе MR 848 и подводится ко второму передаточному вентилю 850.
Можно считать, что первый и второй передаточные вентили 830 и 850 могут быть сконфигурированы для работы при других фазах сигналов фазы посредством установки дополнительных инверторов сигналов фазы либо другой обработки сигналов. Реальные фазы управляющих сигналов, используемых триггером, данным изобретением не ограничиваются. Только одна конфигурация фаз описана для простоты изложения. Таким образом, можно считать, что триггер 800 может быть сконфигурирован для использования цепей, активных при высоком или низком уровнях.
Первый передаточный вентиль 830 отключается при переходе первого сигнала фазы в низкий уровень и на время нахождения первого сигнала фазы на низком уровне. Цепь 846 обратной связи n-канала MR является проводящей в течение времени, когда первый передаточный вентиль 830 отключен. Таким образом, существует канал обратной связи с выхода ведущего регистра 840 на вход ведущего регистра 840. Ведущий регистр 840 запирает данные на время отключения первого передаточного вентиля 830.
Второй передаточный вентиль 850 является проводящим в течение периода времени, когда сигнал второй фазы phi2 имеет высокий уровень. Сигнал с выхода ведущего регистра 840 выводится на выход двухфазного триггера 800 при переходе сигнала второй фазы от низкого к высокому уровню. Использование цепей LVT во втором передаточном вентиле 850 снижает время прохождения сигнала (clock-to-Q) в двухфазном триггере 800. Использование цепей LVT в буфере также снижает время прохождения сигнала (clock-to-Q) в двухфазном триггере 800.
Выход второго передаточного вентиля 850 подводится ко входу ведомого регистра 860. Цепь 866 обратной связи n-канала SR отключена при высоком уровне сигнала второй фазы. Сигнал на входе ведомого регистра 860 предпочтительно буферизуется перед подачей на выход двухфазного триггера 800.
Второй передаточный вентиль 850 отключается при переходе сигнала второй фазы на низкий уровень, а также на время нахождения сигнала второй фазы на низком уровне. Цепь 866 обратной связи n-канала SR является проводящей, пока второй передаточный вентиль 850 отключен. Таким образом, ведомый регистр 860 запирает данные на время падения уровня сигнала второй фазы.
Функционирование двухфазного триггера 800 в сканирующем, или тестовом режиме, не требует высоких скоростей. Таким образом, тракт входа Sin скан-мультиплексора 310 не содержит цепей LVT. Можно отметить, что сканирующие операции используются, как правило, в процессе тестирования и проверки и обычно не используются в процессе нормального функционирования триггера.
Двухфазный триггер в ждущем режиме показан на Фиг. 9. Ждущий режим двухфазного триггера может быть определен высоким уровнем контрольного сигнала Shift_or_sleep. Далее ждущий режим может быть ограничен случаем, когда сигнал первой фазы имеет низкий уровень, а сигнал второй фазы - высокий.
В течение ждущего режима двухфазного триггера данные сохраняются в ведущем регистре 840. Таким образом, данные в ждущем режиме не утрачиваются и цепи могут восстановить функционирование с предыдущего состояния немедленно по переходу в активный режим.
Ток утечки двухфазного триггера ограничивается расположением цепей HVT относительно цепей LVT. Пути утечки двухфазного триггера 800 показаны на Фиг. 10. Так как конфигурация скан-мультиплексора 310 двухфазного триггера 800 идентична конфигурации, используемой в конструкции однофазного триггера, пути утечки через скан-мультиплексор 310 идентичны рассмотренным ранее. Утечка через цепи LVT 322 и 324, используемые в тракте входа d скан-мультиплексора 310, ограничены последовательным включением отключенных цепей HVT 326 и 328. Утечка через вход Sin и выход скан-мультиплексора 310 ограничена использованием цепей 832 и 834 HVT с низкой утечкой в первом передаточном вентиле 830. Необходимо отметить, что первый передаточный вентиль 830 в ждущем режиме отключен. Утечка с выхода скан-мультиплексора 310 через цепи 318 и 314 n-каналов таким же образом ограничена отключенными цепями HVT 832 и 834 в первом передаточном вентиле 830.
Утечка с выхода ведущего регистра 840 на линию общего напряжения ограничена отключенной цепью 866 HVT обратной связи n-канала SR. Существует путь утечки от линии питания через цепь 864 р-канала SR и второй передаточный вентиль 850 на линию общего напряжения через выход ведущего регистра 840. Хотя все эти цепи в ждущем режиме активны, можно видеть, что по этому пути практически никакой утечки не происходит.
Приняв первым условием, что выход инвертора MR 848 находится на низком уровне, можно видеть, что вход инвертора SR 868 приводится к низкому уровню. Таким образом, на выходе инвертора SR 868 получаем высокий уровень, при котором цепь 864 р-канала SR отключена. Таким образом, отключенная цепь 864 р-канала SR ограничивает утечку через выход ведущего регистра 860 на линию общего напряжения.
Приняв вторым условием, что выход инвертора MR 848 находится на высоком уровне, можно видеть, что вход инвертора SR 868 приводится к высокому уровню. Таким образом, на выходе инвертора SR получаем низкий уровень, и цепь 864 р-канала SR является проводящей. Таким образом, сток цепи р-канала SR, подключенный ко входу инвертора SR 868, находится на высоком уровне. Этот высокий уровень стока цепи 864 р-канала SR усиливает уже высокий уровень ведущего регистра 840. Таким образом, не существует утечки в ждущем режиме, если выход ведущего регистра 840 находится на высоком уровне.
Двухфазный триггер 800 может также быть оптимизирован для перехода в ждущий режим при высоком уровне сигнала первой фазы и низком уровне сигнала второй фазы. При этих условиях перехода в ждущий режим сигнал сохраняется в ведомом регистре 860. Двухфазный регистр 800 модифицируется из показанного на Фиг. 8 таким образом, что первый передаточный вентиль 830 содержит цепи LVT, а второй передаточный вентиль 850 содержит цепи HVT.
В альтернативном варианте осуществления двухфазного триггера 800 переход в ждущий режим может осуществляться при высоком уровне сигнала первой фазы и низком уровне сигнала второй фазы. Если двухфазный триггер 800 оптимизирован для этих условий перехода в ждущий режим, первый передаточный вентиль 830 реализуется с использованием цепей LVT, тогда как второй передаточный вентиль 850 реализуется с использованием цепей HVT.
В ждущем режиме двухфазного триггера 800 с высоким уровнем сигнала первой фазы данные сохраняются в ведомом регистре 860. Таким образом, данные в ждущем режиме не утрачиваются, и цепи могут восстановить функционирование с предыдущего состояния немедленно по переходу в активный режим.
Ток утечки двухфазного триггера 800 ограничивается расположением цепей HVT относительно цепей LVT. Утечка через ведущий регистр 840 ограничивается использованием цепей HVT, тогда как утечка через выходной буфер ограничивается переключателем HVT 876.
Таким образом, можно считать, что разумное расположение цепей LVT и цепей HVT в двухфазном триггере 800 позволяет данной конструкции триггера поддерживать скорость, близкую к скорости триггеров, реализованных полностью на цепях LVT, при сохранении низкого тока утечки, характерного для триггеров, реализованных полностью на цепях HVT. Цепи LVT располагаются в тракте прохождения сигнала, при нахождении по меньшей мере одной цепи HVT в каждом канале утечки. Изобретенные триггеры МПКМОП демонстрируют оптимальные параметры производительности/утечки при обработке данных энергонезависимым способом в период ждущего режима.
Расположение цепей LVT в триггере последовательно в тракте сигнала гарантирует высокоскоростную производительность и малое время задержки, обусловленные конструкцией LVT. Расположение цепей HVT, отключаемых в ждущем режиме, последовательно с цепями LVT в каналах утечки гарантирует низкий ток утечки. Цепи HVT ограничивают токи утечки.
В процессе рассмотрения вышеприведенного детального описания, раскрывающего отличительные признаки изобретения, воплощенные в различных вариантах осуществления, становится ясным, что в форме и деталях описанных устройств и процессов могут происходить различные изменения, не затрагивающие сути изобретения. Рамки данного изобретения отражены не столько в предшествующем описании, сколько в прилагаемой формуле изобретения. Все изменения, произведенные в пределах сущности и объема формулы изобретения, охватываются этими рамками.
При наличии соответствующей инженерной подготовки легко понять, что информация и сигналы могут быть воспроизведены с использованием любой из множества различных техник или технологий. Например, данные, инструкции, команды, информация, сигналы, биты, символы и чипы, которые могут рассматриваться в рамках вышеприведенного описания, могут быть представлены напряжениями, токами, электромагнитными волнами, магнитными полями или частицами, оптическими полями или частицами либо любой их комбинацией.
При наличии соответствующей инженерной подготовки легко понять далее, что различные иллюстративные логические блоки, модули, цепи и этапы алгоритмов, описанные здесь в связи с вариантами осуществления изобретения, могут быть реализованы как электронное оборудование, компьютерное программное обеспечение либо их комбинация. Для более ясного пояснения взаимозаменяемости аппаратного и программного обеспечения различные иллюстративные компоненты, блоки, модули, цепи и этапы были описаны выше в общих рамках их функциональности. Будет ли эта функциональность реализована в виде аппаратного или программного обеспечения, зависит от частных ограничений приложений и конструкции, диктуемых задачами системы в целом. Специалисты могут реализовать описанную функциональность различными способами для каждого частного случая, но эти решения по реализации не должны интерпретироваться как выход за пределы данного изобретения.
Различные иллюстративные логические блоки, модули и цепи, описанные здесь в связи с вариантами осуществления изобретения, могут быть реализованы и представлены посредством процессора широкого профиля, цифрового сигнального процессора (DSP), специализированной интегральной схемы (ASIC), программируемой вентильной матрицы (FPGA) или другого программируемого логического устройства, дискретного вентиля или транзисторной логики, дискретных аппаратных компонентов или любой комбинации перечисленного, предназначенной для выполнения описанных здесь функций. Процессором широкого профиля может быть микропроцессор, но в альтернативном варианте процессором может быть любой процессор, контроллер, микроконтроллер или машина состояний. Процессор может также быть реализован как комбинация вычислительных устройств, например, комбинация DSP и микропроцессора, множество микропроцессоров, один или более микропроцессоров во взаимодействии с ядром DSP либо любой другой конфигурацией такого рода.
Этапы способа или алгоритма, описанные здесь в связи с вариантами осуществления изобретения, могут быть реализованы напрямую в оборудовании, в исполняемом процессором программном модуле либо в их комбинации. Программный модуль может располагаться в памяти RAM, флэш-памяти, памяти ROM, EPROM, EEPROM, в регистрах, на жестком диске, на съемном диске, на CD-ROM либо на любом другом известном носителе. Как пример, носитель информации подключается к процессору таким образом, чтобы процессор мог считывать информацию с носителя и записывать информацию на носитель. В альтернативном варианте носитель может быть интегрирован с процессором. Процессор и носитель информации могут располагаться на ASIC либо быть дискретными компонентами. ASIC может располагаться в мобильной станции, базовой станции либо в контроллере базовых станций.
Вышеприведенное описание вариантов осуществления изобретения должно позволить специалистам в данной области техники воспроизвести или использовать изобретение. Возможные изменения в данных вариантах осуществления будут сразу видны специалистам, и определенные здесь общие принципы могут быть применены к другим вариантам осуществления, не выходя за рамки данного изобретения. Таким образом, изобретение не ограничивается приведенными здесь вариантами осуществления, но соответствует самым широким рамкам, определенным прилагаемой формулой изобретения.

Claims (24)

1. Интегральная цепь (IC), включающая в себя цепи, сконфигурированные для работы в активном режиме и ждущем режиме, где в течение ждущего режима IC удерживает бит данных, IC содержит первый передаточный вентиль, включающий в себя вход и выход, первый передаточный вентиль включается по первому управляющему сигналу; ведущий регистр (MR), включающий в себя комплементарные металл-оксидные полупроводниковые (КМОП) цепи с высоким пороговым напряжением (HVT), вход MR и выход MR, вход MR электрически соединен с выходом первого передаточного вентиля; второй передаточный вентиль, включающий в себя вход и выход, второй передаточный вентиль электрически соединен с выходом MR, второй передаточный вентиль включается по второму управляющему сигналу; и ведомый регистр (SR), имеющий вход, электрически соединенный с выходом второго передаточного вентиля, ведомый регистр содержит КМОП цепи HVT; при этом первый передаточный вентиль содержит КМОП цепи HVT, второй передаточный вентиль содержит КМОП цепи с низким пороговым напряжением (LVT), и в течение ждущего режима первый передаточный вентиль закрыт, второй передаточный вентиль открыт, и бит данных хранится в ведущем регистре.
2. Цепь IC по п.1, в которой первый управляющий сигнал содержит сигнал синхронизации, а второй управляющий сигнал содержит логическую инверсию сигнала синхронизации.
3. Цепь IC по п.1, в которой первый передаточный вентиль открыт, когда активен первый управляющий сигнал.
4. Цепь IC по п.1, в которой второй передаточный вентиль открыт, когда активен второй управляющий сигнал.
5. Цепь IC по п.1, в которой в течение ждущего режима первый управляющий сигнал активен, второй управляющий сигнал неактивен, и бит данных заперт в ведущем регистре.
6. Цепь IC по п.1, которая также содержит в себе КМОП буфер с низким пороговым напряжением со входом, электрически соединенным с выходом ведомого регистра.
7. Цепь IC по п.6, которая также содержит в себе переключатель, избирательно отключающий виртуальную линию возврата питания КМОП буфера с низким пороговым напряжением от реальной линии общего напряжения в ответ на сигнал перехода в ждущий режим.
8. Цепь IC по п.6, которая также содержит в себе буфер с высоким пороговым напряжением со входом, электрически соединенным с выходом ведомого регистра.
9. Цепь IC по п.1, которая также содержит в себе мультиплексор, который содержит первый вход, предназначенный для получения первого сигнала; второй вход, предназначенный для получения второго сигнала; а также вход управления, предназначенный для приема управляющего сигнала, имеющего множество состояний; при этом первый либо второй входной сигнал избирательно выводится на выход мультиплексора в ответ на одно из множества состояний управляющего сигнала, и при этом выход мультиплексора электрически соединен со входом первого передаточного вентиля.
10. Цепь IC по п.9, в которой мультиплексор также включает в себя инвертор КМОП с низким пороговым напряжением со входом, электрически соединенным с первым входом, и с выходом, электрически соединенным с выходом мультиплексора; а также КМОП переключатель для избирательной активации the КМОП инвертора с низким пороговым напряжением в зависимости от состояния управляющего сигнала.
11. Цепь IC по п.1, которая представляет собой специализированную интегральную схему (ASIC).
12. Цепь IC по п.1, которая представляет собой процессор.
13. Интегральная цепь (IC), включающая в себя цепи, сконфигурированные для работы в активном режиме и ждущем режиме, где в течение ждущего режима IC удерживает бит данных, IC содержит первый передаточный вентиль, включающий в себя вход и выход, первый передаточный вентиль включается по первому управляющему сигналу; ведущий регистр (MR), включающий в себя комплементарные металл-оксидные полупроводниковые (КМОП) цепи с высоким пороговым напряжением (HVT), вход MR и выход MR, вход MR электрически соединен с выходом первого передаточного вентиля; второй передаточный вентиль, включающий в себя вход и выход, второй передаточный вентиль электрически соединен с выходом MR, второй передаточный вентиль включается по второму управляющему сигналу; и ведомый регистр (SR), имеющий вход, электрически соединенный с выходом второго передаточного вентиля, ведомый регистр содержит КМОП цепи HVT; при этом первый передаточный вентиль содержит КМОП цепи LVT, второй передаточный вентиль содержит КМОП цепи HVT, и в течение ждущего режима первый передаточный вентиль открыт, второй передаточный вентиль закрыт, и бит данных хранится в ведущем регистре.
14. Цепь IC по п.13, в которой в течение ждущего режима первый управляющий сигнал неактивен, второй управляющий сигнал активен, и бит данных заперт в ведомом регистре.
15. Электронное устройство, предназначенное для работы в активном режиме и ждущем режиме, которое содержит мультиплексор, имеющий множество сигнальных входов и вход управления мультиплексора, где первый сигнальный вход электрически соединен с затворами первых цепей n-каналов с низким пороговым напряжением и цепей р-каналов с низким пороговым напряжением; первый передаточный вентиль, электрически соединенный с выходом мультиплексора, первый передаточный вентиль включается по первому управляющему сигналу; ведущий регистр, включающий в себя комплементарные металл-оксидные полупроводниковые цепи (КМОП) с высоким пороговым напряжением (HVT), со входом, электрически соединенным с выходом первого передаточного вентиля; второй передаточный вентиль, электрически соединенный с выходом ведущего регистра, второй передаточный вентиль включается по второму управляющему сигналу; а также ведомый регистр со входом, электрически соединенным с выходом второго передаточного вентиля, ведомый регистр содержит цепи HVT MOS.
16. Электронное устройство по п.15, в котором в течение ждущего режима первый управляющий сигнал находится на высоком уровне, второй управляющий сигнал находится на низком уровне, а бит данных хранится в ведущем регистре.
17. Электронное устройство по п.15, в котором в течение ждущего режима первый управляющий сигнал находится на низком уровне, второй управляющий сигнал находится на высоком уровне, а бит данных хранится в ведомом регистре.
18. Электронное устройство по п.15, которое также содержит выходной буфер со входом, электрически соединенным с выходом ведомого регистра.
19. Электронное устройство по п.15, которое содержит телефон.
20. Электронное устройство по п.15, которое содержит устройство пейджинга.
21. Способ хранения бита данных, который содержит этапы обеспечения первого тракта сигнала через первую цепь КМОП с низким пороговым напряжением (LVT); обеспечения первых цепей с высоким пороговым напряжением (HVT) последовательно с первыми цепями КМОП с низким пороговым напряжением; подключения выхода первого тракта сигнала к ведущему регистру с использованием первого передаточного вентиля; запирания бита данных в ведущем регистре в ответ на первый сигнал фазы; подключения выхода ведущего регистра к ведомому регистру с использованием второго передаточного вентиля; хранения бита данных в ведущем регистре в ответ на сигнал перехода в ждущий режим, первый передаточный вентиль содержит цепи HVT, а второй передаточный вентиль содержит цепи LVT; и хранения бита данных в ведомом регистре в ответ на второй сигнал фазы, где первый и второй сигналы фазы не являются одним и тем же сигналом.
22. Способ по п.21, который также содержит этап подключения выходного буфера к выходу ведомого регистра.
23. Способ хранения бита данных, который содержит этапы обеспечения первого тракта сигнала через первую цепь КМОП с низким пороговым напряжением (LVT); обеспечения первой цепи с высоким пороговым напряжением (HVT) последовательно с первой цепью КМОП с низким пороговым напряжением; подключения выхода первого тракта сигнала к ведущему регистру с использованием первого передаточного вентиля; запирания бита данных в ведущем регистре в ответ на первый сигнал фазы; подключения выхода ведущего регистра к ведомому регистру с использованием второго передаточного вентиля; хранения бита данных в ведущем регистре в ответ на сигнал перехода в ждущий режим, первый передаточный вентиль содержит цепи HVT, а второй передаточный вентиль содержит цепи LVT; и хранения бита данных в ведомом регистре в ответ на сигнал перехода в ждущий режим, первый передаточный вентиль содержит цепи LVT, а второй передаточный вентиль содержит цепи HVT.
24. Интегральная цепь IC, включающая в себя цепи, сконфигурированные для работы в активном режиме и ждущем режиме, IC содержит средства подключения одного из множества входных сигналов к первым средствам коммутации, в которой средства подключения содержат цепи с низким пороговым напряжением (LVT), включенные последовательно с цепями с высоким пороговым напряжением (HVT), и в которой первые средства коммутации включаются в ответ на первый сигнал фазы; первые средства хранения данных входного сигнала, первые средства хранения электрически соединены с выходом первых средств коммутации; и вторые средства коммутации для подключения выхода первых средств хранения ко входу вторых средств хранения, вторые средства коммутации включаются в ответ на второй сигнал фазы; при этом первые средства коммутации содержат цепи LVT, а вторые средства коммутации содержат цепи HVT.
RU2004137817/09A 2002-05-24 2003-05-23 Энергонезависимый многопороговый триггер кмоп с управлением утечкой RU2321944C2 (ru)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US10/155,378 US6794914B2 (en) 2002-05-24 2002-05-24 Non-volatile multi-threshold CMOS latch with leakage control
US10/155,378 2002-05-24

Publications (2)

Publication Number Publication Date
RU2004137817A RU2004137817A (ru) 2005-06-10
RU2321944C2 true RU2321944C2 (ru) 2008-04-10

Family

ID=29549050

Family Applications (1)

Application Number Title Priority Date Filing Date
RU2004137817/09A RU2321944C2 (ru) 2002-05-24 2003-05-23 Энергонезависимый многопороговый триггер кмоп с управлением утечкой

Country Status (10)

Country Link
US (1) US6794914B2 (ru)
EP (1) EP1510006B1 (ru)
JP (1) JP2005527166A (ru)
AT (1) ATE412268T1 (ru)
AU (1) AU2003273139A1 (ru)
CA (1) CA2487363A1 (ru)
DE (1) DE60324275D1 (ru)
HK (1) HK1075139A1 (ru)
RU (1) RU2321944C2 (ru)
WO (1) WO2003100830A2 (ru)

Families Citing this family (92)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7091766B2 (en) * 2002-07-11 2006-08-15 Texas Instruments Incorporated Retention register for system-transparent state retention
US6989702B2 (en) * 2002-07-11 2006-01-24 Texas Instruments Incorporated Retention register with normal functionality independent of retention power supply
DE10255636B4 (de) * 2002-11-28 2010-12-02 Infineon Technologies Ag Schaltkreis-Anordnung
US7294877B2 (en) 2003-03-28 2007-11-13 Nantero, Inc. Nanotube-on-gate FET structures and applications
US7780918B2 (en) 2003-05-14 2010-08-24 Nantero, Inc. Sensor platform using a horizontally oriented nanotube element
US7280394B2 (en) 2003-06-09 2007-10-09 Nantero, Inc. Field effect devices having a drain controlled via a nanotube switching element
US7274064B2 (en) 2003-06-09 2007-09-25 Nanatero, Inc. Non-volatile electromechanical field effect devices and circuits using same and methods of forming same
US6946903B2 (en) * 2003-07-28 2005-09-20 Elixent Limited Methods and systems for reducing leakage current in semiconductor circuits
JP2007502545A (ja) 2003-08-13 2007-02-08 ナンテロ，インク． 複数の制御装置を有するナノチューブを基礎とする交換エレメントと上記エレメントから製造される回路
US7289357B2 (en) 2003-08-13 2007-10-30 Nantero, Inc. Isolation structure for deflectable nanotube elements
JP2005157620A (ja) * 2003-11-25 2005-06-16 Matsushita Electric Ind Co Ltd 半導体集積回路
US7103857B2 (en) * 2003-12-09 2006-09-05 International Business Machines Corporation Method and latch circuit for implementing enhanced performance with reduced quiescent power dissipation using mixed threshold CMOS devices
US7528437B2 (en) * 2004-02-11 2009-05-05 Nantero, Inc. EEPROMS using carbon nanotubes for cell storage
KR20050099259A (ko) * 2004-04-09 2005-10-13 삼성전자주식회사 고속 플립플롭들 및 이를 이용한 복합 게이트들
US7075175B2 (en) 2004-04-22 2006-07-11 Qualcomm Incorporated Systems and methods for testing packaged dies
KR101045295B1 (ko) * 2004-04-29 2011-06-29 삼성전자주식회사 Ｍｔｃｍｏｓ 플립-플롭, 그를 포함하는 ｍｔｃｍｏｓ회로, 및 그 생성 방법
JP2005323295A (ja) * 2004-05-11 2005-11-17 Asahi Kasei Microsystems Kk ラッチ回路及びフリップフロップ回路
JP2006005661A (ja) * 2004-06-17 2006-01-05 Matsushita Electric Ind Co Ltd フリップフロップ回路
US7161403B2 (en) 2004-06-18 2007-01-09 Nantero, Inc. Storage elements using nanotube switching elements
US7164744B2 (en) 2004-06-18 2007-01-16 Nantero, Inc. Nanotube-based logic driver circuits
US7288970B2 (en) 2004-06-18 2007-10-30 Nantero, Inc. Integrated nanotube and field effect switching device
US7652342B2 (en) 2004-06-18 2010-01-26 Nantero, Inc. Nanotube-based transfer devices and related circuits
WO2006121461A2 (en) 2004-09-16 2006-11-16 Nantero, Inc. Light emitters using nanotubes and methods of making same
US7248090B2 (en) * 2005-01-10 2007-07-24 Qualcomm, Incorporated Multi-threshold MOS circuits
US7598544B2 (en) * 2005-01-14 2009-10-06 Nanotero, Inc. Hybrid carbon nanotude FET(CNFET)-FET static RAM (SRAM) and method of making same
US8362525B2 (en) * 2005-01-14 2013-01-29 Nantero Inc. Field effect device having a channel of nanofabric and methods of making same
US7180348B2 (en) * 2005-03-24 2007-02-20 Arm Limited Circuit and method for storing data in operational and sleep modes
TWI324773B (en) 2005-05-09 2010-05-11 Nantero Inc Non-volatile shadow latch using a nanotube switch
US7479654B2 (en) 2005-05-09 2009-01-20 Nantero, Inc. Memory arrays using nanotube articles with reprogrammable resistance
US7781862B2 (en) 2005-05-09 2010-08-24 Nantero, Inc. Two-terminal nanotube devices and systems and methods of making same
US7394687B2 (en) 2005-05-09 2008-07-01 Nantero, Inc. Non-volatile-shadow latch using a nanotube switch
US20070008004A1 (en) * 2005-07-11 2007-01-11 Vikram Santurkar Apparatus and methods for low-power routing circuitry in programmable logic devices
US7342287B2 (en) * 2005-07-19 2008-03-11 International Business Machines Corporation Power gating schemes in SOI circuits in hybrid SOI-epitaxial CMOS structures
KR100733447B1 (ko) * 2005-09-28 2007-06-29 주식회사 하이닉스반도체 누설전류 방지를 위한 메모리장치의 데이터 출력 멀티플렉서
KR100702364B1 (ko) 2005-12-07 2007-04-02 한국전자통신연구원 Ｍｔｃｍｏｓ 래치회로
US7391249B2 (en) * 2005-12-07 2008-06-24 Electronics And Telecommunications Research Institute Multi-threshold CMOS latch circuit
KR100810501B1 (ko) * 2005-12-08 2008-03-07 한국전자통신연구원 광대역 다중모드 주파수 합성기 및 가변 분주기
US7420403B2 (en) * 2005-12-08 2008-09-02 Electronics And Telecommunications Research Institute Latch circuit and flip-flop
US7366036B2 (en) * 2006-01-13 2008-04-29 International Business Machines Corporation Memory device with control circuit for regulating power supply voltage
US9009641B2 (en) 2006-03-09 2015-04-14 Tela Innovations, Inc. Circuits with linear finfet structures
US7917879B2 (en) 2007-08-02 2011-03-29 Tela Innovations, Inc. Semiconductor device with dynamic array section
US7956421B2 (en) 2008-03-13 2011-06-07 Tela Innovations, Inc. Cross-coupled transistor layouts in restricted gate level layout architecture
US7932545B2 (en) * 2006-03-09 2011-04-26 Tela Innovations, Inc. Semiconductor device and associated layouts including gate electrode level region having arrangement of six linear conductive segments with side-to-side spacing less than 360 nanometers
US8225261B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining contact grid in dynamic array architecture
US8653857B2 (en) 2006-03-09 2014-02-18 Tela Innovations, Inc. Circuitry and layouts for XOR and XNOR logic
US8541879B2 (en) 2007-12-13 2013-09-24 Tela Innovations, Inc. Super-self-aligned contacts and method for making the same
US8448102B2 (en) 2006-03-09 2013-05-21 Tela Innovations, Inc. Optimizing layout of irregular structures in regular layout context
US8225239B2 (en) 2006-03-09 2012-07-17 Tela Innovations, Inc. Methods for defining and utilizing sub-resolution features in linear topology
US7446352B2 (en) 2006-03-09 2008-11-04 Tela Innovations, Inc. Dynamic array architecture
US7943967B2 (en) 2006-03-09 2011-05-17 Tela Innovations, Inc. Semiconductor device and associated layouts including diffusion contact placement restriction based on relation to linear conductive segments
US9230910B2 (en) 2006-03-09 2016-01-05 Tela Innovations, Inc. Oversized contacts and vias in layout defined by linearly constrained topology
US9563733B2 (en) 2009-05-06 2017-02-07 Tela Innovations, Inc. Cell circuit and layout with linear finfet structures
US8658542B2 (en) 2006-03-09 2014-02-25 Tela Innovations, Inc. Coarse grid design methods and structures
US8247846B2 (en) 2006-03-09 2012-08-21 Tela Innovations, Inc. Oversized contacts and vias in semiconductor chip defined by linearly constrained topology
US7763534B2 (en) 2007-10-26 2010-07-27 Tela Innovations, Inc. Methods, structures and designs for self-aligning local interconnects used in integrated circuits
US8245180B2 (en) 2006-03-09 2012-08-14 Tela Innovations, Inc. Methods for defining and using co-optimized nanopatterns for integrated circuit design and apparatus implementing same
US8839175B2 (en) 2006-03-09 2014-09-16 Tela Innovations, Inc. Scalable meta-data objects
US9035359B2 (en) 2006-03-09 2015-05-19 Tela Innovations, Inc. Semiconductor chip including region including linear-shaped conductive structures forming gate electrodes and having electrical connection areas arranged relative to inner region between transistors of different types and associated methods
US7310278B2 (en) * 2006-05-04 2007-12-18 International Business Machines Corporation Method and apparatus for in-system redundant array repair on integrated circuits
US7979829B2 (en) 2007-02-20 2011-07-12 Tela Innovations, Inc. Integrated circuit cell library with cell-level process compensation technique (PCT) application and associated methods
US8286107B2 (en) 2007-02-20 2012-10-09 Tela Innovations, Inc. Methods and systems for process compensation technique acceleration
US8667443B2 (en) 2007-03-05 2014-03-04 Tela Innovations, Inc. Integrated circuit cell library for multiple patterning
WO2009023024A1 (en) * 2007-08-13 2009-02-19 Agere Systems Inc. Memory device with reduced buffer current during power-down mode
US8453094B2 (en) 2008-01-31 2013-05-28 Tela Innovations, Inc. Enforcement of semiconductor structure regularity for localized transistors and interconnect
US7939443B2 (en) 2008-03-27 2011-05-10 Tela Innovations, Inc. Methods for multi-wire routing and apparatus implementing same
KR101761530B1 (ko) 2008-07-16 2017-07-25 텔라 이노베이션스, 인코포레이티드 동적 어레이 아키텍쳐에서의 셀 페이징과 배치를 위한 방법 및 그 구현
US9122832B2 (en) 2008-08-01 2015-09-01 Tela Innovations, Inc. Methods for controlling microloading variation in semiconductor wafer layout and fabrication
US8209573B2 (en) * 2008-12-22 2012-06-26 Lsi Corporation Sequential element low power scan implementation
US8661392B2 (en) 2009-10-13 2014-02-25 Tela Innovations, Inc. Methods for cell boundary encroachment and layouts implementing the Same
US8471618B2 (en) 2010-04-12 2013-06-25 Mediatek Inc. Flip-flop for low swing clock signal
US8228109B2 (en) 2010-06-28 2012-07-24 Freescale Semiconductor, Inc. Transmission gate circuitry for high voltage terminal
KR101794261B1 (ko) * 2010-11-11 2017-11-08 삼성전자주식회사 래치 회로, 그것을 포함하는 플립플롭 및 데이터 래치 방법
US9159627B2 (en) 2010-11-12 2015-10-13 Tela Innovations, Inc. Methods for linewidth modification and apparatus implementing the same
US8207755B1 (en) * 2011-02-15 2012-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Low leakage power detection circuit
US20120223756A1 (en) * 2011-03-01 2012-09-06 Morteza Afghahi Method and System for High Speed, Low Power and Small Flip-Flops
US8390328B2 (en) 2011-05-13 2013-03-05 Arm Limited Supplying a clock signal and a gated clock signal to synchronous elements
US9083337B2 (en) 2012-01-13 2015-07-14 The Board Of Trustees Of The University Of Arkansas Multi-threshold sleep convention logic without nsleep
US8957716B2 (en) * 2012-11-21 2015-02-17 Broadcom Corporation Multiple threshold voltage standard cells
US8836398B2 (en) 2013-02-05 2014-09-16 Texas Instruments Incorporated Negative edge flip-flop with dual-port slave latch
US8836399B2 (en) * 2013-02-05 2014-09-16 Texas Instruments Incorporated Positive edge flip-flop with dual-port slave latch
US9099998B2 (en) 2013-02-19 2015-08-04 Texas Instruments Incorporated Positive edge preset reset flip-flop with dual-port slave latch
US9348402B2 (en) * 2013-02-19 2016-05-24 Qualcomm Incorporated Multiple critical paths having different threshold voltages in a single processor core
US8970188B2 (en) * 2013-04-05 2015-03-03 Synaptics Incorporated Adaptive frequency compensation for high speed linear voltage regulator
US9673786B2 (en) * 2013-04-12 2017-06-06 Qualcomm Incorporated Flip-flop with reduced retention voltage
US9287858B1 (en) 2014-09-03 2016-03-15 Texas Instruments Incorporated Low leakage shadow latch-based multi-threshold CMOS sequential circuit
CN106160717B (zh) 2015-04-03 2020-08-18 恩智浦美国有限公司 传输门电路
US9933800B1 (en) 2016-09-30 2018-04-03 Synaptics Incorporated Frequency compensation for linear regulators
US11165430B1 (en) 2020-12-21 2021-11-02 Kepler Computing Inc. Majority logic gate based sequential circuit
US11303280B1 (en) 2021-08-19 2022-04-12 Kepler Computing Inc. Ferroelectric or paraelectric based sequential circuit
JP2023034195A (ja) 2021-08-30 2023-03-13 キオクシア株式会社 フリップフロップ回路、及び非同期受け回路
CN114253341B (zh) * 2021-12-22 2023-03-14 江苏集萃智能集成电路设计技术研究所有限公司 一种输出电路和电压缓冲器
KR102701562B1 (ko) * 2022-01-19 2024-09-04 한국과학기술원 정적인 변화 감지 플립플롭

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5982211A (en) * 1997-03-31 1999-11-09 Texas Instruments Incorporated Hybrid dual threshold transistor registers
JP3499748B2 (ja) * 1998-06-12 2004-02-23 Ｎｅｃエレクトロニクス株式会社 順序回路
JP2000114935A (ja) * 1998-10-02 2000-04-21 Nec Corp 順序回路
US6231147B1 (en) * 1999-04-19 2001-05-15 Texas Instruments Incorporated Data storage circuits using a low threshold voltage output enable circuit
JP3614125B2 (ja) * 2000-10-23 2005-01-26 三星電子株式会社 Ｃｐフリップフロップ
JP3548115B2 (ja) * 2000-12-26 2004-07-28 株式会社東芝 半導体集積回路及び半導体集積回路装置
US6538471B1 (en) * 2001-10-10 2003-03-25 International Business Machines Corporation Multi-threshold flip-flop circuit having an outside feedback

Also Published As

Publication number Publication date
AU2003273139A1 (en) 2003-12-12
HK1075139A1 (en) 2005-12-02
US6794914B2 (en) 2004-09-21
US20030218231A1 (en) 2003-11-27
ATE412268T1 (de) 2008-11-15
WO2003100830A2 (en) 2003-12-04
EP1510006A2 (en) 2005-03-02
WO2003100830A3 (en) 2004-10-07
JP2005527166A (ja) 2005-09-08
EP1510006B1 (en) 2008-10-22
CA2487363A1 (en) 2003-12-04
DE60324275D1 (de) 2008-12-04
AU2003273139A8 (en) 2003-12-12
RU2004137817A (ru) 2005-06-10

Similar Documents

Publication Publication Date Title
RU2321944C2 (ru) Энергонезависимый многопороговый триггер кмоп с управлением утечкой
US7639056B2 (en) Ultra low area overhead retention flip-flop for power-down applications
EP2364497B1 (en) Non-volatile state retention latches
US7652513B2 (en) Slave latch controlled retention flop with lower leakage and higher performance
US7577858B2 (en) Method for reducing power consumption in a state retaining circuit, state retaining circuit and electronic device
US20030188241A1 (en) CMOS low leakage power-down data retention mechanism
US6850103B2 (en) Low leakage single-step latch circuit
JP5680682B2 (ja) 単一のクロックドトランジスタを含むシーケンシャル回路素子
US20030218478A1 (en) Regulation of crowbar current in circuits employing footswitches/headswitches
US10491217B2 (en) Low-power clock gate circuit
US7078932B2 (en) Programmable logic device with reduced power consumption
US7392447B2 (en) Method of using scan chains and boundary scan for power saving
JP2008522258A (ja) 選択的なパワー・ゲーティングを用いて電力消費を低減する装置及び方法
US10340899B2 (en) High performance low retention mode leakage flip-flop
KR100559738B1 (ko) 멀티-쓰래쉬홀드 시모스 제어 장치, 멀티-쓰래쉬홀드 시모스 집적 회로 및 멀티-쓰래쉬홀드 시모스 제어 방법
US7447099B2 (en) Leakage mitigation logic
Varma et al. Design and Implementation of CMOS VLSI Digital Circuits Using Self-Adjustable Voltage Level Technique
KR20070121257A (ko) 반도체 집적회로
KR20030060303A (ko) 반도체 장치의 입력버퍼

Legal Events

Date Code Title Description
MM4A The patent is invalid due to non-payment of fees

Effective date: 20110524