KR100810501B1 - 광대역 다중모드 주파수 합성기 및 가변 분주기 - Google Patents

광대역 다중모드 주파수 합성기 및 가변 분주기 Download PDF

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Abstract

본 발명은 위상고정루프(PLL)를 이용한 광대역 다중모드 주파수 합성기로 다중모드 프리스케일러, 위상검출기/전하펌프, 스왈로우 방식의 분주기, 광대역 저위상잡음을 갖는 스위칭 뱅크 LC공조 전압제어발진기로 구성된다. 상기 다중모드 프리스케일러는 5개 모드로 동작하며, 12 GHz까지 분주한다. 상기 발명의 광대역 주파수 합성기는 2 GHz~ 9 GHz사이에서 동작하는 WLAN/HIPERLAN/DSRC/UWB 시스템등 여러 용도에 사용할 수 있다.
본 발명의 광대역 다중모드 주파수 합성기는 기준 고주파 신호와 피드백 고주파 신호의 주파수 및 위상을 비교하는 주파수/위상 검출기; 상기 주파수/위상 검출기의 비교 결과를 전류로 나타내기 위한 전하펌프; 상기 전하펌프 출력 전류의 누적값을 전압으로 나타내기 위한 루프필터; 상기 루프필터의 출력 전압에 대응하는 주파수를 가진 발진 신호를 생성하기 위한 전압제어 발진기; 및 상기 전압제어 발진기의 출력 신호를 지정되는 정수값 만큼 분주하여 상기 피드백 신호로 출력하기 위한 가변 분주기를 포함하는데, 밴드 선택에 따라, 상기 전하펌프의 단위 펌핑 전하량, 상기 루프필터의 회로상수값, 상기 전압제어 발진기의 회로상수값, 상기 가변 분주기의 분주수 중 적어도 2개 이상이 조절되는 것을 특징으로 한다.
주파수 합성기, 가변 분주기, VCO, 프리스케일러, PLL

Description

광대역 다중모드 주파수 합성기 및 가변 분주기{Wide-Band Multi-Mode Frequency Composer and Variable Frequency Divider}
도 1은 802.11b/g, HYPERLAN, DSRC, 802.11a, UWB 주파수 밴드를 나타내는 주파수 대역도.
도 2는 본 발명 일실시예에 따른 광대역 다중모드 주파수 합성기 구조를 나타내는 블록도.
도 3은 도 2에 도시된 다중모드 프리스케일러의 구조를 나타내는 회로도.
도 4는 도 3에 도시된 모드제어부의 상세 구조를 나타내는 회로도.
도 5는 도 1에 도시된 전하펌프의 구조를 나타내는 회로도.
도 6는 도 1에 도시된 적응성 루프필터의 구조를 나타내는 회로도.
도 7는 도 1에 도시된 스위칭기능이 있는 광대역 LC공조 전압제어발진기를 나타내는 회로도.
도 8은 종래 기술에 따른 주파수 합성기의 구조를 나타내는 블록도.
<도면의 주요부분에 대한 부호설명>
200 : 전압제어발진기 204 : 2 분주기
300 : 다중 모드 가변 분주기
307 : 메인 카운터 308 : 스왈로우 카운터
310 : 모드 제어부 380 : 선택부
400 : 위상주파수 검출기/전하펌프 블록
420 : 전하펌프
500 : 적응성 루프 필터
본 발명은 2GHz ~ 9GHz 사이의 주파수 대역에 응용을 갖는 802.11 b/g, HYPERLAN, 802.11 a, DSRC, UWB 시스템에 장착 가능한 위상고정루프(phase-locked loop: PLL)를 이용한 다중모드 주파수 합성기에 관한 것이다. 최근에 이동통신 서비스가 급증함에 따라서 주파수 사용 대역이 포화상태에 이르렀으며, 또한, 다양한 이동통신 서비스를 추구하기 위해 여러 개의 단말기가 필요하게 되었다. 그래서 전세계적으로 다양한 이동통신을 한 개의 단말기로 서비스를 받기 위해 변.복조방식의 구애됨이 없이 소프트로 시스템을 재구성할 수 있는 재구성 가능한 이동통신 시스템에 대한 연구가 활발히 이루어지고 있다. 이렇게 한 개의 단말기로 언제.어디서. 필요한 서비스를 받기위해서는 이동통신 시스템의 RF 송수신기의 광대역화가 필요하다.
상기와 같은 의도의 멀티밴드 다중모드 RF 송수신기를 만들기 위해, 특히 광 대역 LNA와 광대역 국부 발진기가 필요하다. 도 8은 위상주파수검출기(20), 전하펌프(30), 로우패스필터(40), 전압제어발진기(50), 가변 분주기(70)를 구비한 종래기술에 따른 광대역 주파수 합성기를 도시하고 있다.
특히 멀티밴드 다중모드용 광대역 주파수 합성기는 여러 응용분야의 스펙을 만족시키기 위해서 주파수 합성기를 구성하는 블록들이 유연해져야 한다. 그런데, 상기 주파수 합성기의 유연성을 떨어뜨리는 블록이 전압제어발진기(VCO : Voltage Controlled Oscillator)와 고속 프리스케일러, 전하펌프, 루프필터이다. 그래서 멀티밴드 주파수 합성기를 만들기 위해 여러 개의 전압제어발진기와 PLL 루프를 사용한다. 그러나, 이렇게 전압제어발진기나 PLL 루프를 여러 개 사용하면 칩전체 면적이 커지고, 또한 전력소모도 증가하게 되는 문제점이 있다.
상기 문제점을 해결하기 위해 안출된 본 발명의 목적은 광대역(예 : 2GHz ~ 9GHz)의 주파수를 발생시키는 멀티밴드 다중모드 주파수 합성기를 제공하는데 있다.
본 발명의 다른 목적은 다중모드 프리스케일러를 사용함으로써 면적과 전력이 적게 드는 멀티밴드 광대역 주파수 합성기를 제공하는데 있다.
본 발명의 또 다른 목적은 인덕터 스위칭을 갖는 전압제어발진기를 사용함으로써 광대역 저잡음 주파수 합성기를 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 외부에서 인가되는 발진 신호를 지정되는 정수값 만큼 분주하여 피드백 신호로 출력하기 위한 가변 분주기는, 외부의 주파수 밴드 선택 신호에 따라 다수개의 듀얼 분주값 셋 중 하나를 선택하기 위한 프리스케일러; 상기 프리스케일러의 출력 펄스의 개수를 카운트하기 위한 메인 카운터; 상기 각 듀얼 분주값 셋 중 특정 분주값으로 분주되는 구간을 지정하기 위한 스왈로우 카운터를 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 주파수 합성기는, 기준 고주파 신호와 피드백 고주파 신호의 주파수 및 위상을 비교하는 주파수/위상 검출기; 상기 주파수/위상 검출기의 비교 결과를 전류로 나타내기 위한 전하펌프; 상기 전하펌프 출력 전류의 누적값을 전압으로 나타내기 위한 루프필터; 상기 루프필터의 출력 전압에 대응하는 주파수를 가진 발진 신호를 생성하기 위한 전압제어 발진기; 및 상기 전압제어 발진기의 출력 신호를 지정되는 정수값 만큼 분주하여 상기 피드백 신호로 출력하기 위한 가변 분주기를 포함하는데, 밴드 선택에 따라, 상기 전하펌프의 단위 펌핑 전하량, 상기 루프필터의 RLC값, 상기 전압제어 발진기의 RLC값, 상기 가변 분주기의 분주수 중 적어도 2개 이상이 조절되는 것을 특징으로 한다.
이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
(실시예)
도 2에 도시한 바와 같은 본 실시예의 주파수 합성기는, 기준 고주파 신호와 피드백 고주파 신호의 주파수 및 위상을 비교하는 주파수/위상 검출기와 상기 주파수/위상 검출기의 비교 결과를 전류로 나타내기 위한 전하펌프(400); 상기 전하펌프 출력 전류의 누적값을 전압으로 나타내기 위한 루프필터(500); 상기 루프 필터의 출력 전압에 대응하는 주파수를 가진 발진 신호를 생성하기 위한 전압제어 발진기(200); 및 상기 전압제어 발진기(200)의 출력 신호를 지정되는 정수값 만큼 분주하여 상기 피드백 신호로 출력하기 위한 가변 분주기(300)로 이루어진다.
여기서, 상기 가변 분주기(300)는 선택된 밴드에 대응하는 다수개의 듀얼 분주값 셋 중 하나를 선택하기 위한 프리스케일러(301)와, 상기 프리스케일러(301)의 출력 펄스의 개수를 카운트하기 위한 메인 카운터(307)와, 상기 듀얼 분주값 셋 중 특정 분주값으로 분주되는 구간을 지정하기 위한 스왈로우 카운터(308)를 구비한다.
한편, 상기 주파수 합성기를 포함하는 시스템이 동조를 원하는 채널에 해당하는 메인 동조 클럭 뿐만 아니라 2분주된 동조 클럭도 필요로 하는 경우, 도시한 바와 같이 2 분주기(204)를 더 포함할 수 있다.
도 1에 도시한 바와 같이, 802.11b/g 시스템은 2.7GHz ~ 2.8GHz, HYPERLAN 시스템은 5.1GHz ~ 5.3GHz, DSRC 시스템은 5.4GHz ~ 5.5GHz, 802.11a 시스템은 5.5GHz ~ 5.7GHz, UWB 시스템은 3.2GHz ~ 8.9GHz의 RF 주파수를 사용한다.
도 2에 도시한 본 발명의 다중모드 프리스케일러를 장착한 광대역 다중모드 주파수 합성기는, 모드선택비트에 따라서 802.11b/g, HYPERLAN, DSRC, 802.11a, UWB용으로 사용될 수 있다. 본 실시예의 광대역 주파수 합성기를 구비하는 단말기는 상기 모드선택비트를 조정함으로써, 송/수신을 원하는 주파수 대역을 선택하게 된다. 일반적으로, 상기 주파수 대역의 선택은 무선랜이나 DMB 방송 중 하나를 선택하는 것과 같은 통신 방식의 종류를 택하는 것에 해당된다.
상기 도 2의 광대역 주파수 합성기는 위상주파수 검파기/스위칭 전하펌프(400), 적응성 루프필터(500), 스위칭 할 수 있는 광대역 LC공조 전압제어발진기(200), 다중모드 프리스케일러가 포함된 다중모드 가변 분주기(300)로 이루어지며, 각 주파수 대역별로 다른 주파수를 가지는 레퍼런스 클럭을 버퍼링하기 위한 입력 버퍼(202) 및/또는 전압제어발진기(200)에서 출력되는 클럭을 버퍼링하기 위한 출력 버퍼(203)를 더 포함할 수 있다.
상기 다중모드 가변 분주기(300)는 외부에서 인가되는 발진 신호를 지정되는 정수값 만큼 분주하여 피드백 신호로 출력하기 위한 것으로서, 외부의 주파수 밴드 선택 신호에 따라 선택된 밴드에 대응하는 다수개의 듀얼 분주값 셋 중 하나를 선택하기 위한 프리스케일러(301)와, 상기 프리스케일러(301)의 출력 펄스의 개수를 카운트하기 위한 메인 카운터(307)와, 상기 각 듀얼 분주값 셋 중 특정 분주값으로 분주되는 구간을 지정하기 위한 스왈로우 카운터(308)를 포함한다.
상기 다중모드 프리케일러(301)는 상기 전압제어발진기(200)의 출력신호를 상기 도 2의 fpre에 해당하는 주파수로 나누어준다. 상기 다중모드 프리스케일러(301)는 외부에서 인가되는 제어 신호인 모드선택비트에 따라 상기 전압제어발진기(200)의 출력 신호를 ÷2/3, ÷4/5, ÷8/9, ÷16/17로 분주한다. 상기 모드선택비트에 따라서 상기 전압제어발진기(200)의 발진주파수, 상기 도 2의 루프필터(500)값, 전하펌프(400)의 전류량을 상기 도 1의 응용 주파수대역(802.11b/g, HYPERLAN, DSRC, 802.11a, UWB)에 맞게 선택할 수 있다.
상기 스왈로우 카운터(308) 및 메인 카운터(307)는 세팅 비트(C1~C5)에 따라 카운팅 회수가 조절된다. 상기 세팅 비트(C1~C5) 및 상기 모드선택비트에 따라 발진 주파수가 광범위하고도 미세하게 제어될 수 있다.
즉, 모드선택비트에 의해 도시한 4개의 듀얼 분주값 셋 중 하나가 선택되며, 예컨대 두번째 듀얼 분주값 셋(Prsc2)이 선택되었을때, 메인 카운터(307)는 상기 프리스케일러(301)의 출력 신호(fpre)를 세팅 비트(C1~C5)에 의해 설정된 개수 만큼을 카운팅하게 되며, 상기 스왈로우 카운터(308)도 세팅 비트(C1~C5)에 의해 메인 카운터(307)의 카운팅 개수보다 작은 수의 카운팅 개수가 설정된다.
그런데, 카운팅 초기에는 두번째 듀얼 분주값 셋(Prsc2)에 의해 전압제어발진기(200) 출력을 5분주한 신호가 상기 프리스케일러(301)에서 출력되고, 상기 5분주된 신호를 상기 스왈로우 카운터 및 메인 카운터가 카운팅하는 도중, 상기 스왈로우 카운터의 카운팅이 완료되면, 완료에 따른 신호(MC)가 상기 프리스케일러(301)로 입력된다. 상기 신호(MC)를 입력받은 프리스케일러는 분주값을 4분주로 변경하고, 이후 메인 카운터(307) 남은 카운팅은 4분주된 신호에 대하여 수행된다. 이에 따라, 메인 카운터(307)의 출력 신호(fdiv)는 일정한 전압제어발진기의 출력에 따라 다양한 분주값으로 나눠진 결과값이 될 수 있다.
도 3은 상기 도 2의 광대역 주파수 합성기에 사용되는 고속의 다중모드 프리스케일러(301)의 일실시예를 도시한다. 도시한 다중모드 프리스케일러(301)는 2개의 전류 모드 로직(current-mode logic : CML) D플립플롭(320, 330), 3개의 D플립플롭(340, 350, 360), 모드 제어부(310), 선택부(380), 차동/싱글(differential-to-single ended) 신호 컨버터(370)로 구성하였다.
상기 구성요소들 중 3개의 D플립플롭(340, 350, 360) 및 하나의 CML D플립플롭(330)으로, 최초단이 상기 발진 신호를 입력받아 2의 배수만큼의 카운팅을 수행하기 위한 다단 캐스캐이트 플립플롭을 구성하며, 나머지 하나의 CML D플립플롭(320)으로 상기 발진 신호를 입력받으며 듀얼 카운팅 모드를 지원하기 위한 부가 플립플롭을 구성한다. 상기 선택부(380)는 상기 밴드에 따라 상기 다단 캐스캐이드 플립플롭의 각 플립플롭 출력단의 출력 신호를 선택하여 출력하기 위한 것이며, 상기 모드 제어부(310)는 상기 스왈로우 카운터의 출력 신호에 따라 상기 부가 플립플롭의 동작을 제어하기 위한 것이다.
상기 CML D플립플롭(320, 330)는 상기 전압제어발진기(200)의 높은 출력신호를 분주하는 고속형 분주기로 AND 로직이나 혹은 OR 로직이 내장되어 있다. 상기 D플립플롭(340, 350, 360)은 상기 CML D플립플롭(320, 330)에 의해 분주된 주파수를 더 낮은 주파수로 나누는 분주기로, 주파수 크기에 따라서 스테틱(static) 로직 또는 CML로 구현될 수 있다. 상기 신호 컨버터(370)는 차동신호를 단일신호로 변환시켜주는 회로이다. 상기 선택부(380)는 상기 모드선택비트 S1과 S0에 따라서 분주된 신호 fd1, fd2, fd3, fd4중에서 하나를 선택해서 fpre로 출력시키는 4대1 멀티플렉서로 구현하였다. 상기 도 3의 모드제어부(310)는 상기 도 3의 D플립플롭1(340)의 출력신호 fd2, D플립플롭2(350)의 출력신호 fd3, D플립플롭3(360)의 출력신호 fd4를 입력받아, 상기 도 3의 모드제어 입력신호(MC), 모드제어비트 S1 및 S0에 따라, 출력신호(MO)를 생성한다. 상기 출력신호(MO)에 따라, 상기 다중모드 프리스케일러(301)의 ÷2/3분주, ÷4/5분주, ÷8/9분주, ÷16/17분주 동작 모드 중 하나가 선택된다.
상기 모드제어 입력신호(MC)는 상기 도 2의 스왈로우 카운터(308)가 생성하는 세팅신호이며, 상기 모드제어부(310)의 출력신호(MO)는 상기 도 3의 CML D플립플롭(320)으로 입력된다. 상기 도 3의 다중모드 프리스케일러(301)는 모드제어비트가 S1/S0=0/0일 때 나누기 2/3 듀얼분주를 하며, 모드제어비트가 S1/S0=0/1일 때 나누기 4/5 듀얼분주를 하며, 모드제어비트가 S1/S0=1/0일 때 나누기 8/9 듀얼분주를 하며, 모드제어비트가 S1/S0=1/1일 때 나누기 16/17 듀얼분주를 하도록 선택된다.
도 4는 상기 도 3의 모드제어부(310)의 일실시예를 나타낸다. 상기 도 4의 모드제어부(310)는 3개의 2대1 멀티플렉서(312, 314, 316)와 4개의 OR게이트(311, 313, 315, 317)로 구성된다. 상기 모드 제어부(310)는 상기 다단 캐스캐이드 플립 플롭(330, 340, 350, 360)에서 생성하는 다수개의 신호들과 상기 스왈로우 카운터(308)의 출력 신호(MC)를 OR 및 MUX 연산을 수행한 결과 값을, 상기 모드제어부가 플립플롭(320)에 제어 신호로 인가하는 역할을 수행한다.
상기 도 4에서 입력포트(C0)에 상기 도 3의 D플립플롭 1(340)의 출력신호, 입력포트(C1)에 상기 도 3의 D플립플롭 2(350)의 출력신호, 입력포트(C2)에 상기 도 3의 D플립플롭 3(360)의 출력신호가 입력된다. 상기 모드제어신호 S1과 S0는 도시한 멀티플렉서(312, 314, 316)의 선택단자(sl)에 입력된다.
상기 멀티플렉서(312, 314, 316)에서 선택단자(sl)가 하이일 때 멀티플렉서(312, 314, 316)의 I1입력단자가 선택되고, 선택단자(sl)가 로우일 때 멀티플렉서(312, 314, 316)의 I0입력단자가 선택된다. 상기 모드 제어부(310)의 상세한 동작을 설명하자면, 모드제어신호 S1/S0=0/0일 때 상기 멀티플렉서 1(312)은 입력단자 I0를 선택하므로, 도 2의 스왈로우 카운터(308)의 세팅신호가 상기 입력단자MC를 통해서 상기 출력단자 MO로 출력된 후, 상기 도 3의 CML D플립플롭1(320)의 입력단자 B에 입력된다. 그 결과 프리스케일러(301)는 최종적으로 ÷2/3 듀얼분주를 수행한다.
상기 설명에 따르면, 모드제어신호 S1/S0=0/1일 때 상기 멀티플렉서1(312)은 입력단자 I1를, 멀티플렉서2(314)는 입력단자 I0를 선택하므로 상기 도 2의 스왈로우 카운터(308)의 세팅신호와 상기 도 4의 입력단자 C0를 통해 입력된 신호 fd2가 상기 도 4의 OR1(313)에서 합해진 신호가 상기 출력단자(MO)로 출력된 후, 도 3의 CML_D플립플롭1(320)의 입력단자 B에 입력되어서 프리스케일러(301)는 나누기 4/5 듀얼분주를 수행한다.
상기 설명에 따르면, 모드제어신호 S1/S0=1/0일 때 상기 도 4의 멀티플렉서1(312)은 입력단자 I1를, 멀티플렉서2(314)는 입력단자 I1, 멀티플렉서3(316)은 입력단자 I0를 선택하므로 상기 도 2의 스왈로우 카운터(308)의 세팅신호, 상기 도 4의 입력단자 C0를 통해 입력된 신호 fd2와 상기 도 4의 입력단자 C1를 통해 입력된 신호 fd3가 상기 도 4의 OR2(315)를 통해서 상기 도 4의 OR1(313)에서 합해진 신호가 상기 도 4의 출력단자 MO로 출력된 후, 상기 도 3의 CML_D플립플롭1(320)의 입력단자 B에 입력되어서 프리스케일러(301)는 나누기 8/9 듀얼분주를 수행한다.
상기 설명에 따르면, 모드제어신호 S1/S0=1/1일 때 상기 도 4의 멀티플렉서1(312)은 입력단자 I1를, 멀티플렉서2(314)는 입력단자 I1, 멀티플렉서3(316)은 입력단자 I1를 선택하므로 상기 도 2의 스왈로우 카운터(308)의 세팅신호, 상기 도 4의 입력단자 C0를 통해 입력된 신호 fd2, 상기 도 4의 입력단자 C1를 통해 입력된 신호 fd3, 상기 도 4의 입력단자 C2를 통해 입력된 신호 fd4가 상기 도 4의 OR3(317)와 OR2(315)를 통해서 상기 도 4의 OR1에서 합해진 신호가 상기 도 4의 출력단자 MO로 출력된 후, 상기 도 3의 CML_D플립플롭1(320)의 입력단자 B에 입력되어서 프리스케일러(301)는 나누기 16/17 듀얼분주를 수행한다. 상기 설명에 따르면 본 발명의 상기 도 3의 다중모드 프리스케일러(301)는 나누기 32/33, 64/65, 128/129등으로 확장할 수 있다.
도 2의 위상주파수 검출기/스위칭 전하펌프(400)는 위상주파수 검출기와 전하 펌프로 이루어지는데, 도 5에 상기 전하 펌프의 일실시예를 도시하였다. 도시한 전하 펌프(420)는 상기 도 2의 해당되는 모드에 따라서 전류를 스위칭 할 수 있는 구조를 가진다. 상기 도 5의 전하펌프(420)에서 V0, V1, V2, V3는 상기 모드제어신호 S1과 S0에 의해서 ON 또는 OFF 상태로 결정되는 스위치로 상기 전하펌프(420)의 전류를 제어한다. 상기 전하펌프(420)에서 플러스 전류원 블록(423)을 이루는 4개의 전류원(I0, I1, I2, I3) 및 마이너스 전류원 블록(424)을 이루는 4개의 전류원(I0, I1, I2, I3)은 서로 다른 크기의 전류원으로 상기 스위치 V0 ~ V3의 ON/OFF에 따라서 출력으로 전달되거나 차단된다. 상기 도 5에서 Up신호와 Dn신호는 상기 위상주파수 검출기(미도시)에서 발생된다.
도 6은 상기 도 2의 루프 필터(500)을 나타낸다. 상기 루프 필터(500)는 2차 저역통과필터이며, 상기 모드제어신호 S1과 S0에 따라서 도 2의 스위치 V0~ V3가 ON/OFF되어서 원하는 응용대역의 루프필터값을 세팅한다. 상기 도 2에서 축전용 커패시터인 C0, C1, C2, C3, 필터링을 위한 저항인 R0, R1, R2, R3, 필터링을 위한 커패시터인 C02, C12, C22, C32는 서로 다른 값을 나타내며, 도 1의 응용대역에 따라서 값이 결정된다. 상술한 방법이 3차 또는 4차 루프필터에도 적용된다.
도 7은 상기 도 2의 광대역 LC공조 전압제어발진기(200)를 나타낸다. 상기 도 7의 전압제어발진기(200)는 두개의 인덕터(L) 및 4개의 스위칭 인덕터로 이루어 진 LC 공진부, 2개의 MOS 바랙터(VR), 및 8개의 스위칭 커패시터로 구성된다. 상기 전압제어발진기(200)은 상기 모드제어신호(S1/S0)와 도 2의 프로그램 카운터(307)의 세팅비트(C1~C5)의 조합에 의해서 스위치(V0 ~ V3)를 ON/OFF함으로써 원하는 발진 주파수와 발진 크기를 발생시킨다.
상기에서 살펴본 바와 같이, 외부에서 인가되는 제어 신호인 상기 모드제어 비트에 따라, 상기 가변 분주기(300)의 분주값이 정해지고, 상기 전하펌프(40)의 펌핑 전하량이 결정되고, 상기 루프 필터(500)의 회로 상수값 중 RC 상수값이 정해지고, 상기 전압제어발진기의 발진 회로 상수값 및/또는 꼬리전류원의 전류값이 정해진다. 이에 따라 주파수 밴드 변경에 따라 주파수의 변동폭이 크더라도 전체 주파수 합성기의 동작이 원할하게 수행될 수 있다.
이상, 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 사상의 범위 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러가지 변형이 가능하다.
상기 구성의 본 발명에 따른 멀티밴드 다중모드 주파수 합성기를 실시함에 따라, 수 ~ 수십 GHz 폭을 가지는 광대역 주파수를 발생시킬 수 있는 효과가 있다.
또한, 본 발명의 주파수 합성기는 다중모드 프리스케일러를 내장함에 의해 구현 면적을 작게하며, 소비 전력을 절감할 수 있는 효과도 있다.
또한, 본 발명의 주파수 합성기는 인덕터 스위칭을 갖는 전압제어발진기를 사용함으로써 광대역의 발진 주파수를 생성하면서도 저잡음 특성이 우수한 효과도 있다.
또한, 본 발명의 주파수 합성기는 다중모드 프리스케일러를 내장함에 의해 모드 제어 신호에 따라서 원하는 응용 대역의 RF 주파수를 발생시킬 수 있는 효과도 있다.

Claims (7)

  1. 외부의 주파수 밴드 선택 신호에 따라 다수개의 듀얼 분주값 셋 중 하나를 선택하기 위한 프리스케일러와,
    상기 프리스케일러의 출력 펄스의 개수를 카운트하기 위한 메인 카운터와,
    상기 각 듀얼 분주값 셋 중 특정 분주값으로 분주되는 구간을 지정하기 위한 스왈로우 카운터를 구비하며,
    외부에서 인가되는 발진 신호를 지정되는 정수값 만큼 분주하여 피드백 신호로 출력하기 위한 가변 분주기로서,
    상기 프리스케일러는,
    다수개의 플립플롭으로 이루어지며, 상기 다수개의 플립플롭 중 최초단이 상기 발진 신호를 입력받아 2의 배수만큼의 카운팅을 수행하는 다단 캐스캐이트 플립플롭;
    상기 발진 신호를 입력받으며 듀얼 카운팅 모드를 지원하기 위한 부가 플립플롭;
    상기 밴드에 따라 상기 다단 캐스캐이드 플립플롭의 각 플립플롭 출력단의 출력 신호를 선택하여 출력하기 위한 선택부; 및
    상기 스왈로우 카운터의 출력 신호에 따라 상기 부가 플립플롭의 동작을 제어하기 위한 모드 제어부
    를 포함하는 것을 특징으로 하는 가변 분주기.
  2. 삭제
  3. 제1항에 있어서, 상기 모드 제어부는,
    상기 다단 캐스캐이드 플립플롭에서 생성하는 다수개의 신호들 중 상기 밴드에 따라 선택된 출력 신호 보다 낮은 주파수의 신호들 및 상기 스왈로우 카운터의 출력 신호에 OR 연산을 수행한 결과값을, 상기 부가 플립플롭에 제어 신호로 인가하는 것을 특징으로 하는 가변 분주기.
  4. 제1항에 있어서,
    상기 다단 캐스케이드 플립플롭의 최초단 플립플롭 및 상기 부가 플립플롭은 CML 플립플롭인 것을 특징으로 하는 가변 분주기.
  5. 기준 고주파 신호와 피드백 고주파 신호의 주파수 및 위상을 비교하는 주파수/위상 검출기;
    상기 주파수/위상 검출기의 비교 결과를 전류로 나타내기 위한 전하펌프;
    상기 전하펌프 출력 전류의 누적값을 전압으로 나타내기 위한 루프필터;
    상기 루프필터의 출력 전압에 대응하는 주파수를 가진 발진 신호를 생성하기 위한 전압제어 발진기; 및
    상기 전압제어 발진기의 출력 신호를 지정되는 정수값 만큼 분주하여 상기 피드백 신호로 출력하기 위한 가변 분주기를 포함하며,
    밴드 선택에 따라, 상기 전하펌프의 단위 펌핑 전하량, 상기 루프필터의 RLC값, 상기 전압제어 발진기의 RLC값, 상기 가변 분주기의 분주수 중 적어도 2개 이상이 조절되는 것을 특징으로 하는 주파수 합성기.
  6. 제5항에 있어서, 상기 가변 분주기는,
    선택된 밴드에 대응하는 다수개의 듀얼 분주값 셋 중 하나를 선택하기 위한 프리스케일러;
    상기 프리스케일러의 출력 펄스의 개수를 카운트하기 위한 메인 카운터;
    상기 듀얼 분주값 셋 중 제1 분주값으로 분주되는 구간을 지정하기 위한 스왈로우 카운터
    를 포함하는 것을 특징으로 하는 주파수 합성기.
  7. 제6항에 있어서, 상기 프리스케일러는,
    다수개의 플립플롭으로 이루어지며, 최초단이 상기 발진 신호를 입력받아 2의 배수만큼의 카운팅을 수행하기 위한 다단 캐스캐이트 플립플롭;
    상기 발진 신호를 입력받으며 듀얼 카운팅 모드를 지원하기 위한 부가 플립플롭;
    상기 밴드에 따라 상기 다단 캐스캐이드 플립플롭의 각 플립플롭 출력단의 출력 신호를 선택하여 출력하기 위한 선택부; 및
    상기 스왈로우 카운터의 출력 신호에 따라 상기 부가 플립플롭의 동작을 제 어하기 위한 모드 제어부
    를 포함하는 주파수 합성기.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101654767B1 (ko) * 2015-05-29 2016-09-07 주식회사 더즈텍 온 칩 레퍼런스 클럭으로 동작하는 위상 고정 루프, 클럭 데이터 복원 회로, 및 데이터 수신 장치

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7760032B2 (en) * 2007-04-20 2010-07-20 Tialinx, Inc. Self-compensating voltage-controlled oscillator
FI20075715A0 (fi) * 2007-10-09 2007-10-09 Nokia Corp Taajuusjakajan konfiguraatio
EP2063634A1 (en) * 2007-11-26 2009-05-27 Alcor Micro, Corp. Frequency synthesizer applied to a digital television tuner
KR20090074412A (ko) * 2008-01-02 2009-07-07 삼성전자주식회사 분주회로 및 이를 이용한 위상 동기 루프
KR101533679B1 (ko) 2008-03-11 2015-07-03 삼성전자주식회사 개선된 구조를 갖는 플립플롭, 이를 이용한 주파수 분주기및 알 에프 회로
TWI355805B (en) * 2008-06-03 2012-01-01 Ind Tech Res Inst Frequency divider
US7961057B2 (en) * 2008-08-28 2011-06-14 Mediatek Singapore Pte Ltd Voltage controlled oscillator
KR101030499B1 (ko) * 2008-12-24 2011-04-21 전자부품연구원 광대역 주파수 합성기 및 이의 합성방법
US8058942B2 (en) * 2009-10-08 2011-11-15 Dialog Semiconductor Gmbh Dual reference oscillator phase-lock loop
WO2011063490A1 (en) * 2009-11-26 2011-06-03 University Of New Brunswick Phase locked loop
JP5702124B2 (ja) * 2010-12-02 2015-04-15 ラピスセミコンダクタ株式会社 無線通信装置
JP5531969B2 (ja) * 2011-01-12 2014-06-25 ミツミ電機株式会社 発振回路
CN104113334B (zh) * 2013-04-17 2018-03-30 苏州芯通微电子有限公司 多模时钟参考源实现装置
US9503839B2 (en) * 2013-05-31 2016-11-22 Qualcomm Incorporated DSRC listen mode for Wi-Fi using DSRC spectrum
US9584954B2 (en) * 2013-06-18 2017-02-28 Qualcomm Incorporated Inter-frame spacing adaptation for yielding to DSRC operation
CN108399292B (zh) * 2018-02-12 2021-08-31 中天宽带技术有限公司 一种宽频移相器功率分配电路结构设计方法
CN110417406B (zh) * 2019-06-25 2022-11-22 成都九洲迪飞科技有限责任公司 采用集成多段式宽带vco实现宽带频率源的数字锁相环
CN110504961B (zh) * 2019-07-05 2023-09-22 厦门润积集成电路技术有限公司 一种多模预分频器及其分频方法
JP7420537B2 (ja) * 2019-11-26 2024-01-23 ローム株式会社 位相ロックループ回路
US11165432B1 (en) * 2020-11-06 2021-11-02 Movellus Circuits, Inc. Glitch-free digital controlled delay line apparatus and method

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040009795A (ko) * 2002-07-25 2004-01-31 주식회사 하이닉스반도체 프리스케일러를 포함하는 위상 제어 루프 회로
KR20040039715A (ko) * 2002-11-04 2004-05-12 주식회사 하이닉스반도체 프리스케일러를 포함하는 위상 제어 루프 회로
KR20050067629A (ko) * 2003-12-29 2005-07-05 삼성전기주식회사 프렉션널-ｎ 분주기 타입 위상동기루프

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR960009972B1 (ko) 1991-12-13 1996-07-25 삼성전자 주식회사 Pll회로
KR100316845B1 (ko) 1999-11-01 2001-12-24 김춘호 이중대역을 갖는 위상 잠금 주파수 합성 장치
US6794914B2 (en) * 2002-05-24 2004-09-21 Qualcomm Incorporated Non-volatile multi-threshold CMOS latch with leakage control
DE10229130B3 (de) * 2002-06-28 2004-02-05 Advanced Micro Devices, Inc., Sunnyvale PLL mit Automatischer Frequenzeinstellung
KR100528145B1 (ko) 2002-12-20 2005-11-15 한국전자통신연구원 다중 밴드용 주파수 합성기 및 주파수 합성방법
KR20050069297A (ko) 2003-12-31 2005-07-05 삼성전자주식회사 데이터 전송을 위한 주파수 생성 장치 및 방법
KR100616688B1 (ko) * 2005-06-21 2006-08-28 삼성전기주식회사 저분주비 프로그램가능 주파수 분주기 및 그 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20040009795A (ko) * 2002-07-25 2004-01-31 주식회사 하이닉스반도체 프리스케일러를 포함하는 위상 제어 루프 회로
KR20040039715A (ko) * 2002-11-04 2004-05-12 주식회사 하이닉스반도체 프리스케일러를 포함하는 위상 제어 루프 회로
KR20050067629A (ko) * 2003-12-29 2005-07-05 삼성전기주식회사 프렉션널-ｎ 분주기 타입 위상동기루프

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101654767B1 (ko) * 2015-05-29 2016-09-07 주식회사 더즈텍 온 칩 레퍼런스 클럭으로 동작하는 위상 고정 루프, 클럭 데이터 복원 회로, 및 데이터 수신 장치

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