KR20040039715A - 프리스케일러를 포함하는 위상 제어 루프 회로 - Google Patents

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Abstract

본 발명에 따른 프리스케일러를 포함하는 위상 제어 루프 회로(Phase Locked Loop; 이하 PLL라 한다)는, 전압제어발진기(Voltage Controlled Oscillator; 이하 VCO라 한다)를 여러 개 중첩하여, 그 여러 개의 VCO를 제어하기 위해 원하는 주파수에서 VCO를 선택할 수 있도록 제어 회로를 사용하여 여러 주파수에서 선형적으로 동작할 수 있도록 함으로써, PLL의 내부에 사용하는 제어 비트를 이용하여 자동적으로 주파수를 선보정할 수 있기 때문에 별도의 주파수 보정 신호가 필요하지 않고, VCO를 내장할 경우, PLL 전체 회로를 단일 칩으로 구성할 수 있다.

Description

프리스케일러를 포함하는 위상 제어 루프 회로{PLL having prescaler}
본 발명은 위상 제어 루프 회로(phase locked loop; 이하 PLL이라 한다)에 관한 것으로, 보다 상세하게는 주파수 범위를 구분하는 전압 제어 발진기(voltage controlled oscillator; 이하 VCO라 한다)를 제어하는 제어 제어장치를 사용하여 모든 주파수 대역에서 전압 제어 발진기의 값을 나눌 수 있는 프리스케일러를 포함하는 PLL에 관한 것이다.
도 1은 프로그램 카운터를 사용하는 일반적인 PLL을 나타낸 블록도이다.
PLL은, 외부 클럭 신호 ECLK의 기준 주파수 fr과 비교 클럭 신호 PCLK의 비교 주파수 fp을 비교하는 위상 비교기(1)와, 위상비교기(1)의 출력신호를 필터링하는 저대역 여파기(Low Pass Filter; LPF)(2)와, 저대역 여파기(2)의 직류 신호에 따라 비례하는 주파수의 신호를 발생하는 전압제어발진기(Voltage Controlled Oscillator; VCO)(3)와, 전압제어발진기(3)의 출력클럭신호 ICLK의 주파수를 일정 1/N 분주비로 분주하는 프로그램 카운터(4)를 포함한다.
전압제어발진기(3)의 출력 클럭 신호 ICLK의 출력 주파수 fvco는 프로그램 카운터(4)에 의해 1/N 분주되어, 비교 주파수 fp로써 부궤환되어 위상 비교기(1)에 입력된다.
이때, 전압제어발진기(3)의 출력 주파수 fvco는 [수학식 2]에 의해 정의된다.
[수학식 2]
여기서, fp=fr이므로, [수학식 2]는 [수학식 3]과 같이 나타낼 수 있다.
[수학식 3]
[수학식 3]에서 N 값을 변경하여 기준 주파수 fr의 스텝으로 출력 주파수 fvco를 변화시킬 수 있다는 것을 알 수 있다.
따라서, 출력 주파수 fvco를 각종 통신기기의 로컬 오실레이터 등에 사용하면, 1개의 수정발진기로 여러 가지 주파수를 수정과 동등한 안정도를 갖고 이용할 수 있다. 여기서, 출력 주파수 fvco가 높아지면 프로그램 카운터(4)로 직접 분주하기 어려워진다.
따라서, 도 2에 도시된 바와 같은 고속으로 동작하는 프리스케일러를 사용하는 위상 제어 루프 회로를 사용한다.
도 2는 프리스케일러를 사용하는 일반적인 PLL를 나타낸 블록도이다.
프리스케일러를 사용하는 PLL은, 외부 클럭 신호 ECLK의 기준 주파수 fr과 비교 클럭신호 PCLK의 비교 주파수 fp을 비교하는 위상 비교기(11)와, 위상비교기(11)의 출력신호를 필터링하는 저대역 여파기(12)와, 저대역 여파기(12)의 직류 신호에 비례하는 주파수의 신호를 발생하는 전압제어발진기(13)와, 전압 제어 발진기(13)의 출력을 1/M로 분주하는 프리스케일러(14)와, 프리스케일러(14)에 의해 분주된 클럭신호를 다시 1/N로 분주하는 프로그램 카운터(15)를 포함한다.
전압제어발진기(13)의 출력 주파수 fvco는 먼저 프리스케일러(14)에서 1/M로 분주되고, 다시 프로그램 카운터(15)에 의해 1/N 분주되어, 비교 주파수 fp로써 부궤환되어 위상 비교기(11)에 입력된다.
여기서, 비교 주파수 fp는 [수학식 4]와 같이 정의된다.
[수학식 4]
따라서, 출력 주파수 fvco는 [수학식 5]와 같이 정의된다. 여기서, fp=fr이다.
[수학식 5]
[수학식 5]에서 프로그램 카운터(15)의 분주비 N을 변화시키면, 출력 주파수 fvco는 M×r의 스텝으로 변한다. 따라서, 채널의 주파수 간격인 채널 세퍼레이션은 M×r로 되고, 신시사이저에서의 기준 주파수 fr은 채널 세퍼레이션의 분주비 1/M로 된다.
도 3은 기준 주파수 fr로 채널 세펴레이션을 설정한 스왈로 방식을 사용하는 일반적인 PLL를 나타낸 블록도이다.
PLL은, 기준 주파수 fr와 비교 주파수 fp를 비교하는 위상 비교기(21)와, 저대역 여파기(22)와, 저대역 여파기(22)의 직류 신호에 따라 비례하는 주파수의 신호를 발생하는 전압제어발진기(23)와, 전압제어발진기(23)의 출력 클럭신호 ICLK의 주파수를 1/M 및 1/(M+1)의 분주비로 분주하는 듀얼 모듈러스 프리스케일러(24)와, 프리스케일러(24)의 분주된 클럭신호를 1/N 분주비로 분주하는 프로그램 카운터(25)와, 프리스케일러(24)의 분주된 클럭신호를 1/A 분주비로 분주하는 스왈로 카운터(26)와, 스왈로 카운터(26)의 출력과 프로그램 카운터(25)의 출력을 이용하여 프리스케일러(24)를 제어하는 모드 제어신호 MC를 출력하는 제어부(27)를 포함한다.
전압제어발진기(23)의 출력 클럭 신호 ICLK의 출력 주파수 fvco은 1/M 및 1/(M+1) 분주비를 갖는 듀얼 모듈러스 프리스케일러(24)에 의해 분주되고, 프로그램 카운터(25) 및 스왈로 카운터(26)에 입력된다.
스왈로 카운터(26)는 프리스케일러(24)의 분주비 제어용으로 사용되며, 스왈로 카운터(26)가 동작 중에는 프리스케일러(24)의 분주비는 1/(M+1)로 세트된다.
스왈로 카운터(26)가 A 개의 펄스를 카운터 하면 프리스케일러(24)의 분주비는 1/M으로 세트된다. 즉, A/N의 시간은 1/[(M+1)×N]의 분주비로, (N-A)/N의 시간은 1/M×N의 분주비로 된다.
이때, 비교 주파수 fp는 [수학식 6]에 의해 정의된다.
[수학식 6]
따라서, 출력 주파수 fvco는 [수학식 7]에 의해 정의된다. 여기서, fp=fr이다.
[수학식 7]
[수학식 7]에서 N은 M과 계수 관계이지만, A와는 계수 관계를 갖고 있지 않기 때문에 A 값을 변화시키면 기준 주파수 fr만 변한다. 이와 같이 프리스케일러(24)를 사용하고, 채널 세퍼레이션을 기준 주파수 fr로 할 수 있다.특히 높은 주파수의 주파수 신시사이저에서는 프리스케일러(24)의 분주비를 크게 설정하기 때문에 펄스 스왈로 방식이 사용된다.
일반적으로 펄스 스왈로 방식의 출력 주파수 fvco는 [수학식 8]에 따라 설정 값이 정의된다.
[수학식 8]
여기서, M은 프리스케일러(24)의 분주비이고, N은 프로그램 카운터(25)의 설정 값이고, A는 스왈로 카운터(26)의 설정 값으로 A<N의 관계를 갖는다. 또한, fosc는 기준 발진 주파수를 나타내고, R은 기준 카운터(reference counter)의 설정 값을 나타낸다.
종래 기술에 따른 PLL의 VCO는 비선형적인 특성을 갖기 때문에 넓은 대역에서 여러 주파수 대역을 사용할 수 없으므로, 온 칩 PLL에서 VCO를 사용할 수 없는 문제점이 있다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, VCO를 여러 개 중첩하여, 그 여러 개의 VCO를 제어하기 위해 원하는 주파수에서 VCO를 선택할 수 있도록 제어 회로를 사용하여 여러 주파수에서 선형적으로 동작할 수 있도록 함으로써, 온 칩 PLL에서 설계상의 특성을 충족시키는 것이다.
도 1은 프로그램 카운터를 사용하는 일반적인 PLL을 나타낸 블록도.
도 2는 프리스케일러를 사용하는 일반적인 PLL을 나타낸 블록도.
도 3은 스왈로 방식을 사용하는 종래 기술에 따른 PLL을 나타낸 블록도.
도 4는 본 발명에 따른 스왈로 방식을 사용하는 PLL을 나타낸 블록도.
도 5는 RF2 전압제어발진기의 주파수 범위와 영역 분할의 일례를 보인 그래프.
도 6은 본 발명에 따른 전압제어발진기 제어 비트 발생기를 나타낸 회로도.
상기 목적을 달성하기 위한 본 발명의 프리스케일러를 포함하는 위상 제어 루프 회로는,
외부 클럭 신호의 기준 주파수와 비교 클럭 신호의 비교 주파수를 비교하는 위상 비교 수단;
상기 위상 비교 수단의 출력을 필터링하는 여파기;
상기 여파기의 직류 신호에 비례하는 주파수의 클럭신호를 발생하는 전압제어발진기;
상기 전압제어발진기의 출력 클럭신호를 적어도 두 개이상의 분주비로 선택적으로 분주하는 프리스케일러;
상기 프리스케일러의 출력을 소정의 분주비로 분주하여 상기 비교 주파수를 갖는 상기 비교 클럭 신호를 출력하는 프로그램 카운터;
상기 프리스케일러의 분주비를 제어하는 스왈로 카운터; 및
상기 프리스케일러의 설정값, 스왈로 카운터의 설정값 및 상기 프로그램 카운터의 설정값을 이용하여 상기 전압제어발진기의 주파수 구분을 제어하는 제어 비트를 출력하는 제어수단을 포함하는 것을 특징으로 한다.
상술한 목적 및 기타의 목적과 본 발명의 특징 및 이점은 첨부도면과 관련한 다음의 상세한 설명을 통해 보다 분명해 질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
본 발명에 따른 스왈로 방식을 사용하는 PLL은, 도 4에 도시된 블록도를 참조하면, 외부 클럭 신호 ECLK의 기준 주파수 fr와 비교 클럭 신호 PCLK의 비교 주파수 fp를 비교하는 위상 비교기(31)와, 저대역 여파기(32)와, 저대역 여파기(32)의 직류 신호에 비례하는 주파수의 내부 클럭 신호 ICLK를 발생하는 전압제어발진기(33)와, 내부 클럭 신호 ICLK를 1/M 및 1/(M+1) 분주비로 분주하는 듀얼 모듈러스 프리스케일러(34)와, 프리스케일러(34)의 출력 클럭신호를 1/N 분주비로 분주하는 프로그램 카운터(35)와, 프리스케일러(34)의 출력 클럭신호를 1/A 분주비로 분주하는 스왈로 카운터(36)와, 스왈로 카운터(36)의 출력과 프로그램 카운터(35)의 출력을 이용하여 프리스케일러(34)를 제어하는 제어부(37)와, 전압 제어 발진기(33)를 제어하는 제어 비트 CB를 발생하는 제어 비트 발생부(38)를 포함한다.
전압 제어 발진기(33)의 내부 클럭 신호 ICLK의 출력 주파수 fvco은 1/M 및 1/(M+1) 분주비를 갖는 듀얼 모듈러스 프리스케일러(34)에 의해 분주되어, 프로그램 카운터(35) 및 스왈로 카운터(36)에 입력된다.
스왈로 카운터(36)는 프리스케일러(34)의 분주비 제어용으로 사용되며, 스왈로 카운터(36)가 동작 중에는 프리스케일러(34)의 분주비는 1/(M+1)로 세트된다.
스왈로 카운터(36)가 A 개의 펄스를 카운트하면 프리스케일러(34)의 분주비는 1/M으로 세트된다.
따라서, 전체 분주 값 Ntotal은 [수학식 9]에 의해 정의된다.
[수학식 9]
상기한 주파수 구분 전압제어발진기(33)를 사용할 때 카운터 설계 시 N 및 A 값을 그 제어 입력 값으로 사용한다. 즉, 제어 입력 값으로 N 및 A 값을 전압제어발진기 제어 비트 발생기(38)로 이용한다면 주파수 구분 전압제어발진기(33)를 제어할 수 있다. 여기서, 이상적으로는 스왈로 카운터(36)의 설정값 A, 프로그램 카운터(35)의 설정값 N 및 프리스케일러(34)의 설정값 M을 이용하여 주파수 구분 전압제어발진기(33)를 제어하는 제어 비트 CB를 발생하는 것이 가장 좋지만, 제어 비트 CB가 커지고, 제어 비트 발생기(38)의 회로가 복잡해지기 때문에, 여기서는, 프로그램 카운터(35)의 설정값 N 및 스왈로 카운터(36)의 설정값 A을 이용하여 제어 비트 CB를 발생하는 제어 비트 발생기(38)를 예를 들어 설명한다.
전압제어발진기(33)가 일정한 주파수에서 동작하기 위해 스왈로 카운터(36), 프로그램 카운터(35)의 입력 값을 인가 받아 제어 값으로 이용한다.
따라서, 주어진 가변 전압 영역 내에서 전체 주파수 범위를 모두 만족시키며, 실제의 발진주파수 크기 Kvco의 값을 낮추는 방법을 고려해야 하는데, 발진주파수 구분법을 사용하여 고려한다.
도 5는 RF2 전압제어발진기의 주파수 범위와 영역 분할의 일례를 보인 그래프이다.
도 5에서 1150MHz부터 1230MHz까지의 GSM의 주파수 범위를 가변전압 범위가 1V라고 가정하면, 일반적인 전압제어발진기의 경우 발진주파수의 크기 Kvco가 80MHz/V의 값을 갖는다.
그러나, 주파수 범위를 10MHz로 고정하고, 외부의 보조회로를 이용하여 각주파수 일부 범위를 선택한다면, 전체 주파수 범위를 만족시킬 수 있으며, 각 발진주파수의 크기 Kvco 값은 10MHz/V의 작은 값을 가질 수 있다.
한편, 전압제어발진기(33) 자체가 좋은 특성을 나타내면서 넓은 주파수를 이용하기 위해서 주파수 구분 전압 제어 발진기를 사용하고, 그에 해당하는 주파수 영역근처에 접근할 때 해당 구간을 선택하는 방식을 사용한다.
전압제어발진기(33)의 전압 이득이 결정되면, 예를 들어, 10MHz/V로 결정되면, 전압제어발진기(33)의 개수가 결정되고, 전압제어발진기 비트 발생기의 출력 비트 CB가 결정된다.
따라서, 출력 비트 CB는 5비트로 결정되고, 그 해당하는 주파수의 전압제어발진기(33)를 제어하기 위해서 그 주파수에 해당하는 전체 분주값 Ntotal을 계산하고, 그 전체 분주값 Ntotal에 해당하는 입력 값 A 및 N을 계산하여 룩업 테이블(look up table)을 만든다. 따라서, 그 테이블을 기준으로 전압제어발진기 제어 비트 발생기(38)를 설계할 수 있다.
예를 들어, [수학식 8]을 이용하여 전압제어발진기(33)를 1.24968GHz 대에서 동작하는 전압제어발진기 제어 비트 발생기(38)를 설계하기 위해, 먼저, 전체 분주값 Ntotal이 127로 결정되고, 그에 해당하는 프로그램 카운터(35)의 분주값 N이 15, 스왈로 카운터(36)의 분주값 A이 7로 결정되면, 출력 제어 비트 CB를 결정할 수 있다.
여기서, 프리스케일러(34)의 분주비 M는 8이고, 기준 발진 주파수 fosc는 19.68MHz이며, 기준 카운터의 설정값 R은 2로 설정된다.
따라서, 본 발명에 따른 전압제어발진기 제어 비트 발생기(38)를 설계하기 위한 룩업 테이블은 [표 1]과 같이 나타낼 수 있다.
[표 1]
Standards Fref Ntotal A N A(bin) N(bin) 제어 비트(CB)
GSM 13 88 0 11 0000 01011 00110
89 1 11 0001 01011 00101
90 2 11 0010 01011 00100
91 3 11 0011 01011 00011
92 4 11 0100 01011 00010
93 5 11 0101 01011 00001
94 6 11 0110 01011 00000
AMPS/IS-95A/C 9.84 96 0 12 0000 01100 11001
97 1 12 0001 01100 11000
98 2 12 0010 01100 10000
99 3 12 0011 01100 01000
도 6은 [표 1]을 이용하여 설계한 본 발명에 따른 전압제어발진기 제어 비트 발생기(38)를 나타낸 회로도이다.
제어 비트 발생기(38)는, 스왈로 카운터(36)의 분주값 A을 반전시키는 인버터 INV1 및 INV2와, 프로그램 카운터(34)의 분주값 N을 반전시키는 인버터 INV3와, 인버터들 INV1 및 INV2의 출력신호들을 논리 조합하는 노아 게이트 NOR1와, 노아 게이트 NOR1의 반전출력과 스왈로 카운터(36)의 분주값 A을 논리 조합하는 낸드게이트 ND1와, 스왈로 카운터(36)의 분주값 A과 인버터 INV2의 출력신호를 논리 조합하는 노아 게이트 NOR2와, 스왈로 카운터(36)의 분주값 A과 인버터 INV1의 출력신호를 논리 조합하는 노아 게이트 NOR3와, 스왈로 카운터(36)의 분주값 A과 인버터 INV3의 출력신호를 논리 조합하는 노아 게이트 NOR4와, 스왈로 카운터(36)의 분주값 A의 반전신호와 프로그램 카운터(34)의 분주값 N을 논리 조합하는 낸드게이트ND3와, 낸드게이트 ND2의 반전 출력신호 및 노아 게이트들 NOR2 및 NOR3의 출력신호들을 논리 조합하는 노아 게이트 NOR5와, 인버터 INV3의 반전 출력신호, 스왈로 카운터(36)의 분주값 A 및 노아 게이트 NOR1의 출력신호를 논리 조합하는 노아 게이트 NOR6와, 노아 게이트 NOR3의 출력신호 및 인버터 INV3의 출력신호를 논리 조합하는 노아 게이트 NOR7와, 노아 게이트 NOR1의 출력신호 및 인버터 INV3의 출력신호를 논리 조합하는 노아 게이트 NOR8와, 스왈로 카운터(36)의 분주값 A이 리셋 입력 단자 R에 인가되고, 낸드게이트 ND3의 출력신호가 클럭 입력 단자 C에 인가되고, 노아 게이트 NOR4의 출력신호가 데이터 입력 단자 D에 인가되는 D 플립플롭(40)으로 구성되어, 노아 게이트 NOR5, NOR6, NOR7, NOR8 및 D 플립플롭(40)의 출력신호들이 제어 비트 CB를 발생한다.
현재 시판되고 있는 대부분의 PLL의 경우 외부에 전압제어발진기와 필터를 설치하는데, 이러한 외부 구성 요소들이 제품의 가격과 수율에 큰 영향을 미친다. 따라서, 본 발명의 경우 자동적으로 주파수를 선보정할 수 있기 때문에 전체 PLL의 구현을 단순화시키고 정확한 보정을 할 수 있다.
이상에서 살펴본 바와 같이, 본 발명에 따른 프리스케일러를 포함하는 PLL는 PLL의 내부에 사용하는 제어 비트 CB를 이용하여 자동적으로 주파수를 선보정할 수 있기 때문에 별도의 주파수 보정 신호가 필요하지 않고, 전압 제어 발진기(33)를 내장할 경우, PLL 전체 회로를 단일 칩으로 구성할 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 외부 클럭 신호의 기준 주파수와 비교 클럭 신호의 비교 주파수를 비교하는 위상 비교 수단;
    상기 위상 비교 수단의 출력을 필터링하는 여파기;
    상기 여파기의 직류 신호에 비례하는 주파수의 클럭신호를 발생하는 전압제어발진기;
    상기 전압제어발진기의 출력 클럭신호를 적어도 두 개이상의 분주비로 선택적으로 분주하는 프리스케일러;
    상기 프리스케일러의 출력을 소정의 분주비로 분주하여 상기 비교 주파수를 갖는 상기 비교 클럭 신호를 출력하는 프로그램 카운터;
    상기 프리스케일러의 분주비를 제어하는 스왈로 카운터; 및
    상기 프리스케일러의 설정값, 스왈로 카운터의 설정값 및 상기 프로그램 카운터의 설정값을 이용하여 상기 전압제어발진기의 주파수 구분을 제어하는 제어 비트를 출력하는 제어수단을 포함하는 것을 특징으로 하는 프리스케일러를 포함하는 위상 제어 루프 회로.
  2. 제 1 항에 있어서,
    상기 스왈로 카운터가 동작 중에는 상기 프리스케일러의 분주비가 상기 두 개 이상의 분주비 중에서 큰 분주비로 분주되도록 세트되는 것을 특징으로 하는 프리스케일러를 포함하는 위상 제어 루프 회로.
  3. 제 2 항에 있어서,
    상기 스왈로 카운터가 설정값만큼의 펄스를 카운트하면 상기 프리스케일러의 분주비는 상기 두 개 이상의 분주비 중에서 작은 분주비로 분주되도록 세트되는 것을 특징으로 하는 프리스케일러를 포함하는 위상 제어 루프 회로.
  4. 제 2 항에 있어서,
    상기 제어수단은,
    상기 프리스케일러의 설정값이 설정된 상태에서, 상기 전압제어발진기의 전압 이득을 결정하여, 출력 비트 수를 결정하고, 그 해당하는 주파수의 전체 카운터 설정값을 결정하고, 그 전체 카운터 설정값에 해당하는 상기 스왈로 카운터의 설정값 및 상기 프로그램 카운터의 설정값을 결정하여, 상기 결정된 출력 비트 수, 전체 카운터 설정값, 상기 스왈로 카운터의 설정값 및 상기 프로그램 카운터의 설정값을 이용하여 설계되는 디코더인 것을 특징으로 하는 프리스케일러를 포함하는 위상 제어 루프 회로.
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