CN112234981A - 数据与时钟恢复电路 - Google Patents

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Abstract

本发明为一种数据与时钟恢复电路，包括：一第一选择电路、一高速相位检测器、一低速相位检测器、一电荷泵、一电压控制振荡器与一除频器。高速相位检测器根据一第一参考时钟信号与一除频时钟信号或者根据一数据信号与所述除频时钟信号，产生一第一相位差信号。一低速相位检测器根据一第二参考时钟信号与所述除频时钟信号来产生一第二相位差信号。电荷泵根据所述第一相位差信号或者根据所述第二相位差信号，产生一控制电压。电压控制振荡器接收所述控制电压并产生一回复时钟信号。除频器接收所述回复时钟信号并产生所述除频时钟信号。

Description

数据与时钟恢复电路
技术领域
本发明涉及一种数据与时钟恢复电路，且特别涉及一种在节能模式(powersaving mode)下具备低延迟(low latency)与低功耗(low power consumption)的数据与时钟恢复电路。
背景技术
在高速USB领域或者PCIe领域中的实体层(physical layer，简称PHY)需要在接收端Rx中运用数据与时钟恢复电路(data and clock recovery circuit，简称CDR电路)。在高速PHY中，CDR电路需要运行在多种电源模式下。例如，正常模式(normal mode)、最大省电模式(max power saving mode)、中间省电模式(medium power saving mode)、以及断电模式(power off mode)。一般来说，在高速实体层中，CDR电路最常在正常模式与省电模式之间切换。
另外，CDR电路的延迟(latency)代表由睡眠到唤醒的时间。基本上，CDR电路由最大省电模式回到正常模式会有高延迟。而CDR电路由中间省电模式回到正常模式会有低延迟。
请参照图1，其所示出为现有CDR电路。CDR电路100包括一高速相位检测器(highspeed phase detector)110、一电荷泵(charge pump)120、一电压控制振荡器(VoltageControl Oscillator，简称VCO)130、一除频器(frequency divider)140。
高速相位检测器110接收并比较除频时钟信号CLKd以及数据信号Data后，产生相位差信号Spd。电荷泵120接收相位差信号Spd后，产生控制电压Vctrl。VCO 130接收控制电压Vctrl并产生回复时钟信号(recovered clock)CLKr。除频器140接收回复时钟信号CLKr并将回复时钟信号CLKr的频率除以一个除数(N)后，产生除频时钟信号CLKd。
另外，电荷泵120也可以由计数器(counter)来取代。举例来说，计数器接收高速相位检测器110输出的相位差信号Spd。当相位差信号Spd为正值，计数器上数(count up)，当相位差信号Spd为负值，计数器下数(count down)。而计数器根据其计数器值来产生对应的控制电压Vctrl并传递至VCO 130。
以图1为例，假设数据信号Data的频率范围在1GHz～28GHz之间。由于数据信号Data具备高数据率(high data rate)，所以设计出的高速相位检测器110的电路复杂，至少需要感测放大器(sense amplifier)、触发器(flip-flop)、时钟缓冲器(clock buffer)等电路元件。在电路元件数目很多之下，当CDR电路100在正常模式下运行时，高速相位检测器110的耗能大概占据整个CDR电路耗能的七成(70％)。
一般来说，现有的CDR电路100由断电模式到正常模式，其锁定时间(lockingtime)都会超过20μs。以PCLe领域中的L0s或L1睡眠状态(L0s or L1 state)为例，现有CDR电路100需要在低延迟的省电模式之下运行，所以无法进入断电模式。
然而，为了要符合低延迟的要求，现有CRD电路100在省电模式下也几乎要完全开启并且在类似正常运行模式下工作。如此，CRD电路100虽然在省电模式，但由于高速相位检测器110仍在运行中，造成CDR电路100仍旧有很高的耗能。
发明内容
本发明涉及一种数据与时钟恢复电路，包括：一第一选择电路，具有二输入端分别接收一第一参考时钟信号与一数据信号，一控制端接收一模式选择信号；一高速相位检测器，连接至所述第一选择电路的一输出端，用以根据所述第一参考时钟信号与一除频时钟信号来产生一第一相位差信号，或者根据所述数据信号与所述除频时钟信号来产生所述第一相位差信号；一低速相位检测器，根据一第二参考时钟信号与所述除频时钟信号来产生一第二相位差信号；一第二选择电路，具有二输入端分别接收所述第一相位差信号与所述第二相位差信号，一控制端接收所述模式选择信号；一电荷泵，连接至所述第二选择电路的一输出端，并根据所述第一相位差信号来产生一控制电压，或者根据所述第二相位差信号来产生所述控制电压；一电压控制振荡器，接收所述控制电压并产生一回复时钟信号；以及一除频器，接收所述回复时钟信号并产生所述除频时钟信号。
为了对本发明的上述及其他方面有更佳的了解，下文特举实施例，并配合附图详细说明如下：
附图说明
图1为现有CDR电路。
图2为本发明CDR电路。
图3A至图3C为本发明CDR电路运行于各种模式的示意图。
图4为本发明CDR电路在省电模式与正常模式之间切换的示意图。
图5A与图5B为本发明CDR电路中VCO的详细电路图以及CDR电路在各模式之间切换的示意图。
图6A与图6B为本发明CDR电路中另一VCO的详细电路图以及CDR电路在各模式之间切换的示意图。
其中，附图标记说明如下：
100，200：数据与时钟恢复电路
210：低速相位检测器
212，214：选择电路
110，216：高速相位检测器
120，220：电荷泵
130，230：电压控制振荡器
140，240：除频器
231：电压/电流转换器
233：环震荡器
235：责任周期校准电路
237：量子误差校正电路
239：上下投票器
具体实施方式
请参照图2，其所示出为本发明CDR电路。CDR电路200包括一高速相位检测器216、一低速相位检测器210、第一选择电路212、第二选择电路214、一电荷泵220、一VCO 230、一除频器240。其中，第一选择电路212与第二选择电路214为多工器(multiplexer)。再者，低速相位检测器210为线性相位检测器(linear phase detector)，高速相位检测器216为砰砰相位检测器(bang-bang phase detector)。
第一选择电路212的二输入端分别接收第一参考时钟信号CLKref1与数据信号Data，第一选择电路212的控制端接收模式选择信号Ms。因此，第一选择电路212根据模式选择信号Ms将第一参考时钟信号CLKref1与数据信号Data其中至一传递至高速高速相位检测器216的输入端。
高速相位检测器216接收第一参考时钟信号CLKref1与数据信号Data其中之一，并判断与除频时钟信号CLKd之间的相位差后，产生第一相位差信号Spd1。
低速相位检测器210接收第二参考时钟信号CLKref2，并判断与除频时钟信号CLKd之间的相位差后，产生第二相位差信号Spd2。
第二选择电路214的二输入端分别接收第一相位差信号Spd1与第二相位差信号Spd2，第二选择电路214的控制端接收模式选择信号Ms。因此，第二选择电路214根据模式选择信号Ms将第一相位差信号Spd1与第二相位差信号Spd2其中至一传递至电荷泵220的输入端。
再者，电荷泵220接收第一相位差信号Spd1或者第二相位差信号Spd2后，产生控制电压Vctrl至VCO 230的输入端。再者，VCO 230接收控制电压Vctrl并产生回复时钟信号CLKr。
除频器240的控制端接收模式选择信号Ms。因此，除频器240根据选择信号Ms，将回复时钟信号CLKr的频率除以第一除数(M)后产生除频时钟信号CLKd。或者，除频器240根据式选择信号Ms，将回复时钟信号CLKr的频率除以第二除数(N)后产生除频时钟信号CLKd。
根据本发明的实施例，第一参考时钟信号CLKref1的频率大于第二参考时钟信号CLKref2的频率。举例来说，第一参考时钟信号CLKref1的频率大于1GHz(例如2GHz)，第二参考时钟信号CLKref2的频率小于1GHz(例如100MHz)。
根据本发明的实施例，CDR电路200利用模式选择信号Ms的控制来运行于各种不同的模式。请参照图3A至图3C，其所示出为本发明CDR电路运行于各种模式的示意图。
如图3A所示，于锁相回路模式(PLL mode)时，第一选择器212不会输出任何信号，且高速相位检测器216不动作，高速相位检测器216不会输出第一相位差信号Spd1。再者，除频器240提供第一除数(M)，使得低速相位检测器210根据第二参考时钟信号CLKref2与除频时钟信号CLKd来产生第二相位差信号Spd2，并且第二选择电路214将第二相位差信号Spd2输入电荷泵220。
再者，电荷泵220接收第二相位差信号Spd2后，产生控制电压Vctrl至VCO 230的输入端。再者，VCO 230接收控制电压Vctrl并产生回复时钟信号CLKr。再者，除频器240将回复时钟信号CLKr的频率除以第一除数(M)后产生除频时钟信号CLKd。
于锁相回路模式(PLL mode)时，VCO 230产生的回复时钟信号CLKr，其频率会被锁定在M倍的第二参考时钟信号CLKref2的频率。
由于第二参考时钟信号CLKref2的低数据率(low data rate)，所以设计出的低速相位检测器210的电路会很简单，且使用很少的电路元件。此时，CDR电路200的运行类似于线性锁相回路(linear PLL circuit)。
再者，当CDR电路200在锁相回路模式(PLL mode)时，低速相位检测器210的耗能会低于整个CDR电路200耗能的一成(10％)。换言之，本发明CDR电路200的锁相回路模式(PLLmode)即可视为省电模式(power saving mode)。在此模式下，低速相位检测器210的耗能很低，并且可维持VCO 230的频率被锁定(maintain VCO frequency locked)。
如图3B所示，于时钟模式(clock mode)时，低速相位检测器210不动作，低速相位检测器210不会输出第二相位差信号Spd2。再者，第一选择电路212将第一参考时钟信号CLKref1输入高速相位检测器216。再者，除频器240提供第二除数(N)，使得高速相位检测器216根据第一参考时钟信号CLKref1与除频时钟信号CLKd来产生第一相位差信号Spd1，并且第二选择电路214将第一相位差信号Spd1输入电荷泵220。
再者，电荷泵220接收第一相位差信号Spd1后，产生控制电压Vctrl至VCO 230的输入端。再者，VCO 230接收控制电压Vctrl并产生回复时钟信号CLKr。再者，除频器240将回复时钟信号CLKr的频率除以第二除数(N)后产生除频时钟信号CLKd。
根据本发明的实施例，时钟模式(clock mode)是作为省电模式与正常模式之间的过渡模式(transition mode)。主要的目的在于让CDR电路200能够更稳定的由省电模式转变到正常模式。
在时钟模式(clock mode)时，提供的第一参考时钟信号CLKref1，其数据率(datarate)接近数据信号Data的数据率。因此，将第一参考时钟信号CLKref1输入高速相位检测器216，使得CDR电路200中电荷泵220产生的控制电压Vctrl类似于正常模式时电荷泵220产生的控制电压Vctrl。
再者，于时钟模式(clock mode)时，VCO 230产生的回复时钟信号CLKr，其频率会被锁定在N倍的第一参考时钟信号CLKref1的频率。
当数据信号Data被检测到时，则CDR电路200进入数据模式(data mode)。此时，模式选择信号Ms控制第一选择电路212将数据信号Data输入高速相位检测器216。再者，CDR电路200的数据模式(data mode)即为正常模式。
如图3C所示，于数据模式(data mode)时，低速相位检测器210不动作，低速相位检测器210不会输出第二相位差信号Spd2。再者，除频器240提供第二除数(N)，使得高速相位检测器216根据数据信号Data与除频时钟信号CLKd来产生第一相位差信号Spd1，并且第二选择电路214将第一相位差信号Spd1输入电荷泵220。
再者，电荷泵220接收第一相位差信号Spd1后，产生控制电压Vctrl至VCO 230的输入端。再者，VCO 230接收控制电压Vctrl并产生回复时钟信号CLKr。再者，除频器240将回复时钟信号CLKr的频率除以第二除数(N)后产生除频时钟信号CLKd。
请参照图4，其所示出为本发明CDR电路在省电模式与正常模式之间切换的示意图。在省电模式(锁相回路模式)时，VCO 230是根据低频率的第二参考时钟CLRref2来锁定的。因此，CDR电路200的耗能很低。
在过渡模式(时钟模式)时，VCO 230是根据高频率的第一参考时钟CLRref1来锁定的，所以CDR电路200内的控制电压Vctrl会类似于正常模式，使得CDR电路200能够更稳定且更快速地由省电模式转变到正常模式。
在正常模式(数据模式)时，CDR电路200即可根据数据信号Data来产生回复时钟信号CLKr。另外，CDR电路200还可由正常模式(数据模式)直接切换至省电模式(锁相回路模式)。
另外，本发明CDR电路200在实际的运行时，由省电模式(锁相回路模式)切换至过渡模式(时钟模式)大约需要3μs。由过渡模式(时钟模式)切换至正常模式(数据模式)大约需要1μs。因此，本发明确实可实现在节能模式下具备低延迟与低功耗的CDR电路200。
根据本发明的实施例，第一参考时钟信号CLKref1与第二参考时钟信号CLKref2可由相同的时钟源来产生。举例来说，时钟源产生高频率的第一参考时钟信号CLKref1，并且第一参考时钟信号CLKref1再经过另一除频电路后，产生低频率的第二参考时钟信号CLKref2。
再者，本发明的电荷泵220也可以由计数器(counter)来取代。举例来说，计数器接收第一相位差信号或者第二相位差信号。当第一相位差信号Spd1或者第二相位差信号Spd2为正值，计数器上数(count up)；当第一相位差信号Spd1或者第二相位差信号Spd2为负值，计数器下数(count down)。而计数器根据其计数器值来产生对应的控制电压Vctrl并传递至VCO 230。
请参照图5A与图5B，其所示出为本发明CDR电路中VCO的详细电路图以及CDR电路在各模式之间切换的示意图。VCO 230包括一电压/电流转换器(V/I converter)231、环震荡器(ring oscillator)233、责任周期校准电路(duty cycle calibration circuit)235与量子误差校正电路(Quantum error collection circuit)237。
基本上，电压/电流转换器231可将控制电压Vctrl转换成控制电流Ictrl。环震荡器233根据控制电流Ictrl来产生第一震荡信号Osc1。另外，第一震荡信号Osc1经由责任周期校准电路235来校准其责任周期(duty cycle)后产生第二震荡信号Osc2。接着，量子误差校正电路237来补偿第二震荡信号Osc2中的失真(distortion)，并产生回复时钟信号CLKr。
根据本发明的实施例，CDR电路200中的电压/电流转换器231中包括一初始电压源Vinit以及一初始电流源Iafc。当CDR电路200接收电源开始进行初始化时，CDR电路200会处于自动频率控制模式(Automatic Frequency Control mode，AFC模式)。
于自动频率控制模式(AFC模式)时，CDR电路200会进行开回路目标频率搜索(openloop target frequency searching)。此时，高速相位检测器216与低速相位检测器210皆未提供相位差信号。而初始电压源Vinit则作为控制电压，而初始电流源Iafc则提供初始电流至环震荡器233。
因此，如图5B所示，当CDR电路200接收电源开始进行初始化时，CDR电路200会处于自动频率控制模式(AFC模式)。当环震荡器233产生稳定的第一震荡信号Osc1之后，CDR电路200即进入省电模式(锁相回路模式)，并且初始电压源Vinit与初始电流源不再供应电压Vinit与电流Iafc。之后，CDR电路200再依序进入过渡模式(时钟模式)与正常模式(数据模式)。
请参照图6A与图6B，其所示出为本发明CDR电路中另一VCO的详细电路图以及CDR电路在各模式之间切换的示意图。相较于图5A的VCO，图6A的VCO 230中还包括一上下投票器(up/down voter)239。上下投票器239连接至环震荡器233形成一比例路径(proportionpath)，用以快速调整第一震荡信号Osc1的相位。基本上，上下投票器239在正常模式时会动作(activated)，其接收第二相位差信号Spd2，并产生投票信号Sv。
当CDR电路200进入正常模式的初期，上下投票器239提供一较高增益(highergain)的比例路径来控制环震荡器233，使得VCO 230粗调(coarse tune)回复时钟信号CLKr到达目标频率附近(target frequency)。之后，上下投票器239提供一较低增益(lowergain)的比例路径来控制环震荡器233，使得VCO 230根据控制电流Ictrl来微调(finetune)回复时钟信号CLKr。
因此，如图6B所示，当CDR电路200接收电源后，依序进入自动频率控制模式(AFC模式)、省电模式(锁相回路模式)以及过渡模式(时钟模式)后，CDR电路200会先进入正常模式的粗调阶段。经过大约3ns之后，CDR电路200再进入正常模式的细调阶段，并且产生回复时钟信号CLKr。
由以上的说明可知，本发明提出一种CDR电路200，当CDR电路200在省电模式(锁相回路模式)切换至正常模式(数据模式)时，更经过一过渡模式(时钟模式)，使得CDR电路200能够更稳定且更快速地由省电模式转变到正常模式，并且实现在节能模式下具备低延迟(low latency)与低功耗(low power consumption)的CDR电路200。
再者，本发明CDR电路200中所公开的VCO 230详细电路仅是本发明的一个实施例而已，并非用来限定本发明。在此领域的技术人员也可以利用其他结构的VCO来完成本发明。
综上所述，虽然本发明已以实施例公开如上，然其并非用以限定本发明。本发明所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作各种的变动与润饰。因此，本发明的保护范围当视后附的权利要求所界定者为准。

Claims (11)

1.一种数据与时钟恢复电路，包括：
一第一选择电路，具有一第一输入端接收一第一参考时钟信号，一第二输入端接收一数据信号，以及一控制端接收一模式选择信号；
一高速相位检测器，连接至所述第一选择电路的一输出端，用以根据所述第一参考时钟信号与一除频时钟信号来产生一第一相位差信号，或者根据所述数据信号与所述除频时钟信号来产生所述第一相位差信号；
一低速相位检测器，根据一第二参考时钟信号与所述除频时钟信号来产生一第二相位差信号；
一第二选择电路，具有一第一输入端接收所述第一相位差信号，一第二输入端接收所述第二相位差信号，以及一控制端接收所述模式选择信号；
一电荷泵，连接至所述第二选择电路的一输出端，并根据所述第一相位差信号来产生一控制电压，或者根据所述第二相位差信号来产生所述控制电压；
一电压控制振荡器，接收所述控制电压并产生一回复时钟信号；
以及
一除频器，接收所述回复时钟信号并产生所述除频时钟信号。
2.如权利要求1所述的数据与时钟恢复电路，其中，当所述数据与时钟恢复电路于一省电模式时，所述高速相位检测器不动作，所述低速相位检测器根据所述第二参考时钟信号与所述除频时钟信号来产生所述第二相位差信号，且所述第二选择电路将所述第二相位差信号传递至所述电荷泵。
3.如权利要求2所述的数据与时钟恢复电路，其中，所述除频器根据所述模式选择信号，将所述回复时钟信号的频率除以一第一除数后产生所述除频时钟信号。
4.如权利要求1所述的数据与时钟恢复电路，其中，当所述数据与时钟恢复电路于一过渡模式时，所述低速相位检测器不动作，所述高速相位检测器根据所述第一参考时钟信号与所述除频时钟信号来产生所述第一相位差信号，且所述第二选择电路将所述第一相位差信号传递至所述电荷泵。
5.如权利要求4所述的数据与时钟恢复电路，其中，所述除频器根据所述模式选择信号，将所述回复时钟信号的频率除以一第二除数后产生所述除频时钟信号。
6.如权利要求1所述的数据与时钟恢复电路，其中，当所述数据与时钟恢复电路于一正常模式时，所述低速相位检测器不动作，所述高速相位检测器根据所述数据信号与所述除频时钟信号来产生所述第一相位差信号，且所述第二选择电路将所述第一相位差信号传递至所述电荷泵。
7.如权利要求6所述的数据与时钟恢复电路，其中，所述除频器根据所述模式选择信号，将所述回复时钟信号的频率除以一第二除数后产生所述除频时钟信号。
8.如权利要求1所述的数据与时钟恢复电路，其中，所述电压控制振荡器包括：
一电压/电流转换器，接收所述控制电压并转换为一控制电流；
一环震荡器，接收所述控制电流并产生一第一震荡信号；
一责任周期校准电路，接收所述第一震荡信号并调整所述第一震荡信号的一责任周期后产生一第二震荡信号；以及
一量子误差校正电路，接收所述第二震荡信号并补偿所述第二震荡信号的失真后，产生所述回复时钟信号。
9.如权利要求8所述的数据与时钟恢复电路，其中，所述电压控制振荡器还包括：一上下投票器，连接于所述第二选择电路的所述输出端与所述环震荡器之间，并形成一比例路径。
10.如权利要求9所述的数据与时钟恢复电路，其中，当所述数据与时钟恢复电路于一正常模式的一粗调阶段，所述上下投票器提供所述比例路径一高增益，用以使得所述电压控制振荡器粗调所述回复时钟信号到达一目标频率附近。
11.如权利要求10所述的数据与时钟恢复电路，其中，当所述数据与时钟恢复电路于所述正常模式的一细调阶段，所述上下投票器提供所述比例路径一低增益，用以使得所述电压控制振荡器根据所述控制电流来微调所述回复时钟信号。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113285711A (zh) * 2021-04-30 2021-08-20 山东英信计算机技术有限公司 一种回复电路和芯片
CN115831072A (zh) * 2022-12-07 2023-03-21 Tcl华星光电技术有限公司 源极驱动器以及显示装置

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11444746B1 (en) 2021-06-07 2022-09-13 Analog Devices, Inc. Phasing detection of asynchronous dividers

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040008087A1 (en) * 2002-07-09 2004-01-15 Jason Hsu Clock recovery circuit capable of automatically adjusting frequency range of a VCO
TW201216029A (en) * 2010-10-11 2012-04-16 Univ Nat Taiwan Clock and data recovery circuit
CN102457270A (zh) * 2010-10-29 2012-05-16 扬智科技股份有限公司 具有低增益压控振荡器的锁相回路
KR20150136208A (ko) * 2014-05-26 2015-12-07 고려대학교 산학협력단 클럭 및 데이터 복원 회로 및 그 방법
KR101654767B1 (ko) * 2015-05-29 2016-09-07 주식회사 더즈텍 온 칩 레퍼런스 클럭으로 동작하는 위상 고정 루프, 클럭 데이터 복원 회로, 및 데이터 수신 장치
KR101725335B1 (ko) * 2015-12-04 2017-04-11 동국대학교 산학협력단 클럭 및 데이터 복원 회로

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3636657B2 (ja) * 2000-12-21 2005-04-06 Ｎｅｃエレクトロニクス株式会社 クロックアンドデータリカバリ回路とそのクロック制御方法
US7983370B2 (en) * 2003-12-08 2011-07-19 Nec Corporation Clock and data recovery circuit
TWI407317B (zh) * 2010-07-22 2013-09-01 Genesys Logic Inc 序列匯流排時脈頻率校準系統及其方法
JP5463246B2 (ja) * 2010-09-01 2014-04-09 株式会社日立製作所 位相同期回路、ｃｄｒ回路及び受信回路
TWI629597B (zh) * 2017-03-14 2018-07-11 芯籟半導體股份有限公司 一種時脈訊號處理系統及其方法

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040008087A1 (en) * 2002-07-09 2004-01-15 Jason Hsu Clock recovery circuit capable of automatically adjusting frequency range of a VCO
TW201216029A (en) * 2010-10-11 2012-04-16 Univ Nat Taiwan Clock and data recovery circuit
CN102457270A (zh) * 2010-10-29 2012-05-16 扬智科技股份有限公司 具有低增益压控振荡器的锁相回路
KR20150136208A (ko) * 2014-05-26 2015-12-07 고려대학교 산학협력단 클럭 및 데이터 복원 회로 및 그 방법
KR101654767B1 (ko) * 2015-05-29 2016-09-07 주식회사 더즈텍 온 칩 레퍼런스 클럭으로 동작하는 위상 고정 루프, 클럭 데이터 복원 회로, 및 데이터 수신 장치
KR101725335B1 (ko) * 2015-12-04 2017-04-11 동국대학교 산학협력단 클럭 및 데이터 복원 회로

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113285711A (zh) * 2021-04-30 2021-08-20 山东英信计算机技术有限公司 一种回复电路和芯片
CN115831072A (zh) * 2022-12-07 2023-03-21 Tcl华星光电技术有限公司 源极驱动器以及显示装置
CN115831072B (zh) * 2022-12-07 2024-06-25 Tcl华星光电技术有限公司 源极驱动器以及显示装置

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