KR20150136208A - 클럭 및 데이터 복원 회로 및 그 방법 - Google Patents

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Abstract

서브-샘플링(Sub-sampling) 기법을 기반으로 한 위상 검출기 및 전하펌프가 적용된 클럭 및 데이터 복원 회로가 개시된다. 본 발명의 클럭 및 데이터 복원 회로는 입력되는 제어 전압에 의거하여 클럭 신호의 주파수를 변화시켜 다중 위상 클럭 신호들을 발생시키는 전압 제어 발진기; 입력되는 데이터에 응답하여, 상기 다중 위상 클럭신호들 중 일부인 제1 다중 위상 클럭신호들을 샘플링하여 입력 데이터와의 위상차를 검출하는 위상 검출기; 상기 위상 검출기에서 검출된 위상차에 의거하여 제어 전류를 발생시키는 전하펌프; 상기 전하펌프에서 출력되는 제어 전류를 적분하여 상기 전압 제어 발진기로 입력될 제어 전압을 발생시키는 루프필터; 및 상기 다중 위상 클럭 신호들 중 제1 다중 위상 클럭신호들을 제외한 나머지 다중 위상 클럭 신호들인 제2 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 병렬화기를 포함한다.

Description

클럭 및 데이터 복원 회로 및 그 방법{CIRCUIT AND METHOD FOR CLOCK AND DATA RECOVERY}
본 발명은 클럭 및 데이터 복원 회로 및 그 방법에 관한 것으로서, 보다 상세하게는 서브-샘플링(Sub-sampling) 기법을 기반으로 한 위상 검출기 및 전하펌프가 적용된 클럭 및 데이터 복원 회로 및 그 방법에 관한 것이다.
클럭 및 데이터 복원 회로(Clock and Data Recovery Circuit, 이하 'CDR 회로'라 칭함)는 입력되는 데이터에 동기되는 클럭신호를 발생시키고 클럭 신호와 데이터를 복원하는 회로로서, 데이터 전송을 위한 랜(LAN), 유무선 통신, 광통신 및 디스크 드라이브 등에 사용되고 있다.
최근 수신기(Receiver, Rx)의 가장 중요한 성능 지표로서 이러한 CDR 회로의 지터 톨러런스(jitter tolerance)가 많이 거론되고 있다. 지터 톨러런스(jitter tolerance)는 CDR 회로가 입력 데이터의 지터 대비 얼마나 적은 에러율을 가지고 데이터를 복원하는 가를 확인하는 수치이다.
이와 같은 지터 톨러런스(jitter tolerance)는 CDR 회로의 복원 클럭의 지터 성능 및 위상 검출기의 검출 범위와 밀접한 관계가 있으며 클럭의 지터가 작을수록, 검출기의 검출 범위가 선형적으로 넓게 퍼져 있을수록 지터 톨러런스를 증가시킬 수 있다. 또한 고속 입력 데이터에 대해서 더 넓은 검출범위를 가질 수 있는 것이 중요하다.
따라서 본 발명은 상기 문제를 해결하기 위해, 서브-샘플링(Sub-sampling) 방식의 위상 검출기를 적용함으로써 지터 톨러런스가 향상된 클럭 및 데이터 복원 회로 및 그 방법을 제공하고자 한다.
또한, 본 발명은 단순화된 구조의 위상 검출기를 적용함으로써 동작 속도가 향상되고, 상대적으로 낮은 전력에서 동작 가능한 클럭 및 데이터 복원 회로 및 그 방법을 제공하고자 한다.
또한, 다중 위상 클럭 신호에 의거하여 입력 데이터를 병렬 처리함으로써 고속 데이터에 대하여 더 넓은 검출 범위를 가지는 클럭 및 데이터 복원 회로 및 그 방법을 제공하고자 한다.
상기 목적을 달성하기 위해, 본 발명에서 제공하는 클럭 및 데이터 복원 회로는 입력되는 제어 전압에 의거하여 클럭 신호의 주파수를 변화시켜 다중 위상 클럭 신호들을 발생시키는 전압 제어 발진기; 입력되는 데이터에 응답하여, 상기 다중 위상 클럭신호들 중 일부인 제1 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 입력 데이터와의 위상차를 검출하는 위상 검출기; 상기 위상 검출기에서 검출된 위상차에 의거하여 제어 전류를 발생시키는 전하펌프; 상기 전하펌프에서 출력되는 제어 전류를 적분하여 상기 전압 제어 발진기로 입력될 제어 전압을 발생시키는 루프필터; 및 상기 다중 위상 클럭 신호들 중 제1 다중 위상 클럭신호들을 제외한 나머지 다중 위상 클럭 신호들인 제2 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 병렬화기를 포함한다.
이 때, 상기 클럭 및 데이터 복원 회로는 상기 전하펌프에서 출력되는 제어 전류의 값을 조절하기 위한 펄스를 발생시켜 상기 전하펌프로 인가하는 펄스 발생기를 더 포함할 수 있다.
상기 전압 제어 발진기는 n*2개의 다중 위상 클럭 신호들을 발생시키되, 상기 n은 홀수이며, 상기 위상 검출기는 상기 전압 제어 발진기에서 출력되는 다중 위사 클럭 신호들 중 상기 입력 데이터와 엣지(Edge)가 정렬되는 짝수번째 다중 위상 클럭 신호들을 포함하는 제1 다중 위상 클럭 신호들을 샘플링하고, 상기 병렬화기는 상기 전압 제어 발진기에서 출력되는 다중 위상 클럭 신호들 중 상기 입력데이터와 90도 만큼 위상차가 발생하는 홀수번째 다중 위상 클럭 신호들을 포함하는 제2 다중 위상 클럭 신호들을 샘플링하는 것이 바람직하다.
상기 전하펌프는 업 전류를 생성하는 업 전류부; 다운 전류를 생성하는 다운 전류부; 및 상기 펄스에 의거하여 업 전류부 및 다운 전류부를 선택적으로 활성화시켜 출력되는 제어 전류값을 제어하는 출력 제어부를 포함할 수 있다.
한편, 상기 목적을 달성하기 위해, 본 발명에서 제공하는 클럭 및 데이터 복원 방법은 다중 위상 클럭 신호들을 발생시키는 단계; 데이터 입력에 응답하여 상기 다중 위상 클럭 신호들 중 일부인 제1 다중 위상 클럭 신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터와의 위상차를 검출하는 단계; 상기 검출된 위상차에 의거하여 제어 전류를 발생시키는 단계; 상기 제어 전류를 적분하여 상기 다중 위상 클럭 신호를 발생시키기 위한 제어 전압을 발생시키는 단계; 및 상기 제1 다중 위상 클럭 신호들을 제외한 나머지 다중 위상 클럭신호들인 제2 다중 위상 클럭 신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 단계를 포함한다.
이 때, 상기 제어 전류 발생 단계는 상기 제1 다중 위상 클럭 신호와 상기 입력 데이터의 위상차를 분석하여, 상기 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 늦은 위상을 갖는 경우 다운 전류를 발생시키고, 상기 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 빠른 위상을 갖는 경우 업 전류를 발생시키는 것이 바람직하다.
본 발명은 서브-샘플링(Sub-sampling) 방식의 위상 검출기를 적용함으로써 클럭의 지터를 낮추고, 이로 인해 CDR 회로의 지터 톨러런스를 향상시킬 수 있으며, CDR 회로가 적용된 각종 통신 장비(예컨대, 수신장비 등)의 성능을 향상 시킬 수 있다. 또한, 본 발명은 CDR 회로를 구성하는 위상 검출기를 복수의 트랜지스터만으로 구현하여 위상 검출기의 구조를 단순화하였고, 이로 인해 CDR 회로의 동작 속도를 향상시킬 수 있으며, 상대적으로 낮은 전력에서도 CDR 회로가 동작할 수 있도록 하는 장점이 있다. 그리고 다중 위상 클럭 신호에 의거하여 입력 데이터를 병렬 처리함으로써, 고속의 입력 데이터에 대하여 더 넓은 검출 범위를 가질 수 있다. 결과적으로, 본 발명은 고속의 입력 데이터에 대해서도 향상된 복원 능력을 가지는 장점이 있다.
도 1은 본 발명의 일 실시 예에 따른 클럭 및 데이터 복원 회로에 대한 개략적인 블록도이다.
도 2는 도 1에 예시된 샘플 앤 홀더 유닛(S/H)에 대한 회로도이다.
도 3은 도 1에 예시된 전하 펌프에 대한 회로도이다.
도 4는 도 1에 예시된 VCO에서 출력되는 다중 위상과 상기 전하 펌프의 전류 관계를 나타낸 타이밍도이다.
도 5는 도 1에 예시된 샘플 앤 홀더 유닛(S/H)에서 검출된 위상의 특성을 도시한 그래프이다.
도 6은 본 발명의 일 실시 예에 따른 클럭 및 데이터 복원 방법에 대한 개략적인 순서도이다.
도 7은 본 발명의 일 실시 예에 따른 CDR 회로에서 발생된 다중 위상의 엣지가 입력 데이터의 정 중앙에 위치하는 예를 각 프로세스 코너별로 예시한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 CDR 회로에서 각 프로세스 코너별로 복원된 클럭 지터값의 시뮬레이션 결과들을 예시한 도면이다.
아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 설명하되, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 한편 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다. 또한 상세한 설명을 생략하여도 본 기술 분야의 당업자가 쉽게 이해할 수 있는 부분의 설명은 생략하였다.
명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성 요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.
도 1은 본 발명의 일실시 예에 따른 클럭 및 데이터 복원 회로에 대한 개략적인 블록도이다. 도 1을 참조하면, 본 발명의 일실시 예에 따른 클럭 및 데이터 복원 회로(CDR 회로)는 샘플 앤 홀드 유닛(Sample and Hold Unit)(S/H)으로 구현된 위상 검출기(100), 전하펌프(CP: Charge Pump)(200), 루프필터(300), 전압제어 발진기(VCO: Voltabe Controlled Oscillator)(400), 펄서(Pulser)(500) 및 병렬화기(Des: Deserializer)(600)를 포함한다.
위상 검출기(100)는 상기한 바와 같이 샘플 앤 홀드 유닛(S/H)으로 구현되며, 입력되는 데이터(Data)에 응답하여, VCO(400)에서 출력된 다중 위상 클럭신호들 중 일부를 그 입력 데이터로 샘플링하여 입력 데이터와의 위상차를 검출한다. 특히, 위상 검출기(100)는 VCO(400)에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 엣지(Edge)가 정렬되는 짝수번째 다중 위상 클럭 신호(일명, '제1 다중 위상 클럭 신호'라 칭함)들을 샘플링한다. 예를 들어, VCO(400)에서 10개의 다중 위상 클럭 신호들이 출력된 경우, 상기 S/H는 0번째, 2번째, 4번째, 6번째, 8번째 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)을 샘플(Sample) 앤 홀딩(Holding) 하고, 각각의 처리 결과들(Sam 0π/5, Sam 2π/5, Sam 4π/5, Sam 6π/5, Sam 8π/5)을 전하펌프(200)로 출력한다.
한편, 전술한 바와 같이 본 발명은 종래의 클럭 데이터 복원 회로가 클럭 신호로 입력 데이터를 샘플링하는 것과는 달리, 느린 클럭을 가진 입력 데이터로 빠른 클럭을 가진 클럭 신호를 샘플링하는 서브-샘플링 기법이라는 점에서 차이점이 있다.
전하펌프(CP: Charge Pump)(200)는 위상 검출기(100)에서 검출된 위상차에 의거하여 제어 전류를 발생시키고, 루프필터(300)는 전하펌프(200)에서 출력되는 제어 전류를 적분하여 전압 제어 발진기(VCO)(400)로 입력될 제어 전압을 발생시킨다. 도 1의 예에서는 저역 통과 필터(LPF: Low Pass Filter)로 구현된 루프필터(300)의 예를 도시하고 있다.
전압제어 발진기(VCO: Voltabe Controlled Oscillator)(400)는 입력되는 제어 전압(Vctrl)에 의거하여 클럭 신호의 주파수를 변화시켜 다중 위상 클럭 신호들을 발생시킨다. 이를 위해, VCO(400)는 전압 제어신호에 응답하여 클럭신호의 주파수를 조절한다. 예를 들어, 전압 제어 신호가 증가하면 VCO(400)는 클럭 신호의 주파수를 증가시키고, 전압 제어 신호가 감소하면 클럭 신호의 주파수를 감소시킨다.
이 때, VCO(400)는 n*2개의 다중 위상 클럭 신호들을 발생시키되, 상기 n은 홀수인 것이 바람직하다.
펄서(Pulser)(500)는 전하펌프(CP)(200)에서 출력되는 제어 전류의 값을 조절하기 위한 펄스(Pul)를 발생시켜 전하펌프(CP)(200)로 인가한다. 이 때, 출력된 펄스(Pul)는 S/H로 구현된 위상 검출기(100)에서 검출된 전압을 특정 시간 동안 전류로 바꿔주기 위해 사용된다.
병렬화기(Des: Deserializer)(600)는 VCO(400)에서 출력된 다중 위상 클럭신호들 중 일부를 샘플링하여 입력 데이터와의 위상차를 검출한다. 특히, 병렬화기(600)는 상기 제1 다중 위상 클럭 신호들을 제외한 나머지 다중 위상 클럭 신호들인 다중 위상 클럭 신호(일명, '제2 다중 위상 클럭 신호')들을 샘플링한다. 이 때, 상기 제2 다중 위상 클럭 신호들은 상기 입력 데이터와 90도 만큼 위상차가 발생하는 홀수번째 다중 위상 클럭 신호들인 것이 바람직하다.
예를 들어, VCO(400)에서 10개의 다중 위상 클럭 신호들이 출력된 경우, 병렬화기(600)는 1번째, 3번째, 5번째, 7번째, 9번째 클럭 신호들(CLK 1π/5, CLK 3π/5, CLK 5π/5, CLK 7π/5, CLK 9π/5)을 샘플(Samplie) 앤 홀딩(Holding) 한다. 특히, 병렬화기(600)는 상기 제2 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링한 후 복원된 데이터들(Dout[0], Dout[1], Dout[2], Dout[3], Dout[4])을 출력한다. 이 때, 샘플링하는 다중 위상 클럭 신호들(CLK 1π/5, CLK 3π/5, CLK 5π/5, CLK 7π/5, CLK 9π/5)의 엣지(Edge)가 상기 입력 데이터의 정중앙(Eye of input data)에 위치하므로 정확하게 데이터를 샘플할 수 있다.
도 2는 도 1에 예시된 샘플 앤 홀더 유닛(S/H)(100)에 대한 회로도이다. 즉, 도 2는 샘플 앤 홀더 유닛(S/H)(100)으로 구현된 위상 검출기에 대한 회로도이다. 도 2를 참조하면, S/H(100)는 복수의 트랜지스터 쌍(TR1, TR2)으로 구성된다. 이 때, 트랜지스터들(TR1, TR2)은 게이트 단에 입력 데이터(Datap,Datan)가 각각 인가되고, 소스 단자와 드레인 단자를 서로 공유하도록 구현되었으며, 도 2의 예에서는 이러한 트랜지스터쌍이 5개로 구성된 경우를 예시하고 있다. 이 때, 상기 트랜지스터 쌍의 개수는 상기 '제1 다중 클럭 신호'의 개수와 동일하다. 즉, 도 1의 예에서 5개의 제1 다중 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)이 발생되었으므로, 이에 대응하여 상기 트랜지스터 쌍이 5개 구현되었으며, 상기 5개의 제1 다중 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)이 게이트 단에 입력된 데이터(Datap,Datan)에 의해 샘플링되고, 그 결과인 5개의 전압 신호들(Sam 0π/5, Sam 2π/5, Sam 4π/5, Sam 6π/5, Sam 8π/5)이 출력된다.
도 3은 도 1에 예시된 전하 펌프(CP)(300)에 대한 회로도이다. 도 3을 참조하면, 전하 펌프(CP)(300)는 업(Up) 전류를 생성하는 업(Up) 전류부(210), 다운(Down) 전류를 생성하는 다운(Down) 전류부(220)를 포함하고, 도 1의 펄서(500)에서 출력된 펄스(Pul)에 의해 업(Up) 전류부(210) 및 다운(Down) 전류부(220)를 선택적으로 활성화시켜 출력되는 제어 전류값(VCTRL)을 제어한다. 이를 위해, 전하 펌프(CP)(300)는 업(Up) 전류부(210)와 다운(Down) 전류부(220) 사이에 NMOS 트랜지스터(TR3)와 PMOS 트랜지스터(TR4) 쌍으로 구현된 출력 제어부를 포함한다.
도 3을 참조하면, 업(Up) 전류부(210)에는 5개의 NMOS 트랜지스터들이 포함되고, 다운(Down) 전류부(220)에는 5개의 PMOS 트랜지스터들이 포함되며, 이들 트랜지스터들 각각의 게이트 단자에는 상기 도 1 및 도 2에 도시된 S/H(100)의 샘플링 결과 값(Sam 0π/5, Sam 2π/5, Sam 4π/5, Sam 6π/5, Sam 8π/5)이 각각 인가된다.
따라서, 전하 펌프(CP)(300)는 그들 값에 의거하여 상기 제1 다중 위상 클럭 신호들이 입력 데이터 보다 늦는지 빠른지 여부를 판단하고, 그 결과에 의거하여 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 늦은 위상을 갖는 경우 다운 전류를 발생시키고, 상기 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 빠른 위상을 갖는 경우 업 전류를 발생시킨다.
도 4는 도 1에 예시된 VCO에서 출력되는 다중 위상과 상기 전하 펌프의 전류 관계를 나타낸 타이밍도이다. 도 4를 참조하면, VCO(도 1의 '400')에서 출력되는 5개의 다중 위상 클럭 신호들(Φ0π/5, Φ2π/5, Φ4π/5, Φ6π/5, Φ8π/5)은 각각 하이(H) 또는 로우(L)의 상태를 일정 시간 동안 번갈아 유지하며, 각 다중 위상이 상태 변이(Transition)를 할 때마다 하이와 로우의 비가 3:2 또는 2:3으로 스위칭 하게 된다. 따라서, 전하 펌프는 그 비율에 따라 업(Up) 전류 또는 다운(Down) 전류를 생성하며, 상기 전류의 비가 2.5:2.5가 되었을 때 CDR 회로는 락(Lock)을 이루게 된다.
한편, 서브 샘플링(Sub-sampling)에 의해 위상을 검출하는 본 발명의 위상 검출기(도 1의 '100')의 경우, VCO(도 1의 '400') 출력 클럭의 상태변이(Transition)을 검출하므로 도 5에 예시된 바와 같은 특성 그래프를 갖는다. 도 5는 도 1에 예시된 S/H에서 검출된 위상의 특성을 도시한 그래프이다. 도 5를 참조하면, 그래프의 원점 좌측에 데이터의 에지가 놓여 클럭을 샘플하게 되면 상대적으로 VCO 클럭은 데이터보다 늦은 위상을 갖는다. 따라서, 전하펌프(CP)(300)는 다운(Down) 전류를 생성하여 VCO의 속도를 증가시켜 클록의 위상을 당겨와야 한다. 이 때, VCO(도 1의 '400')의 전압이득(Gain)은 음수로 설정된다. 반대로 그래프의 원점 우측에 데이터의 에지가 놓여 클럭을 샘플하게 되면 VCO 클럭은 데이터보다 빠른 위상을 갖는다. 따라서, 이 경우 전하펌프(CP)(300)는 업(Up) 전류를 생성하여 VCO의 속도를 늦춘다.
도 6은 본 발명의 일 실시 예에 따른 클럭 및 데이터 복원 방법에 대한 개략적인 순서도이다. 도 1 및 도 6을 참조하면, 본 발명의 일 실시 예에 따른 클럭 및 데이터 복원 회로를 이용한 클럭 및 데이터 복원 방법은 다음과 같다.
먼저, VCO(400)에서 다중 위상 클럭 신호들을 발생시킨다(S110). 이 때, 도 1의 예에서는 10개의 다중 위상 클럭 신호를 발생시킨 예를 도시하고 있으므로, 이후에는 이 경우를 예로 들어 설명할 것이다.
S/H(100)로 구현된 위상 검출기에서는 데이터(Data) 입력에 응답하여, 상기 10개의 다중 위상 클럭 신호들 중 상기 입력 데이터와 엣지(Edge)가 정렬되는 짝수번째 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)을 상기 입력 데이터(Data)로 샘플링하여 상기 입력 데이터와의 위상차를 검출한다(S120). 그리고, 그 결과들(Sam 0π/5, Sam 2π/5, Sam 4π/5, Sam 6π/5, Sam 8π/5)을 전하펌프(200)로 출력한다.
그러면 전하펌프(200)에서는 상기 검출된 위상차에 의거하여 제어 전류를 발생시킨다(S130). 이 때, 상기 전하펌프(200)는 상기 위상차를 분석하여, 상기 짝수번째 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)이 상기 입력 데이터(Data) 보다 늦은 위상을 갖는 경우 다운(Down) 전류를 발생시키고, 상기 짝수번째 클럭 신호들(CLK 0π/5, CLK 2π/5, CLK 4π/5, CLK 6π/5, CLK 8π/5)이 상기 입력 데이터(Data) 보다 빠른 위상을 갖는 경우 업(Up) 전류를 발생시킨다.
이와 같이 제어 전류가 생성되었으면, 루프 필터(300)에서는 상기 제어 전류를 적분하여 상기 다중 위상 클럭 신호를 발생시키기 위한 제어 전압(VCTRL)을 발생시켜(140), VCO(400)로 전달한다.
한편, 병렬화기(Des)(600)에서는 VCO(400)에서 생성된 10개의 다중 위상 클럭 신호들 중 상기 입력 데이터와 90도 만큼 위상차가 발생하는 홀수번째 클럭 신호들(CLK 1π/5, CLK 3π/5, CLK 5π/5, CLK 7π/5, CLK 9π/5)을 상기 입력 데이터(Data)로 샘플링하여 입력 데이터(Data)를 복원한다(S150). 특히, 상기 과정(S150)에서는 홀수번째 클럭 신호들(CLK 1π/5, CLK 3π/5, CLK 5π/5, CLK 7π/5, CLK 9π/5)을 병렬화하여 샘플링한다. 이 때, 샘플링하는 다중 위상 클럭 신호들(CLK 1π/5, CLK 3π/5, CLK 5π/5, CLK 7π/5, CLK 9π/5)의 엣지(Edge)가 상기 입력 데이터의 정중앙(Eye of input data)에 위치하므로 정확하게 데이터를 샘플할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 CDR 회로에서 발생된 다중 위상의 엣지가 입력 데이터의 정 중앙에 위치하는 예를 각 프로세스 코너별로 예시한 도면들이다. 이 때, 도 7의 (a), (b), (c), (d) 및 (e)에 기재된, NN, FF, SS, FS, SF는 시뮬레이션(simulation)에서 사용되는 MOSFET의 프로세스 코너(Process Corner)들을 의미하는 것으로서, 두 글자는 각각 NMOS와 PMOS를 의미하고, N은 Normal, F는 Fast, S는 Slow를 의미합니다. 예를 들어, 의 경우 NMOS 소자의 특성은 빠르고, PMOS 소자의 특성은 느리게 설정하여 시뮬레이션을 실시했다는 의미이다.
도 7을 참조하면, NMOS와 PMOS 각각의 상태를 상기 조건에 맞게 변화시켜 가면서, CDR 회로에서 발생된 다중 위상의 엣지가 입력 데이터의 정 중앙에 위치하는 지를 테스트 해본 결과, 모든 경우에 대하여 다중 위상의 엣지가 입력 데이터의 정 중앙에 위치하는 것을 알 수 있다. 이와 같이 다중 위상의 엣지가 입력 데이터의 정 중앙에 위치한다는 것은 데이터 복원 성능이 우수하다는 것을 의미한다.
한편, 도 8은 본 발명의 일 실시 예에 따른 CDR 회로에서 각 프로세스 코너별로 복원된 클럭 지터값의 시뮬레이션 결과들을 예시한 도면이다. 도 8의 (a), (b), (c), (d) 및 (e)에 기재된, NN, FF, SS, FS, SF도 도 7의 경우와 마찬가지로 시뮬레이션(simulation)에서 사용되는 MOSFET의 프로세스 코너(Process Corner)들을 의미한다. 도 8을 참조하면, fs 단위로 클럭의 품질이 매우 우수함을 알 수 있다.
한편, 상술한 본 발명의 실시예들은 컴퓨터에서 실행될 수 있는 프로그램으로 작성가능하고, 컴퓨터로 읽을 수 있는 기록매체를 이용하여 상기 프로그램을 동작시키는 범용 디지털 컴퓨터에서 구현될 수 있다.
상기 컴퓨터로 읽을 수 있는 기록매체는 마그네틱 저장매체(예를 들면, 롬, 플로피 디스크, 하드디스크 등), 광학적 판독 매체(예를 들면, 시디롬, 디브이디 등) 를 포함한다.
이제까지 본 발명에 대하여 그 바람직한 실시예들을 중심으로 살펴보았다. 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 변형된 형태로 구현될 수 있음을 이해할 수 있을 것이다. 그러므로 개시된 실시예들은 한정적인 관점이 아니라 설명적인 관점에서 고려되어야 한다. 본 발명의 범위는 전술한 설명이 아니라 특허청구범위에 나타나 있으며, 그와 동등한 범위 내에 있는 모든 차이점은 본 발명에 포함된 것으로 해석되어야 할 것이다.

Claims (15)

  1. 입력되는 제어 전압에 의거하여 클럭 신호의 주파수를 변화시켜 다중 위상 클럭 신호들을 발생시키는 전압 제어 발진기;
    입력되는 데이터에 응답하여, 상기 다중 위상 클럭신호들 중 일부인 제1 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 입력 데이터와의 위상차를 검출하는 위상 검출기;
    상기 위상 검출기에서 검출된 위상차에 의거하여 제어 전류를 발생시키는 전하펌프;
    상기 전하펌프에서 출력되는 제어 전류를 적분하여 상기 전압 제어 발진기로 입력될 제어 전압을 발생시키는 루프필터; 및
    상기 다중 위상 클럭 신호들 중 제1 다중 위상 클럭신호들을 제외한 나머지 다중 위상 클럭신호들인 제2 다중 위상 클럭신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 병렬화기를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  2. 제1항에 있어서, 상기 클럭 및 데이터 복원 회로는
    상기 전하펌프에서 출력되는 제어 전류의 값을 조절하기 위한 펄스를 발생시켜 상기 전하펌프로 인가하는 펄스 발생기를 더 포함하는 클럭 및 데이터 복원 회로.
  3. 제1항에 있어서, 상기 전압 제어 발진기는
    n*2개의 다중 위상 클럭 신호들을 발생시키되, 상기 n은 홀수인 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  4. 제1항에 있어서, 상기 위상 검출기는
    상기 전압 제어 발진기에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 엣지(Edge)가 정렬되는 짝수번째 다중 위상 클럭 신호들을 포함하는 제1 다중 위상 클럭 신호들을 샘플링하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  5. 제4항에 있어서, 상기 위상 검출기는
    게이트 단에 입력 데이터가 인가되고, 소스 단자와 드레인 단자를 서로 공유하는 복수의 트랜지스터 쌍으로 구성된 샘플 앤 홀드 유닛으로 구현된 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  6. 제5항에 있어서, 상기 위상 검출기는
    상기 트랜지스터 쌍이 상기 제1 다중 클럭 신호의 개수와 동일한 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  7. 제2항에 있어서, 상기 전하펌프는
    업 전류를 생성하는 업 전류부;
    다운 전류를 생성하는 다운 전류부; 및
    상기 펄스에 의거하여 업 전류부 및 다운 전류부를 선택적으로 활성화시켜 출력되는 제어 전류값을 제어하는 출력 제어부를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  8. 제2항에 있어서, 상기 병렬화기는
    상기 전압 제어 발진기에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 90도 만큼 위상차가 발생하는 홀수번째 다중 위상 클럭 신호들을 포함하는 제2 다중 위상 클럭 신호들을 샘플링하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  9. 제8항에 있어서, 상기 병렬화기는
    샘플링하는 다중 위상 클럭 신호들의 엣지(Edge)가 상기 입력 데이터의 정중앙(Eye of input data)에 위치하는 것을 특징으로 하는 클럭 및 데이터 복원 회로.
  10. 서브-샘플링 기법을 기반으로 한 위상 검출기 및 전하 펌프가 적용된 클럭 및 데이터 복원 회로를 이용한 클럭 및 데이터 복원 방법에 있어서,
    다중 위상 클럭 신호들을 발생시키는 단계;
    데이터 입력에 응답하여 상기 다중 위상 클럭 신호들 중 일부인 제1 다중 위상 클럭 신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터와의 위상차를 검출하는 단계;
    상기 검출된 위상차에 의거하여 제어 전류를 발생시키는 단계;
    상기 제어 전류를 적분하여 상기 다중 위상 클럭 신호를 발생시키기 위한 제어 전압을 발생시키는 단계; 및
    상기 제1 다중 위상 클럭 신호들을 제외한 나머지 다중 위상 클럭 신호들인 제2 다중 위상 클럭 신호들을 상기 입력 데이터로 샘플링하여 상기 입력 데이터를 복원하되, 상기 제2 다중 위상 클럭신호들을 병렬화하여 샘플링하는 단계를 포함하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  11. 제10항에 있어서, 상기 다중 위상 클럭 신호 발생 단계는
    n*2개의 다중 위상 클럭 신호들을 발생시키되, 상기 n은 홀수인 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  12. 제10항에 있어서, 상기 위상차 검출단계는
    상기 다중 위상 클럭 신호 발생 단계에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 엣지(Edge)가 정렬되는 짝수번째 다중 위상 클럭 신호들을 포함하는 제1 다중 위상 클럭 신호들을 샘플링하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  13. 제10항에 있어서, 상기 제어 전류 발생 단계는
    상기 제1 다중 위상 클럭 신호와 상기 입력 데이터의 위상차를 분석하여, 상기 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 늦은 위상을 갖는 경우 다운 전류를 발생시키고, 상기 제1 다중 위상 클럭 신호가 상기 입력 데이터 보다 빠른 위상을 갖는 경우 업 전류를 발생시키는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  14. 제10항에 있어서, 상기 병렬화 샘플링 단계는
    상기 다중 위상 클럭 신호 발생 단계에서 출력되는 다중 위상 클럭 신호들 중 상기 입력 데이터와 90도 만큼 위상차가 발생하는 홀수번째 다중 위상 클럭 신호들을 포함하는 제2 다중 위상 클럭 신호들을 샘플링하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
  15. 제14항에 있어서, 상기 병렬화 샘플링 단계는
    샘플링하는 다중 위상 클럭 신호들의 엣지(Edge)가 상기 입력 데이터의 정중앙(Eye of input data)에 위치하는 것을 특징으로 하는 클럭 및 데이터 복원 방법.
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