CN112703676A - 用于时钟和数据恢复电路的频率/相位锁定检测器 - Google Patents

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Abstract

一种电路，其包括相位和频率检测器电路(102)，以生成第一相位检测信号，该第一相位检测信号指示在出现数据信号的边沿时第一时钟的极性是否与第二时钟的极性相同。第二时钟相对于第一时钟异相90度。锁定检测电路(137)基于第一相位检测信号确定第三时钟是频率和相位锁定到数据信号、频率和正交锁定到数据信号以及非频率锁定到数据信号中之一。

Description

用于时钟和数据恢复电路的频率/相位锁定检测器
背景技术
在数据通信系统中，数据从发射器发送到接收器。在接收器处，所发送的数据被检索和消耗。通常，发射器用来发送数据的时钟信号不会被发送到接收器。在这样的系统中，接收器使用接收到的数据信号本身来恢复时钟，然后使用恢复的时钟来采样接收到的数据信号，从而恢复正在发送的数据。
发明内容
在一些实施方式中，一种电路包括相位和频率检测器电路，以生成第一相位检测信号，该第一相位检测信号指示在数据信号的边沿出现时第一时钟的极性是否与第二时钟的极性相同。第二时钟相对于第一时钟异相90度。锁定检测电路基于第一相位检测信号确定第三时钟是频率和相位锁定到数据信号、频率和正交锁定到数据信号以及非频率锁定到数据信号中之一。
附图说明
对于各种示例的详细描述，现在将参考附图，其中：
图1说明了根据一个示例的时钟和数据恢复电路或其至少一部分。
图2说明了可在图1的时钟和数据恢复电路中使用的相位和频率检测器。
图3和图4示出了可在图3的相位和频率检测器中使用的相位检测器的示例。
图5示出了说明可由本文所述的时钟和数据恢复电路检测到的频率和相位锁定的波形。
图6示出了说明可由本文所述的时钟和数据恢复电路检测到的频率和正交相位锁定的波形。
图7示出了说明缺乏可由本文所述的时钟和数据恢复电路检测到的频率锁定的波形。
图8示出了与图1的时钟和数据恢复电路的频率/相位锁定检测器有关的计数器和相关波形的示例。
图9示出了用于基于电路的锁定状态来控制本文所述的时钟和数据恢复电路的电力状态的流程图。
图10示出了包括滤波器和比较器的示例时钟和数据恢复电路。
图11示出了全速率时钟和数据恢复电路的示例。
图12说明了与图11的全速率时钟和数据恢复电路有关的波形。
图13示出了基于Pottbacker频率和相位检测器的时钟和数据恢复电路的示例。
图14说明了其中可以使用本文所述的任何时钟和数据恢复电路的接收器。
具体实施方式
所描述的示例针对可用于基于接收到的数据信号恢复时钟的电路。该电路被称为时钟和数据恢复电路(CDR)，并且所公开的示例包括表示CDR的至少一部分的电路。所公开的示例确定何时恢复的时钟已经实现了对数据信号的相位和频率锁定。响应于确定已经实现了相位锁定和频率锁定，所公开的电路使到CDR的至少一部分的电力被断开，从而节省了功率。在其他可能的实施方式中，所公开的电路还可以使电力接通到CDR内的附加电路(例如，相位检测器)，以提高性能。
图1示出了CDR 100的示例。图1中的电路包括：CDR的至少一部分。示例CDR 100包括相位和频率检测器(PFD)102、电荷泵(CP)110和115、环路滤波器120、压控振荡器(VCO)130、计数器140、控制器150、功率门电路160和电源170。计数器140和控制器150包括或至少是锁定检测电路137的一部分，该锁定检测电路137执行本文归因于计数器140和控制器150的功能。输入数据信号(DATA_IN)被提供给PFD 102。DATA_IN是由发射器发送到包括CDR100的接收器的信号。VCO 130(可以是其他类型的频率可调振荡器，例如电流控制的振荡器)生成时钟信号CLK_OUT。如下面关于图14所解释的，使用了CLK_OUT，以对DATA_IN的状态进行采样，从而恢复由发射器发送到接收器的数据。PFD 102包括相位检测器(PD)103和频率检测器(FD)104。在该示例中，PFD 102包括另一个PD 112，并且也可以包括附加的PD。FD104生成控制信号105到CP 115，以及PD 103生成控制信号107到CP 110。每个电荷泵110、115包括电流源器件(例如晶体管)，该电流源器件由相应的控制信号控制以使可变量的电流流向环路滤波器120。图1的示例包括两个电荷泵，但是其他示例包括单个电荷泵。更进一步地，图1的两个电荷泵110和115的输出被连接在一起，但在其他示例中，电荷泵的输出不必连接在一起。环路滤波器120过滤来自CP 110和115的变化电流，并产生电压控制输入129到VCO 130。
VCO 130基于其控制输入129在一个频率产生CLK_OUT。CLK_OUT被反馈到PFD 102的输入。在所描述的示例中，由VCO 130生成的或者以其他方式从VCO的输出时钟CLK_OUT导出的反馈时钟132包括图1所示的多个时钟，如CLKA至CLKn。在本文描述的示例中，反馈时钟132包括四个相同频率但彼此之间具有相位差的时钟，如下所述。在所公开的示例中，CLK_OUT包括四个时钟之一。
在图1的示例中，由VCO 130生成的CLK_OUT以及与CLK_OUT相同频率的其他时钟被提供给PFD 102。在其他示例中，VCO输出时钟CLK_OUT的频率高于DATA_IN的频率，因此分频器可包括在时钟反馈环路中以对反馈时钟132进行分频。
在图1的示例中，环路滤波器120是低通滤波器并且包括电阻器R以及电容器C1和C2。R和C1的串联组合形成第一低通滤波器，并且C2用作波纹滤波器，以进一步减小到VCO的电压控制输入129上的波纹。
电源170产生适合于操作PFD 102、CP 110、115、计数器140和控制器150的一个或多个电压。电源可以包括一个或多个直流(DC)-DC转换器。功率门电路160包括一个或多个功率晶体管开关(例如，金属氧化物半导体场效应晶体管)，其可由控制器150控制以接通和断开至图1所示的几个组件的电力。例如，PFD 102的CP 115和FD 104可以由功率门电路160单独选择性地闭合和断开，如由控制器150所指定的那样。
PFD 102生成指示在出现DATA_IN的边沿时多时钟反馈时钟132的第一时钟的极性是否与多时钟反馈时钟132的第二时钟的极性相同的相位检测(PHASE DETECT)信号109。第二时钟相对于第一时钟异相90度或180度。计数器140表示锁定检测电路137的至少一部分，该锁定检测电路137生成由控制器150处理的输出信号(COUNT)141。基于PHASE DETECT109，控制器确定多时钟反馈时钟132的第三时钟是(a)频率和相位锁定至DATA_IN的边沿之间的中点的一个(称为“真”相位锁定)，(b)频率和正交锁定到DATA_IN，以及(c)非频率锁定到DATA_IN。如果已经实现了频率锁定和/或已经实现了相位锁定(到DATA_IN的正确相位)，则可以将PFD 102的至少一部分断电。控制器150向功率门电路160断言控制信号151，该控制信号151如下所述断开到PFD 102的适当部分的电力。在一些示例中，控制器150被实现为有限状态机。在其他示例中，控制器150被实现为执行机器指令(例如，固件)的中央处理单元(CPU)核心。另外，控制器150和功率门电路160可以结合使用以使能到CDR中的附加块的功率。例如，如在图1的示例中所示，PFD 102包括PD 103和PD 112。可以出于不同目的优化PD 103、112中的每一个。例如，PD 103可以被优化以实现快速的初始锁定，而PD 112可以被优化以用于抖动容限或一些其他性能度量。一旦实现了频率和相位锁定，就可以在禁用PD103的同时启用PD 112，以在某些操作模式下提供性能优越的快速锁定CDR。
图2示出了耦合到CP 110和115以及计数器140的PFD 102的示例。在该示例中，图1的PD 103包括PD 202和PD 212。PFD 102还包括FD电路220(其表示图1的FD 104)。DATA_IN被提供给PD 202和212二者。PD 202、212二者的输出都提供给FD电路220。FD电路220的示例实施方式在图13中示出并在下面描述。PD 202的输出提供给CP 110并对其进行控制，FD电路220的输出提供给CP 115并对其进行控制。PD 212的输出包括PHASE DETECT 109，并提供给计数器140。
如上所述，反馈时钟132包括多个时钟CLKA-n。在图2的示例中，时钟CLKA-n包括四个时钟CLK0、CLK45、CLK90和CLK135。所有四个时钟具有相同的频率，但彼此之间具有相移。相对于CLK0，CLK45偏移45度，CLK90偏移90度，以及CLK135偏移135度。CLK0和CLK90被提供给PD 202，而CLK45和CLK135被提供给PD 212。任何合适的IQ滤波器和/或相位内插器电路都可以用来生成时钟。
图3示出了PD 202的示例。在该示例中，PD 202包括触发器302和304(例如，D触发器)和逻辑门306。在该示例中，逻辑门306是异或非门，但是可以被实现为异或门或其他类型的逻辑门。每个触发器302、304由DATA_IN钟控。CLK0被提供给触发器302的数据输入(D)，而CLK90被提供给触发器304的D输入。在出现DATA_IN的边沿时，触发器302的D输入(CLK0)的状态通过其Q输出被钟控，并且类似地，D输入(CLK90)的状态通过其相应的Q输出被钟控。因此，在出现DATA_IN边沿时，Q输出表示CLK0和CLK90的极性状态。Q输出由异或门306一起进行异或运算，如果来自触发器302、304的Q输出的极性互不相同(一个为1，另一个为0)，则异或门306产生逻辑0输出，或者如果Q输出的极性相同，则异或门306产生逻辑1输出。触发器302和304可以由DATA_IN的上升沿和下降沿的一者或二者来钟控。图3的实施例以及下面描述的图4和图2是半速率相位检测器，这意味着经恢复的时钟的两个边沿都用于采样引入数据。在半速率相位检测器中(也参见图14)，时钟信号具有DATA_IN速率的一半。DATA_IN数据速率可以是数据的符号速率。
在图4中的PD 212的架构与PD 202相同，但是如图所示，触发器402和404的D输入接收CLK45和CLK135。异或非门406的输出指示在出现DATA_IN的边沿时CLK45和CLK135的极性是相同还是不同。
相对于图5-图7的时序图，说明了相移时钟CLK0、CLK45、CLK90和CLK135用于检测相位和频率锁定的有用性。图5说明了其中CLK0被频率和相位锁定到大约DATA_IN边沿(例如，边沿501和502)之间的中点500(真实相位锁定)的情况，这是期望的以便精确地采样DATA_IN。偏移90度意味着CLK90与DATA_IN边沿相位对齐。CLK45和CLK135的边沿510和512从DATA_IN边沿502偏移，而CLK45的边沿510领先数据边沿502，而CLK135的边沿512落后边沿502。在DATA_IN的边沿，CLK45的极性与CLK135的极性相反。例如，关于边沿502，如图所示，CLK45为高而CLK135为低。
在DATA_IN的边沿(例如，边沿502)，PD 212的触发器402和404将通过CLK45和CLK135的状态锁存，并且异或非门406的输出将为逻辑0，因为CLK45和CLK135的极性彼此相反。因此，假设存在频率锁定并且假设CLK0被锁定到中点500，则PD 212的输出将总是或至少主要产生信号(在逻辑门406的示例中的0为异或门)，该信号指示CLK45和CLK135对于每个DATA_IN边沿具有相反的极性。
对于PD 202，异或非门306的输出有时为0，有时为1，因为CLK90的边沿与DATA_IN的边沿对齐。这样，取决于在CLK90中存在的抖动量，有时触发器304将针对CLK90锁存为0，有时为1。
图6说明了CLK0被频率锁定到DATA_IN但是正交相位锁定的情况，这意味着CLK0被相位锁定到DATA_IN的边沿602而不是中点600。CLK45和CLK135在DATA_IN的每个边沿602处具有相同的极性，相对于在图5中的相位和频率锁定的情况下的相反极性。这样，异或非门406的输出将始终或主要为逻辑1。此外，由于CLK0与边沿602相位对准，因此触发器302将依据CLK0中存在的抖动而为CLK0锁存0，有时锁存为1。
PD 202不能区分图5所说明的频率和相位锁定条件与图6所说明的频率和正交锁定条件。但是，PD 212可以在这两个条件之间进行区分。本文中的频率和相位锁定(到DATA_IN的中点)的引用是指在被DATA_IN的边沿采样时，确定CLK45和CLK135的极性经常(按阈值)具有相反的极性。类似地，本文中对频率和正交锁定(或仅正交锁定)的引用是指当被DATA_IN的边沿采样时，确定CLK45和CLK135的极性经常(按阈值)具有相同的极性。
图7说明了CLK0没有被频率锁定到DATA_IN的情况。这样，CLK0、CLK45、CLK90和CLK135的边沿在DATA_IN的每个周期期间在不同的时间出现，如图7中的箭头所示。PD 202的输出有时为0，有时为1。类似地，PD 212的输出有时为0，有时为1。
对于图5的频率和相位锁定，PD 212将总是或主要产生特定极性(例如0)的信号。对于图6的频率和正交锁定，PD 212也将总是或主要产生与图5相比具有特定极性但不同极性的信号(例如1)。对于无频率锁定的情况，PD 212将产生大约一半时间的逻辑l，以及一半时间的逻辑0。这样，PD 212的输出可以用于检测图5-图7所说明的三个状况。如果检测到(到DATA_IN的中点的)频率和真相位锁定，则控制器150会导致FD电路220和PD 212的电力被禁用，因为不再需要这些电路。如果检测到频率和正交锁定，则控制器150被配置为使到FD电路220的电力被禁用，但是保持对PD 212和重置计数器140的供电(在下面讨论)以允许电路继续检测真相位锁定。如果未检测到频率锁定，则维持为FD电路和PD 212供电。
图8示出了计数器140的实施方式的示例。在该示例中，计数器140包括多路复用器802和触发器804、806、808和810(例如，D触发器)。触发器804的Q输出被提供回多路复用器802的第一输入147(标记为“0”)和第二输入。多路复用器输入142(标记为“1”)是反相输入，其将来自触发器804的Q输出的信号反相。多路复用器输入147不被反相。控制输入143接收由PD 212生成的PHASE DETECT(相位检测)109，以控制将触发器804的Q输出或Q输出的反相中的哪一个作为来自多路复用器802的输出提供给触发器804的D输入。触发器804由CLK0钟控(但可以是CLK0、CLK45、CLK90或CLK135中的任何一个)。
每当PHASE DETECT 109在CLK0的上升沿期间为高时，触发器804的Q输出(标记为信号“X”)就切换。这样，每当CLK0对PHASE DETECT 109采样为高时，X就切换。如上所述，PHASE DETECT 109为高意味着CLK45和CLK135具有相同的极性(图6)，PHASE DETECT 109为高持续延伸的时间段，这表明CLK0处于频率锁定状态，但相对于DATA_IN处于正交锁定。每当CLK0对PHASE DETECT 109采样为低时，X不会切换。如上所述，PHASE DETECT109为低意味着CLK45和CLK135为相反极性(图5)，PHASE DETECT 109为低持续延长的时间段，这表明CLK0相对于DATA_IN的中点处于频率和相位锁定。如果未实现频率锁定(图7)，则信号X的切换频繁度低于实现频率和正交锁定的情况，但高于实现频率和相位锁定(至DATA_IN的中点)的情况。多路复用器802和触发器804的组合是切换触发器(toggle flip-flop)。
触发器806、808和810被配置为波纹计数器。来自触发器804的X信号用于钟控触发器806。触发器806的Q输出(信号“Y”)用于钟控触发器808，并且触发器808的Q输出(信号“Z”)用于钟控触发器810。触发器810的Q输出是COUNT信号141。尽管在图8中示出了三个触发器纹波计数器，但是可以使用任意数量的触发器来实现纹波计数器。如图所示，将到触发器806、808和810的D输入反相，并且将每个触发器的Q输出提供回其对应的反相D输入。在图8中示出了CLK0、PHASE DETECT 109、X，Y，Z和COUNT的说明性波形。Y在出现X的上升沿时更改状态(切换)。类似地，Z在出现Y的上升沿时切换每个状态，而COUNT 141在出现Z的上升沿时切换每个状态。因此COUNT 141指示在CLK0的上升沿时PHASE DETECT 109是高还是低的频率。在图1的示例中，COUNT 141被提供给控制器150，该控制器150在固定的时间段内异步地计数COUNT 141的上升沿或下降沿，然后将所得到的计数值与一对阈值进行比较，如图9所示。
图9包括说明了CDR 100的操作的流程图900。在902处，启用CDR 100(例如，通电)。在904处，控制器150读取计数值(CNT)。在一些实施例中，控制器150从计数器140接收COUNT信号141，并对COUNT的边沿数量(例如，上升沿数量、下降沿数量或上升沿和下降沿数量)进行计数以生成CNT，将其存储在寄存器或存储器中，然后将其读回。在906处，控制器确定CNT是否小于下阈值(lo_thresh)。如果CNT小于lo_thresh)(指示频率和相位锁定(至DATA_IN的中点))，则在908处，控制器150向功率门电路160(图1)断言信号以禁用对FD电路220的供电以及对PD 212的供电。
如果CNT不小于lo_thresh，则在910处控制器150确定CNT是否大于较高阈值(hi_thresh)，这会表明存在频率锁定和正交锁定。如果CNT确实大于hi_thresh，则在912处，控制器150向功率门电路160断言信号以仅使FD电路220被禁用。计数器140然后在914处重置(例如，通过向图8中的每个触发器的重置输入断言一个信号)。另外，如果CNT不大于hi_thresh(意旨CNT在lo_hresh和hi_thresh之间)，则未实现频率锁定，并且在914处计数器被重置并且该过程继续。
图10示出了CDR 1000的实施方式的示例，其包括滤波器1010以及比较器1020和1025而不是计数器(例如，计数器140)。滤波器1010和比较器1020、1025包括锁定检测电路1037的另一示例。控制器150也可以是锁定检测电路1037的一部分。滤波器1010包括耦合到电容器C1的电阻器R1。滤波器1010是低通滤波器，该低通滤波器对PHASE DETECT 109进行低通滤波以将PHASE DETECT的直流(DC)分量恢复为滤波器输出信号1015(FILTER_OUT)。FILTER_OUT 1015被提供给比较器1020的正输入(+)和比较器1025的负输入(-)。比较器1020的负输入耦合到上限阈值电压(V_HI)，比较器1025的正输入耦合到下阈值电压(V_LO)。
FILTER_OUT的大小是PHASE DETECT 109为高与低之间相差多长时间的函数。比较器1020和1025连同阈值电压V_HI和V_LO相对于V_HI和V_LO建立三个区域。如果PHASEDETECT 109大于V_HI(指示频率和正交锁定)，则比较器1020的输出(D_OUT_HI)将为逻辑高，而比较器1025的输出(D_OUT_HI)将为逻辑低。如果PHASE DETECT 109在V_HI和V_LO之间(表明没有频率锁定)，则D_OUT_HI和D_OUT_LO均为逻辑低。如果PHASE DETECT 109小于V_LO(指示频率和相位锁定到DATA_IN的中点)，则D_OUT_HI将为逻辑低，而D_OUT_LO将为逻辑高。控制器150接收D_OUT_HI和D_OUT_LO并响应这些信号的状态以如前所述修改CDR 100的电力状态。
图11示出了全速率CDR 1100的实施例。全速率CDR 1100使用时钟信号，该时钟信号的频率等于DATA_IN的数据速率，并且仅使用恢复时钟的上升沿来采样DATA_IN。在该示例中，PD 1102接收CLK0，PD 1112接收CLK90。来自PD 1112的输出信号1109被提供给计数器140(或如图10中的滤波器和比较器)。图12示出了用于频率和相位锁定的数据和时钟波形的示例。
当PD 1112始终或主要产生1时，检测到(至DATA_IN的中点的)频率和真相位锁定，因为在真相位锁定期间CLK90在DATA_IN的边沿为1。当PD 1112始终或主要产生0时，检测到频率和正交相位锁定，因为在正交锁期间，CLK90在DATA_IN的边沿为0。当未处于频率锁定状态时，PD 1112产生大约一半的时间为1，大约一半时间为0。可以将图11中的PD 1102实现为单个触发器，PD 1102将CLK0提供给D输入，并使用DATA_IN以钟控该触发器。类似地，PD1112可以实现为单个触发器，PD 1112将CLK90提供给D输入，并使用DATA_IN以钟控该触发器。
图13示出了相位和频率检测器1300的实施方式。图13的相位和频率检测器1300基于旋转相位和频率检测器的架构。相位和频率检测器1300包括触发器1302、1304、1306、1308、1314、1316，锁存器1320和1322、异或门1310和1312、与门1324和1326。DATA_IN用于钟控触发器1302-1308、1314和1316。触发器1302、1302和1314以及XOR门1310的组合包括PD202。触发器1306、1308和1316、XOR门1312和反相器1318的组合包括PD 212。触发器1320和1322以及与门1324和1326的组合包括FD电路220。CLK0被提供给触发器1302的D输入。CLK90被提供给触发器1304的D输入。CLK45被提供给触发器1306的D输入。CLK135被提供给触发器1308的D输入。触发器1302和1304的Q输出通过异或门1310一起被异或。触发器1306和1308的Q输出通过异或门1312一起被异或。触发器1314将异或门1310的输出锁存到其Q输出。触发器1316将异或门1312的输出锁存到其Q输出。将两个触发器1314和1316的输出(以及触发器1316通过反相器1318的输出)提供给FD电路220，以生成频率检测器输出控制信号105。在该示例中，控制信号105包括被提供给电荷泵115的向上(UP)信号和向下(DN)信号。来自触发器1314的输出信号1331是PD 202的输出，并且被提供给电荷泵110。来自PD 212的输出信号1309被提供给计数器140(或如图10中的滤波器和比较器)。在一些实施方式中，可以根据不归零编码(NRZ)或根据脉冲幅度调制4(PAM4)编码来编码DATA_IN。对于PAM4数据，在一些实施方式中，在将接收到的数据提供给PFD 102之前，使到接收器的接收到的数据通过限幅放大器，以将PMA4数据转换为类NRZ数据。例如，假设PAM4数据具有+3V、+1V、-1V和-3V四个电平，则限幅放大器将为+3V和+1V电平输出1，对于-IV和-3V电平输出0，即限幅放大器用作阈值为0V的非钟控的比较器。
图14示出了接收器1400的至少一部分的示例。接收器1400包括均衡器1402、采样器1410、CDR 1420、控制器1450和功率门电路1460。CDR 1420、控制器1450和功率门电路1460可以使用例如本文中描述的任何实施方式来实现。在一些实施方式中，均衡器1402包括线性均衡器，以利用线性滤波器处理接收到的数据信号1401。CDR 1420还接收所接收的数据信号1401(如以上所使用的DATA_IN)，并向采样器1410生成CLK_OUT信号。CLK_OUT信号是基于接收到的数据信号1401恢复的时钟信号。CDR 1420生成的CLK_OUT用于对均衡器的输出进行采样以产生数据输出(DATA_OUT)信号1470，以供接收器1400中的其他组件或耦合到接收器1400的其他组件消耗。如先前在控制器1450的控制下所解释的，功率门电路1460禁用到某些组件的电力并且启用到CDR 1420的某些其他组件的电力。
在本说明书中，术语“耦合”是指间接或直接的有线或无线连接。因此，如果第一设备耦合到第二设备，则该连接可以是通过直接连接或通过经由其他设备和连接的间接连接。短语“基于”是指“至少部分基于”。因此，如果X基于Y，则X可能是Y和其他许多因子的函数。
在权利要求的范围内，在所描述的实施例中可以进行修改，而在其他实施例中则可以。

Claims (20)

1.一种电路，其包括：
相位和频率检测器电路，用于生成第一相位检测信号，所述第一相位检测信号指示在出现数据信号的边沿时，第一时钟的极性是否与第二时钟的极性相同，所述第二时钟相对于所述第一时钟成90度；和
锁定检测电路，用于基于所述第一相位检测信号确定第三时钟是频率和相位锁定到所述数据信号、频率和正交锁定到所述数据信号以及非频率锁定到所述数据信号中之一。
2.根据权利要求1所述的电路，还包括功率门电路，所述功率门电路基于来自所述锁定检测电路的信号：
禁用对所述相位和频率检测器电路的至少第一部分的供电；和
启用对所述相位和频率检测器电路的至少第二部分的供电。
3.根据权利要求1所述的电路，还包括功率门电路，所述功率门电路基于来自所述锁定检测电路的信号来禁用对所述相位和频率检测器电路的至少一部分的供电。
4.根据权利要求3所述的电路，其中，所述相位和频率检测器电路包括第一相位检测器、第二相位检测器和频率检测电路，以及所述功率门电路，用于在确定实现了频率锁定时禁用对所述频率检测器的供电。
5.根据权利要求3所述的电路，其中，所述相位和频率检测器电路包括第一相位检测器、第二相位检测器和频率检测电路，以及所述功率门电路，用于在确定实现了频率和相位锁定时禁用对所述频率检测器的供电和所述相位检测器之一的供电。
6.根据权利要求2所述的电路，其中：
所述第一相位检测器包括：
第一触发器，其包括第一数据输入和第一输出；
第二触发器，其包括第二数据输入和第二输出；以及
第一逻辑门，其经耦合以接收所述第一输出和第二输出；以及
所述第二相位检测器包括：
第三触发器，其包括第三数据输入和第三输出；
第四触发器，其包括第四数据输入和第四输出；以及
第二逻辑门，其经耦合以接收所述第三输出和所述第四输出。
7.根据权利要求6所述的电路，其中：
所述第一触发器、第二触发器、第三触发器和第四触发器中的每一个都具有被耦合以接收所述数据信号的时钟输入。
所述第一数据输入经耦合以接收所述第一时钟；
所述第二数据输入经耦接以接收所述第二时钟；
所述第三数据输入经耦合以接收第三时钟；
所述第四数据输入经耦合以接收第四时钟，所述第三时钟相对于所述第四时钟异相90度。
8.根据权利要求1所述的电路，其中，所述锁定检测电路包括用于对所述第一相位检测信号进行计数的计数器。
9.根据权利要求8所述的电路，其中，从所述计数器导出的计数值可用于确定所述第三时钟是频率和相位锁定到所述数据信号、频率和正交锁定到所述数据信号以及非频率锁定到所述数据信号中之一。
10.根据权利要求1所述的电路，其中，所述锁定检测电路包括滤波器和比较器。
11.根据权利要求1所述的电路，其中，所述锁定检测电路包括低通滤波器和多个比较器。
12.一种电路，包括：
第一相位检测器电路，所述第一相位检测器电路生成第一相位检测信号，所述第一相位检测信号指示第一时钟相对于数据信号是早还是晚；
第二相位检测器电路，所述第二相位检测器电路生成第二相位检测信号，所述第二相位检测信号指示第二时钟相对于所述数据信号是早还是晚，所述第二时钟相对于所述第一时钟异相90度；和
计数器，所述计数器对所述第二相位检测信号进行计数以生成计数值。
13.根据权利要求12所述的电路，还包括功率门电路，以禁用对所述第二相位检测器电路供电。
14.根据权利要求13所述的电路，还包括频率检测器，并且所述功率门电路用于基于所述第二相位检测信号来禁用对所述频率检测器的供电。
15.根据权利要求14所述的电路，其中，所述功率门电路基于所述第二相位检测信号来禁用对所述频率检测器和对所述第二相位检测器电路的供电。
16.根据权利要求12所述的电路，其中，所述计数器包括与波纹计数器耦合的触发计数器。
17.一种电路，其包括：
第一相位检测器电路，所述第一相位检测器电路生成指示在出现数据信号的边沿时第一时钟的极性是否与第二时钟的极性相同的第一相位检测信号，所述第二时钟相对于所述第一时钟异相90度；
第二相位检测器电路，所述第二相位检测器电路生成第二相位检测信号，所述第二相位检测信号指示在出现所述数据信号的边沿时第三时钟的极性是否与第四时钟的极性相同，所述第三时钟相对于所述第四时钟异相90度；
滤波器，对所述第二相位检测信号进行滤波以生成滤波信号；以及
比较器，所述比较器将所述滤波器信号与阈值进行比较。
18.根据权利要求17所述的电路，其进一步包括控制器和功率门电路，所述控制器经耦合以接收所述比较器的输出，以向所述功率门电路断言信号，从而基于来自所述比较器的输出来禁用到所述第一相位检测器电路或所述第二相位检测器电路中一个的电力。
19.根据权利要求18所述的电路，还包括频率检测器和所述控制器，以向所述功率门电路断言信号以基于来自所述比较器的输出来禁用到所述频率检测器的电力。
20.根据权利要求17所述的电路，其中，所述比较器包括第一比较器和第二比较器，所述第一比较器经耦合以接收第一阈值电压和所述滤波信号，并且所述第二比较器经耦合以接收第二阈值电压和所述滤波信号。
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