KR101654767B1 - 온 칩 레퍼런스 클럭으로 동작하는 위상 고정 루프, 클럭 데이터 복원 회로, 및 데이터 수신 장치 - Google Patents

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Abstract

데이터 신호에서 클럭을 복원하는 위상 고정 루프가 제공된다. 위상 고정 루프는 레퍼런스 클럭을 생성하는 온 칩 오실레이터, 상기 레퍼런스 클럭의 1 클럭 동안 수신되는 데이터 신호의 클럭을 카운트하여 데이터 신호 카운트값을 출력하는 주파수 비교기, 상기 데이터 신호 카운트값에 의해 결정되는 분주율로 복원 클럭을 분주하여 분주 클럭을 출력하는 프로그래머블 디바이더, 상기 레퍼런스 클럭과 상기 분주 클럭의 위상차를 검출하는 위상-주파수 검출기, 상기 위상-주파수 검출기에 의해 검출된 위상차를 제어 전압으로 변환하는 차지 펌프/LPF 및 상기 제어 전압에 의해 상기 복원 클럭을 출력하는 전압 제어 오실레이터를 포함할 수 있다.

Description

온 칩 레퍼런스 클럭으로 동작하는 위상 고정 루프, 클럭 데이터 복원 회로, 및 데이터 수신 장치{Phase Locked Loop with reference clock, clock data recovery circuit, and apparatus of receiving data}
본 발명은 반도체 장치에 관한 것으로서, 상세하게는 고속으로 전송된 데이터를 복원하는 데이터 수신 장치에 관한 것이다.
데이터 전송 속도가 고속화되면서, 소스는 클럭과 데이터를 함께 전송하고, 싱크가 클럭을 복원하여 사용하게 되었다. 이러한 고속 통신 방식에서, 싱크의 CDR(Clock Data Recovery)은 클럭을 복원하고, 복원된 클럭의 위상을 정렬하는 기능을 담당한다. 소스와 싱크는 소스에서 싱크로 데이터를 고속으로 전송할 수 있는 하나 이상의 단방향 채널을 통해 통신한다. 데이터 신호에서 클럭과 데이터를 복원하기 위해서는 먼저 클럭을 복원한 후 복원된 클럭을 이용하여 데이터를 복원한다. 이를 위해서 클럭의 주파수와 위상을 라킹시킬 필요가 있다.
한국 특허출원번호 제10-2013-0029394호 한국 특허출원번호 제10-2013-0124877호
데이터 신호를 수신할 때 클럭을 확보하기 위한 복원된 클럭의 주파수를 맞추기 위한 메인 트레이닝 과정과 복원된 클럭의 위상을 맞추기 위한 미니 트레이닝 과정이 필요했다. 메인 트레이닝 과정은 데이터 신호를 전송하는 시점에 수행되므로, 데이터 신호를 전송하기까지 상당한 시간이 소요된다. 따라서 메인 트레이닝 과정을 수행하지 않는 데이터 수신 장치를 제안하고자 한다.
본 발명의 예시적인 실시예에 따르면, 데이터 신호에서 클럭을 복원하는 위상 고정 루프가 제공된다. 위상 고정 루프는 레퍼런스 클럭을 생성하는 온 칩 오실레이터, 상기 레퍼런스 클럭의 1 클럭 동안 수신되는 데이터 신호의 클럭을 카운트하여 데이터 신호 카운트값을 출력하는 주파수 비교기, 상기 데이터 신호 카운트값에 의해 결정되는 분주율로 복원 클럭을 분주하여 분주 클럭을 출력하는 프로그래머블 디바이더, 상기 레퍼런스 클럭과 상기 분주 클럭의 위상차를 검출하는 위상-주파수 검출기, 상기 위상-주파수 검출기에 의해 검출된 위상차를 제어 전압으로 변환하는 차지 펌프/LPF 및 상기 제어 전압에 의해 상기 복원 클럭을 출력하는 전압 제어 오실레이터를 포함할 수 있다.
본 발명의 다른 측면에 따른 예시적인 실시예로서, 데이터 신호에서 데이터 및 클럭을 복원하는 클럭 데이터 복원 회로가 제공된다. 클럭 데이터 복원 회로는, 레퍼런스 클럭의 1 클럭 동안 수신되는 데이터 신호의 클럭을 카운트하여 복원 클럭을 생성하는 위상 고정 루프 및 상기 위상 고정 루프에 의해 복원된 복원 클럭을 이용하여 데이터 신호에서 데이터를 복원하는 디시리얼라이저를 포함할 수 있다.
본 발명의 또 다른 측면에 따른 예시적인 실시예로서, 데이터 신호를 수신하는 데이터 수신 장치가 제공된다. 데이터 수신 장치는 레퍼런스 클럭의 1 클럭 동안 수신되는 데이터 신호의 클럭을 카운트하여 복원한 복원 클럭으로 데이터 신호에서 데이터를 복원하는 클럭 데이터 복원 회로를 포함할 수 있다.
데이터 신호를 수신할 때 클럭을 확보하기 위한 복원된 클럭의 주파수를 맞추기 위한 메인 트레이닝 과정과 복원된 클럭의 위상을 맞추기 위한 미니 트레이닝 과정 중 메인 트레이닝 과정을 생략함으로써, 싱크의 구조가 단순화될 수 있다. 또한 메인 트레이닝 패턴이 필요 없어지므로, 주파수 라킹에 소요되는 시간을 단축할 수 있게 된다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1은 데이터 송수신 장치의 예시적인 구성을 나타낸 도면이다.
도 2는 싱크에서 레퍼런스 클럭을 이용한 데이터 수신 방식을 개념적으로 설명하기 위한 도면이다.
도 3은 데이터 수신 장치의 레퍼런스 클럭으로 동작하는 위상 고정 루프의 예시적인 구성을 나타낸 도면이다.
도 4는 도 3에 도시된 주파수 비교기의 예시적인 구성을 나타낸 도면이다.
도 5는 도 4에 도시된 주파수 비교기의 예시적인 동작을 설명하기 위한 타이밍도이다.
도 6은 도 3에 도시된 프로그래머블 디바이더의 예시적인 구성을 나타낸 도면이다.
도 7은 도 6에 도시된 프로그래머블 디바이더의 예시적인 동작을 설명하기 위한 타이밍도이다.
도 8은 도 3에 도시된 프로그래머블 디바이더의 예시적인 다른 구성을 나타낸 도면이다.
도 9는 도 8에 도시된 프로그래머블 디바이더의 예시적인 동작을 설명하기 위한 타이밍도이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1은 데이터 송수신 장치를 예시적으로 나타낸 도면이다.
데이터 송수신 장치는 기본 기능에 따라 소스와 싱크로 구별될 수 있다. 소스와 싱크는 채널을 통해 전기적으로 연결되며, 소스는 싱크로 소스측 데이터 신호를 기본적으로 전송한다. 즉, 소스는 단방향 채널을 통해 싱크로 소스측 데이터 신호를 고속으로 전송한다. 싱크는 단방향 채널을 통해 소스로부터 소스측 데이터 신호를 기본적으로 수신한다. 일 실시예로, 싱크는 싱크측 데이터 신호를 하나의 양방향 채널을 통해 소스로 전송할 수 있다. 따라서, 소스는 기본적으로 소스측 데이터 신호를 싱크로 전송하며, 추가적으로 싱크측 데이터 신호를 싱크로부터 수신할 수 있다. 이하에서는 설명의 편의를 위해 하나의 데이터 송수신 장치가 수신 장치와 송신 장치를 모두 구비하고 데이터 전송이 양방향 채널을 통해 이루어지는 경우를 예를 들어 설명하지만, 데이터 송수신 장치가 수신 장치와 송신 장치로 분리되고 데이터 전송이 단방향 채널 통해 이루어지는 경우를 배제하는 것이 아니다.
소스와 싱크는 각각 데이터 송신 장치 Tx와 데이터 수신 장치 Rx를 포함한다. 소스의 데이터 수신 장치 Rx는 싱크의 데이터 송신 장치 Tx가 송신한 싱크측 데이터 신호에서 클럭과 데이터를 복원하는 클럭 데이터 복원 회로(CDR; Clock and Data Recovery)이며, 싱크의 데이터 수신 장치 Rx는 소스의 데이터 송신 장치 Tx가 송신한 소스측 데이터 신호에서 클럭과 데이터를 복원하는 CDR이다.
소스와 싱크 중 적어도 어느 하나는 레퍼런스 클럭으로 동작한다. 소스의 레퍼런스 클럭 1과 싱크의 레퍼런스 클럭 2는 주파수나 위상이 일치할 수도 있으나, 여러 가지 원인으로 인해 이중에서 적어도 어느 하나가 일치하지 않을 수 있다. 따라서 이하에서는 레퍼런스 클럭 1과 레퍼런스 클럭 2는 각각 소스와 싱크에서 독립적으로 생성된다고 가정한다. 소스에서, 레퍼런스 클럭은 송신 클럭을 생성하는데 사용된다. 싱크에서, 레퍼런스 클럭은 복원 클럭을 생성하는데 사용된다.
도 2는 싱크에서 레퍼런스 클럭을 이용한 데이터 수신 방식을 개념적으로 설명하기 위한 도면이다.
도 2에 도시된 레퍼런스 클럭은 싱크에서 생성되며, 데이터 신호는 소스에서 생성된다. 데이터 신호는 메인 트레이닝 패턴, 미니 트레이닝 패턴, 인코딩된 데이터, 및 이들의 조합 중 어느 하나일 수 있다. 도 1b에서 데이터 신호는 송신 클럭당 1bit의 데이터를 전달하는 차동 신호(Differential signaling)로 도시되어 있으나, 이는 예시일 뿐이며 반드시 여기에 한정되지는 않는다.
다른 장치에서 각각 생성되었지만, 싱크의 레퍼런스 클럭과 데이터 신호는 서로 연관될 수 있다. 싱크의 레퍼런스 클럭은 데이터 신호에 비해 주기가 길기 때문에, 하나의 레퍼런스 클럭 동안 수신되는 데이터 신호는 복수의 데이터를 전달할 수 있다. 도 1b에 예시된 바와 같이, 1MHz 레퍼런스 클럭의 1 클럭 동안 데이터 신호는 8개의 데이터를 전달한다. 실제로, 데이터 신호는 수 백 MHz 이상의 주파수를 가질 수 있다.
싱크는 1클럭의 레퍼런스 클럭당 입력되는 데이터 신호의 클럭을 카운트하여 복원 클럭을 생성하는데 이용한다. 일반적인 클럭 데이터 복원 회로는 소스가 메인 트레이닝 패턴을 전송하면 이를 이용하여 복원 클럭을 생성한다. 이에 반해, 레퍼런스 클럭을 이용한 클럭 데이터 복원 회로는 1클럭의 레퍼런스 클럭 동안 수신한 데이터 신호의 개수를 이용하므로 메인 트레이닝 패턴이 필요 없이 레퍼런스 클럭만으로 복원 클럭을 생성할 수 있다.
도 3은 데이터 수신 장치의 레퍼런스 클럭으로 동작하는 위상 고정 루프의 예시적인 구성을 나타낸 도면이다.
도 3을 참조하면, 데이터 수신 장치는 레퍼런스 클럭으로 동작하는 위상 고정 루프(Phase locked loop)(100)를 포함한다. 데이터 수신 장치는 복원 클럭을 생성하는 위상 고정 루프(100), 복원 클럭을 이용하여 데이터 신호에서 데이터를 복원하는 디시리얼라이저를 포함한다. 위상 고정 루프(100)는 주파수 비교기(110), 프로그래머블 디바이더(120), 온 칩 오실레이터(130), 위상-주파수 검출기(140), 차지 펌프/LPF(Low pass filter)(150), 전압 제어 오실레이터(160)를 포함한다.
주파수 비교기(110)는 입력된 두 신호의 주파수차를 검출한다. 도 3에서 도시된 주파수 비교기(110)는 온 칩 오실레이터(130)로부터 출력된 레퍼런스 클럭 CKR과 외부에서 입력된 데이터 신호 CKM의 주파수를 비교한다. 상세하게는, 주파수 비교기(110)는 1 클럭의 레퍼런스 클럭 CKR 동안 입력되는 데이터 신호 CKM의 펄스수를 카운트하여 데이터 신호 카운트값 DIV_M을 출력한다. 주파수 비교기(110)의 예시적인 구성 및 동작은 도 4 및 5를 참조하여 설명한다.
프로그래머블 디바이더(120)는 복원 클럭 Fout을 1/N 분주하여 분주 클럭 Fdiv를 출력한다. 여기서, 분주율 1/N은 데이터 신호 카운트값 DIV_M에 의해 변경될 수 있다. 프로그래머블 디바이더(120)의 예시적인 구성 및 동작은 도 6 내지 9를 참조하여 설명한다.
온 칩 오실레이터(130)는 고정된 주파수를 갖는 레퍼런스 클럭 CKR을 생성한다. 레퍼런스 클럭을 생성하는 온 칩 오실레이터(130), 예를 들어, 1MHz 온 칩 링 오실레이터는 PVT 보상 기법을 적용하여 안정적으로 동작할 수 있다. 안정적으로 동작하는 온 칩 오실레이터(130)는 실질적으로 허용 가능한 오차 범위, 예를 들어, ±3% 이내에서 변화하는 안정적인 레퍼런스 클럭 CKR을 생성할 수 있다.
위상-주파수 검출기(140)는 입력된 두 신호의 위상차 및 주파수차를 검출한다. 즉, 위상-주파수 검출기(140)는 주파수 라킹과 위상 라킹을 수행한다. 도 3에 도시된 위상-주파수 검출기(140)는 레퍼런스 클럭 CKR과 분주된 분주 클럭 Fdiv를 비교하여, 예를 들어, 위상차에 비례하는 너비를 가지는 업 신호 펄스 UP 및/또는 다운 신호 펄스 DN을 생성한다.
차지 펌프/LPF(Low pass filter)(150)는 위상차 및/또는 주파수차를 제어전압으로 변환한다. 차지 펌프/LPF(150)는 차지 펌프와 로우 패스 필터를 포함하며, 위상-주파수 검출기(140)의 출력단에 연결된다. 차지 펌프/LPF(150)는 검출된 위상차 및/또는 주파수차에 따른 제어 전압 Vctrl을 출력한다. 가장 단순한 구성을 예로 들면, 차지 펌프는 두 개의 정전류원과 각 정전류원에 의한 전류 공급을 제어하는 두 개의 스위치로 구성될 수 있으나, 반드시 이에 한정되는 것은 아니다. 각 정전류원이 공급하는 전류는 선형 위상 검출기(115)에서 출력된 업 신호 펄스 UP 및 다운 신호 펄스 DN에 의해 스위칭하는 스위치에 의해 달라진다. 마찬가지로, 가장 단순한 구성을 예로 들면, 로우 패스 필터는 차지 펌프의 출력단에 연결된 저항 및 커패시터의 조합으로 구성된 RC 필터일 수 있으나, 반드시 이에 한정되는 것은 아니다. 업 신호 펄스 UP 및 다운 신호 펄스 DN에 의해서, 차지 펌프는, 예를 들어, 로우 패스 필터에 포함된 커패시터로부터 전하를 흡수하는 Pull 동작 또는 전하를 공급하는 push 동작을 할 수 있다. 차지 펌프의 Pull 동작에 의해 로우 패스 필터로부터 출력되는 제어 전압 Vctrl은 낮아지며, Push 동작에 의해 제어 전압 Vctrl은 높아질 수 있다.
전압 제어 오실레이터(160)는 복원 클럭을 출력한다. 전압 제어 오실레이터(160)는 차지 펌프/LPF(150)로부터 출력된 제어 전압 Vctrl에 따라 주파수 및/또는 위상을 조절하여 복원 클럭을 출력한다.
이상에서 설명한 구성을 갖는 위상 고정 루프는 다음과 같이 동작한다.
구동전원이 인가되면, 온 칩 오실레이터(130)는 레퍼런스 클럭 CKR을 출력한다. 레퍼런스 클럭 CKR은 주파수 비교기(110) 및 위상-주파수 검출기(140)에 각각 인가된다. 데이터 신호가 입력되면, 주파수 비교기(110)는 레퍼런스 클럭 CKR의 1클럭당 입력되는 데이터 신호의 클럭을 카운트한다. 레퍼런스 클럭 CKR의 1클럭이 종료하면, 주파수 비교기(110)는 데이터 신호 카운트값 DIV_M을 프로그래머블 디바이더(120)로 출력한다. 프로그래머블 디바이더(120)의 분주율은 데이터 신호 카운트값 DIV_M에 의해 결정된다. 프로그래머블 디바이더(120)는 전압 제어 오실레이터(160)에서 출력된 복원 클럭 Fout을 분주하여 분주 클럭 Fdiv을 출력한다. 위상-주파수 검출기(140)는 레퍼런스 클럭 CKR과 분주 클럭 Fdiv의 위상차 및/또는 주파수차를 검출한다. 위상-주파수 검출기(140)는 검출된 위상차 및/또는 주파수차에 상응하는 업 신호 펄스 UP 및/또는 다운 신호 펄스 DN를 출력한다. 업 신호 펄스 UP 및/또는 다운 신호 펄스 DN는 차지 펌프/LPF(150)에 의해 제어 전압 Vctrl로 변환되어 전압 제어 발진기(160)로 인가된다. 전압 제어 발진기(160)로부터 출력된 복원 클럭 Fout은 프로그래머블 디바이더(120), 위상-주파수 검출기(140), 차지 펌프/LPF(150), 전압 제어 오실레이터(160)로 구성된 피드백 루프를 통해 위상이 라킹된다.
데이터 송신 장치로부터 데이터 신호를 받지 않는 상태에서도, 상술한 위상 고정 루프를 포함한 데이터 수신 장치는 주파수를 유지할 수 있다. 온 칩 오실레이터(130)에 의해 데이터 신호가 없더라도 주파수 비교기(110)이 출력값이 고정되면 전압 제어 발진기(160)의 출력 주파수가 유지될 수 있다. 따라서 데이터 송신 장치로부터 다시 데이터 신호를 받기 시작하면 즉시 데이터를 복원할 수 있게 된다.
도 4는 도 3에 도시된 주파수 비교기의 예시적인 구성을 나타낸 도면이고, 도 5는 주파수 비교기의 예시적인 동작을 설명하기 위한 타이밍도이다.
도 4를 참조하면, 주파수 비교기(110)는 카운트 구간 제어기(111), 데이터 신호 카운터(112), 인에이블 로직(113)을 포함한다.
카운트 구간 제어기(111)는 카운트 구간 동안 데이터 신호 CKM를 출력한다. 도 4에서는 데이터 신호 CKM와 카운트 구간 제어신호 CKM_CTL의 논리합을 출력하는 AND 게이트가 카운트 구간 제어기의 예시로서 도시되어 있다.
데이터 신호 카운터(112)는 카운트 구간 동안 입력된 데이터 신호 CKM의 클럭을 카운트한다. 데이터 신호 카운터(112)는 다양한 구조를 가질 수 있는데, 도 4는 직렬로 연결된 복수의 플립플롭(112_0 내지 112_9)으로 구성된 예시적인 10 bit 업 카운터를 도시하고 있으나, 이는 단지 예시일 뿐, 데이터 신호 카운터(112)가 반드시 10 bit 업 카운터에 한정되는 것은 아니다. 도 4에 예시적으로 도시된 복수의 플립플롭(112_0 내지 112_9)은 카운터 인에이블 신호 C_EN에 의해 실질적으로 동시에 인에이블된다. 제1 플립플롭(112_0)의 클럭단은 카운트 구간 제어기(111)의 출력단에 연결된다. 연속하는 두 개의 플립플롭은 선행 플립플롭의 QB단과 후행 플립플롭의 클럭단이 연결되며, 이와 같은 방식으로 제1 플립플롭(112_0) 내지 제10 플립플롭(112_9)이 직렬로 연결된다. 한편, 플립플롭은 선행 플립플롭의 B단과 후행 플립플롭의 클럭단이 연결될 수도 있다. 제1 플립플롭(112_0) 내지 제10 플립플롭(112_9)의 Q단 각각은 Q0 내지 Q9을 출력한다. Q0는 LSB(Least Significant Bit)이고 Q9는 MSB(Most Significant Bit)이다. Q0 내지 Q9으로 구성된 10 비트의 데이터 신호 카운트값은 레퍼런스 클럭 CKR의 한 클럭당 최대 210개의 데이터 신호 CKM의 클럭을 카운트할 수 있음을 나타낸다. 플립플롭의 수를 증가시키면 레퍼런스 클럭 CKR의 한 클럭당 카운트할 수 있는 데이터 신호 CKM의 클럭 개수가 증가한다. 이로 인해, 데이터 신호 CKM의 주파수가 레퍼런스 클럭 CKR의 주파수보다 상당히 큰 경우에도 데이터 신호 카운터(112)가 데이터 신호 카운트값을 생성할 수 있다.
인에이블 로직(113)은 데이터 신호 카운터(112)가 카운트 구간 동안 데이터 신호 CKM의 클럭 개수를 카운트하도록 한다. 인에이블 로직(113)은 데이터 신호 CKM의 입력을 검출하여 카운터 인이에블 신호 C_EN을 출력하는 데이터 신호 검출 플립플롭(113_1) 및 카운터(111)로의 데이터 신호 CKM의 입력을 제어하는 카운트 구간 제어신호 CKM_CTL를 출력하는 제어 로직을 포함한다.
데이터 신호 검출 플립플롭(113_1)은 데이터 신호 CKM을 클럭단으로 입력받으며, 논리 HIGH 신호를 D단으로 입력받는다. 데이터 신호 검출 플립플롭(113_1)은 인에이블 신호 Initial reset에 의해 인에이블된다. 데이터 신호 검출 플립플롭(113_1)의 Q단은 카운터 인이에블 신호 C_EN을 출력한다. 카운터 인이에블 신호 C_EN는 데이터 신호 카운터(112) 및 제어 로직으로 출력된다.
제어 로직은 카운트 구간을 결정하는 카운트 구간 제어신호 CKM_CTL를 출력한다. 여기서, 카운트 구간은 레퍼런스 클럭 CKR의 1클럭과 실질적으로 동일하거나 작을 수 있다. 도 4에 도시된 예시적인 제어 로직은 카운트 구간 제어신호 CKM_CTL의 종료를 지시하는 종료 제어신호 STOP_CTL을 생성하는 플립플롭(113_3), 카운트 구간 제어신호 CKM_CTL의 시작을 지시하는 시작 제어신호 START_CTL을 생성하는 플립플롭(113_4), 플립플롭(113_3, 113_4)을 인에이블하는 플립플롭 인에이블 신호 F_EN을 출력하는 플립플롭(113_2), 및 종료 제어신호 STOP_CTL와 시작 제어신호 START_CTL를 조합하여 카운트 구간 제어신호 CKM_CTL를 출력하는 카운트 구간 제어신호 발생기(113_5)를 포함한다.
제어 로직에서, 플립플롭(113_2)은 데이터 신호 검출 플립플롭(113_1)의 출력에 의해 인에이블되며, 논리 HIGH 신호를 D단으로 입력받고, 레퍼런스 클럭 CKR을 클럭단으로 입력받으며, 플립플롭 인에이블 신호 F_EN을 Q단으로 출력한다. 플립플롭(113_3)은 플립플롭 인에이블 신호 F_EN에 의해 인에이블되며, 논리 HIGH 신호를 D단으로 입력받고, 레퍼런스 클럭 CKR을 클럭단으로 입력받으며, 종료 제어신호 STOP_CTL을 QB단으로 출력한다. 플립플롭(113_4)은 플립플롭 인에이블 신호 F_EN에 의해 인에이블되며, 논리 HIGH 신호를 D단으로 입력받고, 데이터 신호 CKM을 클럭단으로 입력받으며, 시작 제어신호 START_CTL을 QB단으로 출력한다. 카운트 구간 제어신호 발생기(113_5)는 시작 제어신호 START_CTL 및 종료 제어신호 STOP_CTL의 논리합을 출력하는 AND 게이트가 카운트 구간 제어신호 발생기(113_5)의 예시로서 도시되어 있다.
도 5를 참조하여 주파수 비교기의 예시적인 동작을 설명한다.
시간 t0에서, 데이터 신호 CKM을 클럭단으로 입력되면, 데이터 신호 검출 플립플롭(113_1)의 Q단이 논리 HIGH가 되어 카운터 인이에블 신호 C_EN가 출력된다. 시간 t0에서, 플립플롭 인에이블 신호 F_EN, 시작 제어신호 START_CTL, 및 카운트 구간 제어신호 CKM_CTL는 논리 LOW이며, 종료 제어신호 STOP_CTL은 논리 HIGH이다.
시간 t1에서, 데이터 신호 CKM 입력 후 레퍼런스 클럭 CKR의 첫 번째 클럭이 시작하면, 플립플롭(113_2)의 Q단은 논리 HIGH가 되어 플립플롭 인에이블 신호 F_EN가 출력된다. 이에 따라 플립플롭(113_3, 113_4)이 인에이블된다. 시간 t1에서, 시작 제어신호 START_CTL, 및 카운트 구간 제어신호 CKM_CTL는 논리 LOW이며, 종료 제어신호 STOP_CTL은 논리 HIGH이다.
시간 t2에서, 시간 t1 이후 데이터 신호 CKM의 첫 번째 클럭이 시작하면, 플립플롭(113_4)의 Q단은 논리 HIGH가 되어 시작 제어신호 START_CTL가 출력된다. 시작 제어신호 START_CTL 및 종료 제어신호 STOP_CTL가 모두 논리 HIGH이므로, 카운트 구간 제어신호 발생기(113_5)의 출력단도 논리 HIGH가 되어 카운트 구간 제어신호 CKM_CTL가 출력된다. 카운트 구간 제어신호 CKM_CTL에 의해서, 카운트 구간 제어기(111)는 시간 t2부터 데이터 신호 CKM을 데이터 신호 카운터(112)로 출력한다.
시간 t2부터 시작하여 시간 t3에서 종료하는 카운트 구간 동안에, 데이터 신호 카운터(112)는 데이터 신호 CKM의 클럭 개수를 카운트한다. 데이터 신호 카운트값은 시간 t3에서 출력되는 Q<9:0>이다.
시간 t3에서, 레퍼런스 클럭 CKR의 첫 번째 클럭이 종료하면, 플립플롭(113_3)의 QB단은 논리 LOW가 된다. 따라서, 카운트 구간 제어신호 발생기(113_5)의 출력단도 논리 LOW가 되며, 카운트 구간 제어기(111)는 시간 t3부터 데이터 신호 CKM을 데이터 신호 카운터(112)로 출력하지 않는다. 카운트 구간이 시간 t3에서 종료하면, 데이터 신호 카운트값 DIV_M은 Q<9:0>으로 결정된다.
도 6은 도 3에 도시된 프로그래머블 디바이더의 예시적인 구성을 나타낸 도면이고, 도 7은 도 6에 도시된 프로그래머블 디바이더의 예시적인 동작을 설명하기 위한 타이밍도이다.
도 6을 참조하면, 프로그래머블 디바이더(120)는 복원 클럭 카운터(121), 디바이더 설정값 비교기(122), 및 플립플롭(123)을 포함한다.
복원 클럭 카운터(121)는 전압 제어 오실레이터(160)에서 출력된 복원 클럭 Fout의 클럭 개수를 카운트한다. 복원 클럭 카운터(121)는 다양한 형태로 구현이 가능하며, 예를 들어, 도 4에 도시된 데이터 신호 카운터(112)와 같이, 직렬로 연결된 복수의 플립플롭으로 구현될 수 있다. 복원 클럭 카운터(121)로부터 출력된 n bit의 복원 클럭 카운트값은 디바이더 설정값 비교기(122)에 입력된다. 한편, 복원 클럭 카운터(121)는 디바이더 설정값 비교기(122)로부터 출력되는 출력 클럭 C_OUT에 의해 리셋될 수 있다.
디바이더 설정값 비교기(122)는 디바이더 설정값과 복원 클럭 카운트값을 비교하여 복원 클럭 카운트값이 디바이더 설정값과 일치하면 출력 클럭 C_OUT을 출력한다. 일 예로, 디바이더 설정값이 DIV_M/2일 때, 디바이더 설정값 비교기(122)는 복원 클럭 카운트값이 디바이더 설정값 DIV_M/2 이상이면 출력 클럭 C_OUT을 출력한다.
출력 클럭이 입력되면 플립플롭(123)은 분주 클럭 Fdiv를 생성한다. 플립플롭(123)은 출력 클럭 C_OUT이 입력될 때마다 출력을 논리 HIGH와 논리 LOW로 토글하는 T플립플롭일 수 있다. 입력단에 논리 HIGH가 입력되면, T플립플롭은 클럭단으로 입력되는 클럭 주파수의 1/2 주파수를 갖는 클럭 신호를 출력한다.
도 7을 참조하여 프로그래머블 디바이더의 예시적인 동작을 설명한다. 도 7은 데이터 신호 CKM의 주파수는 300MHz이고 레퍼런스 클럭 CKR의 주파수는 1MHz인 경우를 예시하고 있다.
데이터 신호 CKM의 주파수는 300MHz이고 레퍼런스 클럭 CKR의 주파수는 1MHz이면, 주파수 비교기의 데이터 신호 카운트값 DIV_M은 300이다. 그러나, 플립플롭(123)에 의해 주파수가 다시 1/2 분주되므로, 디바이더 설정값은 150(=DIV_M/2)으로 결정된다.
복원 클럭 카운터(121)는 복원 클럭 Fout의 클럭 개수를 카운트하여 생성한 복원 클럭 카운트값을 디바이더 설정값 비교기(122)로 출력한다. 디바이더 설정값 비교기(122)는 복원 클럭 카운트값이 입력되면 디바이더 설정값 DIV_M/2와 비교한다.
시간 t0에서, 복원 클럭 카운트값이 디바이더 설정값 DIV_M/2 이상이면, 디바이더 설정값 비교기(122)는 출력 클럭 C_OUT을 출력한다. 복원 클럭 카운터(121)는 출력 클럭 C_OUT에 의해 리셋되며 시간 t0부터 복원 클럭 Fout의 클럭 개수를 다시 카운트한다. 한편, 플립플롭은 클럭단으로 입력된 출력 클럭 C_OUT에 의해 출력을 토글하여 분주 클럭 Fdiv를 생성한다. 도 7에서는 t0 이전에 플립플롭(123)의 상태가 논리 LOW에서 논리 HIGH로 토클되는 것으로 예시되어 있다.
동일하게, 시간 t1에서, 복원 클럭 카운트값이 디바이더 설정값 DIV_M/2 이상이면, 디바이더 설정값 비교기(122)는 출력 클럭 C_OUT을 출력한다. 복원 클럭 카운터(121)는 출력 클럭 C_OUT에 의해 리셋되며 시간 t1부터 복원 클럭 Fout의 클럭 개수를 다시 카운트한다. 한편, 플립플롭은 클럭단으로 입력된 출력 클럭 C_OUT에 의해 출력을 토글하여 분주 클럭 Fdiv를 생성한다. 도 7에서는 시간 t0부터 t1 사이에 플립플롭(123)의 상태가 논리 HIGH이며, 시간 t1에서 논리 LOW로 토클되는 것으로 예시되어 있다.
상술한 동작을 통해 분주 클럭 Fdiv의 주파수는 Fout/DIV_M이 될 수 있다.
도 8은 도 3에 도시된 프로그래머블 디바이더의 예시적인 다른 구성을 나타낸 도면이고, 도 9는 도 8에 도시된 프로그래머블 디바이더의 예시적인 동작을 설명하기 위한 타이밍도이다.
도 8을 참조하면, 프로그래머블 디바이더(120)는 프리스케일러(125), S 카운터(126), 및 P 카운터(127)를 포함한다.
프리스케일러(125)는 전압 제어 오실레이터(160)에서 출력된 복원 클럭 Fout의 주파수를 1/(N+1) 또는 1/N 분주하여 프리스케일 클럭 CLKP를 출력한다. 여기서 N값은 고정될 수 있다. 1/(N+1) 또는 1/N 분주는 S 카운터(126)가 출력하는 모듈러스 제어신호 MC에 의해 결정된다. 예를 들어, 모듈러스 제어신호 MC가 논리 HIGH이면 복원 클럭 Fout을 1/(N+1) 분주하고, 모듈러스 제어신호 MC가 논리 LOW이면 복원 클럭 Fout을 1/N 분주한다. 한편, 도 8에 도시된 프리스케일러(125)는 동기(Synchronous) 카운터일 수 있다.
S 카운터(126)는 프리스케일 클럭 CLKP을 카운트하여 모듈러스 제어신호 MC를 출력한다. 여기서, 모듈러스 제어신호 MC의 초기값은 논리 HIGH이다. S 카운터(126)는 P 카운터(127)로부터 출력된 분주 클럭 Fdiv에 의해 리셋된다. 모듈러스 제어신호 MC를 출력하기 위하여, S 카운터(126)는 프리스케일 클럭 CLKP의 개수가 설정값 S 미만이면 논리 HIGH인 모듈러스 제어신호 MC를 출력하며, 프리스케일 클럭 CLKP의 개수가 설정값 S와 같으면 논리 LOW인 모듈러스 제어신호 MC를 출력한다. 즉, 카운트한 프리스케일 클럭 CLKP의 개수가 설정값 S가 되어 counter full 상태가 되면, S 카운터(126)의 출력이 논리 LOW가 된다. 여기서, 설정값 S는 N, P 및 DIV_M에 의해 결정된다. DIV_M=(N+1)S+N(P-S)=NP+S이므로, S=DIV_M-NP로 결정된다. 한편, S 카운터(126)는 비동기(Asynchronous) 카운터일 수 있다.
P 카운터(127)는 프리스케일 클럭 CLKP을 카운트하여 분주 클럭 Fdiv를 출력한다. 분주 클럭 Fdiv는 S 카운터(126)를 리셋한다. P 카운터(127)는 프리스케일 클럭 CLKP의 개수가 설정값 P 미만이면 논리 LOW를 출력하며, 프리스케일 클럭 CLKP의 개수가 설정값 P와 같으면 논리 HIGH를 출력한다. 즉, 카운트한 프리스케일 클럭 CLKP의 개수가 설정값 P가 되어 counter full 상태가 되면, P 카운터(127)의 출력이 논리 HIGH가 된다. 여기서 설정값 P는 고정될 수 있다. 한편, P 카운터(127)는 비동기 카운터일 수 있다.
도 9를 참조하여 프로그래머블 디바이더의 예시적인 동작을 N값은 2, P값은 5, S값은3, DIV_M은 13으로 가정하여 설명한다.
시간 t0에서, 초기 리셋되면, 모듈러스 제어신호 MC는 논리 HIGH가 된다. 모듈러스 제어신호 MC에 의해 프리스케일러(125)는 복원 클럭 Fout을 1/(N+1) 분주한다. N값이 2이므로, 프리스케일 클럭 CLKP의 주파수는 복원 클럭 Fout 주파수의 1/3이 된다. 프리스케일 클럭 CLKP는 S 카운터(126) 및 P 카운터(127)에 각각 입력된다.
시간 t0에서 시간 t1 사이에, S 카운터(126)는 프리스케일 클럭 CLKP을 카운트한다. 설정값 S가 3이므로, 3개의 프리스케일 클럭 CLKP이 카운트된다. 이 때 S 카운터(126)는 모듈러스 제어신호를 논리 HIGH로 유지한다. 시간 t1에서, S 카운터(126)가 프리스케일 클럭 CLKP를 3까지 카운트하여 counter full 상태가 되면, S 카운터(126)는 모듈러스 제어신호를 논리 LOW로 변경한다. Counter full 상태이므로, S 카운터(126)는 리셋신호가 입력되는 시간 t2까지 프리스케일 클럭 CLKP를 카운트하지 않는다.
시간 t1에서, 모듈러스 제어신호 MC는 논리 LOW가 된다. 모듈러스 제어신호 MC에 의해 프리스케일러(125)는 복원 클럭 Fout을 1/N 분주한다. N값이 2이므로, 프리스케일 클럭 CLKP의 주파수는 복원 클럭 Fout 주파수의 1/2이 된다.
시간 t0에서 시간 t2 사이에, P 카운터(127)는 프리스케일 클럭 CLKP을 카운트한다. 설정값 P가 5이므로, 5개의 프리스케일 클럭 CLKP이 카운트된다. 시간 t2에서, P 카운터(127)가 프리스케일 클럭 CLKP를 5까지 카운트하여 counter full 상태가 되면, P 카운터(127)는 출력을 논리 HIGH로 변경하여 분주 클럭 Fdiv을 생성한다. 분주 클럭 Fdiv의 주파수는 복원 클럭 Fout 주파수의 1/13이다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.

Claims (7)

  1. 레퍼런스 클럭을 생성하는 온 칩 오실레이터;
    상기 레퍼런스 클럭의 1 클럭 동안 수신되는 데이터 신호의 클럭을 카운트하여 데이터 신호 카운트값을 출력하는 주파수 비교기;
    상기 데이터 신호 카운트값에 의해 결정되는 분주율로 복원 클럭을 분주하여 분주 클럭을 출력하는 프로그래머블 디바이더;
    상기 레퍼런스 클럭과 상기 분주 클럭의 위상차를 검출하는 위상-주파수 검출기;
    상기 위상-주파수 검출기에 의해 검출된 위상차를 제어 전압으로 변환하는 차지 펌프/LPF; 및
    상기 제어 전압에 의해 상기 복원 클럭을 출력하는 전압 제어 오실레이터를 포함하되,
    상기 주파수 비교기는
    카운트 구간 제어 신호와 상기 데이터 신호를 입력 받아 카운트 구간 동안 상기 데이터 신호를 출력하는 카운트 구간 제어기;
    상기 카운트 구간 동안 상기 카운트 구간 제어기로부터 출력된 상기 데이터 신호의 클럭을 카운트하는 데이터 신호 카운터; 및
    상기 레퍼런스 클럭과 상기 데이터 신호를 이용하여 상기 카운트 구간을 결정하는 상기 카운트 구간 제어 신호를 출력하는 인에이블 로직을 포함하는 위상 고정 루프.
  2. 삭제
  3. 제1항에 있어서, 상기 인에이블 로직은
    상기 데이터 신호의 입력을 검출하여 상기 데이터 신호 카운터를 인에이블시키는 카운터 인에이블 신호를 출력하는 데이터 신호 검출 플립플롭; 및
    상기 카운터 인에이블 신호에 의해 인에이블되며, 상기 카운트 구간 제어신호를 출력하는 제어 로직을 포함하는 위상 고정 루프.
  4. 제1항에 있어서, 상기 프로그래머블 디바이더는
    상기 복원 클럭을 카운트하는 복원 클럭 카운터;
    상기 카운트값에 의해 결정되는 디바이더 설정값을 상기 복원 클럭 카운터로부터 출력된 복원 클럭 카운트값과 비교하는 디바이더 설정값 비교기; 및
    상기 디바이더 설정값과 상기 복원 클럭 카운트값이 동일하면 상기 분주 클럭을 출력하는 플립플롭을 포함하는 위상 고정 루프.
  5. 제1항에 있어서, 상기 프로그래머블 디바이더는
    모듈러스 제어신호에 의해 제1 분주율 및 제2 분주율 중 어느 하나로 상기 복원 클럭을 분주하여 프리스케일 클럭을 출력하는 프리스케일러;
    상기 프리스케일 클럭을 카운트하고, 카운트값에 따라 상기 제1 분주율 및 상기 제2 분주율 중 어느 하나를 선택하는 상기 모듈러스 제어신호를 출력하는 S 카운터; 및
    상기 프리스케일 클럭을 카운트하고, 카운트값에 따라 상기 분주된 복원 클럭을 출력하는 P 카운터를 포함하는 위상 고정 루프.
  6. 제1항, 제3항 내지 제5항 중 어느 하나의 위상 고정 루프; 및
    상기 위상 고정 루프에 의해 복원된 복원 클럭을 이용하여 데이터 신호에서 데이터를 복원하는 디시리얼라이저를 포함하는 클럭 데이터 복원 회로.
  7. 제6항의 클럭 데이터 복원 회로를 포함하는 데이터 수신 장치.
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