KR101438064B1 - 다운스트림 디바이스의 송신 클럭 생성 장치 - Google Patents

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KR101438064B1 KR1020130029394A KR20130029394A KR101438064B1 KR 101438064 B1 KR101438064 B1 KR 101438064B1 KR 1020130029394 A KR1020130029394 A KR 1020130029394A KR 20130029394 A KR20130029394 A KR 20130029394A KR 101438064 B1 KR101438064 B1 KR 101438064B1
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신대중
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주식회사 더즈텍
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Abstract

본 발명은 반도체 장치에 관한 것으로서, 상세하게는 양방향 인터페이스의 다운스트림 디바이스에서 레퍼런스 클럭 없이 송신 클럭을 생성하는 장치에 관한 것이다. 본 발명의 일측면에 따른 실시예에 있어서, 수신기에 위치하며, 수신 클럭과 복원된 클럭의 위상차를 검출하는 디지털 위상 검출기, 수신기에 위치하며, 상기 디지털 위상 검출기에 의해 검출된 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 시간-디지털 변환기, 수신기에 위치하며, 상기 디지털 제어 오실레이터 코드를 이용하여 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터, 상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 제1 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기, 상기 시간-디지털 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 누적하여 평균하는 델타-시그마 변환기, 상기 라킹 검출 신호가 출력되면 상기 델타-시그마 변환기로부터 출력된 디지털 제어 오실레이터 코드를 출력하는 송신 클럭 설정기 및 송신기에 위치하며, 상기 송신 클럭 설정기로부터 출력된 상기 디지털 제어 오실레이터 코드를 이용하여 송신 클럭을 출력하는 제2 디지털 제어 오실레이터를 포함하는 다운스트림 디바이스의 송신 클럭 생성 장치가 제공된다.

Description

다운스트림 디바이스의 송신 클럭 생성 장치{Apparatus of generating a transmission clock in a downstream device}
본 발명은 반도체 장치에 관한 것으로서, 상세하게는 양방향 인터페이스의 다운스트림 디바이스에서 레퍼런스 클럭 없이 송신 클럭을 생성하는 장치에 관한 것이다.
양방향 인터페이스는 업스트림 디바이스와 다운스트림 디바이스로 구분된다. 각 디바이스는 내부에 송신기와 수신기를 포함하고 있다. 또한 각 디바이스는 서로 역할을 바꾸어 동작한다. 예를 들어, 업스트림 디바이스가 송신기로 동작하면, 다운스트림 디바이스는 수신기로 동작하며, 다운스트림 디바이스가 송신기로 동작하면, 업스트림 디바이스는 수신기로 동작한다.
일반적으로 업스트림 디바이스에는 레퍼런스 클럭이 제공되지만, 다운스트림 디바이스에는 레퍼런스 클럭의 제공 여부가 확실하지 않은 경우가 많다. 이로 인해, 다운스트림 디바이스를 제작할 경우에는 레퍼런스 클럭이 없는 경우를 대비해 설계를 진행해야 한다.
미국 등록특허 제7,263,153호 미국 등록특허 제7,839,965호
본 발명은 양방향 인터페이스의 다운스트림 디바이스에서 레퍼런스 클럭 없이 송신 클럭을 생성하는 장치를 제공한다.
본 발명의 일측면에 따른 실시예에 있어서, 수신기에 위치하며, 수신 클럭과 복원된 클럭의 위상차를 검출하는 디지털 위상 검출기, 수신기에 위치하며, 상기 디지털 위상 검출기에 의해 검출된 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 시간-디지털 변환기, 수신기에 위치하며, 상기 디지털 제어 오실레이터 코드를 이용하여 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터, 상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 제1 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기, 상기 시간-디지털 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 누적하여 평균하는 델타-시그마 변환기, 상기 라킹 검출 신호가 출력되면 상기 델타-시그마 변환기로부터 출력된 디지털 제어 오실레이터 코드를 출력하는 송신 클럭 설정기 및 송신기에 위치하며, 상기 송신 클럭 설정기로부터 출력된 상기 디지털 제어 오실레이터 코드를 이용하여 송신 클럭을 출력하는 제2 디지털 제어 오실레이터를 포함하는 다운스트림 디바이스의 송신 클럭 생성 장치가 제공된다.
한편, 상기 시간-디지털 변환기와 상기 제1 디지털 제어 오실레이터 사이에 위치하며, 상기 시간-디지털 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 필터링하는 디지털 필터를 더 포함하며, 상기 송신 클럭 설정기는 필터링된 디지털 제어 오실레이터 코드를 상기 제2 디지털 제어 오실레이터에 제공할 수 있다.
한편, 상기 시간-디지털 변환기와 상기 송신 클럭 설정기 사이에 위치하며, 상기 시간-디지털 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 누적하여 평균하는 델타-시그마 변환기를 더 포함하며, 상기 송신 클럭 설정기는 누적하여 평균화된 디지털 제어 오실레이터 코드를 상기 제2 디지털 제어 오실레이터에 제공할 수 있다.
여기서, 송신 클럭 설정기는 상기 락킹 검출 신호가 출력되고 상기 수신기의 동작이 정지되면, 상기 락킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드를 상기 제2 디지털 제어 오실레이터에 제공할 수 있다. 이를 위해, 상기 송신 클럭 설정기는 상기 라킹 검출 신호에 의해 인에이블되면 입력된 상기 디지털 제어 오실레이터 코드를 상기 제2 디지털 제어 오실레이터에 제공하는 n:1 (n은 2이상의 자연수) 멀티플렉서일 수 있다. 또한, 상기 송신 클럭 설정기는 상기 수신기의 동작을 정지하는 제어신호에 의해 인에이블될 수 있다. 한편, 송신 클럭 설정기는 상기 멀티플렉서의 입력단에 연결되며, 상기 디지털 제어 오실레이터 코드를 저장하는 복수의 래치를 더 포함할 수 있다.
본 발명에 의하면, 양방향 인터페이스의 다운스트림 디바이스가 레퍼런스 클럭 없이 송신 클럭을 생성할 수 있게 된다.
이하에서, 본 발명은 첨부된 도면에 도시된 실시예를 참조하여 설명된다. 이해를 돕기 위해, 첨부된 전체 도면에 걸쳐, 동일한 구성 요소에는 동일한 도면 부호가 할당되었다. 첨부된 도면에 도시된 구성은 본 발명을 설명하기 위해 예시적으로 구현된 실시예에 불과하며, 본 발명의 범위를 이에 한정하기 위한 것은 아니다.
도 1a는 본 발명의 실시예에 따른 다운스트림 디바이스의 클럭 생성 장치의 구성을 나타낸 도면이다.
도 1b 본 발명의 실시예에 따른 다운스트림 디바이스의 클럭 생성 장치의 구성을 나타낸 도면이다.
도 2는 도 1a 및 도 1b에 도시된 다운스트림 디바이스의 클럭 생성 장치의 동작을 설명하기 위한 도면이다.
도 3은 본 발명의 실시예에 따른 다운스트림 디바이스의 클럭 생성 장치의 구성을 나타낸 도면이다.
도 4는 도 3에 도시된 다운스트림 디바이스의 클럭 생성 장치의 동작을 설명하기 위한 도면이다.
도 5a 및 도 5b는 도 1a, 도 1b 및 도 3에 도시된 송신 클럭 설정기의 예시적인 구성을 나타낸 도면이다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 이를 상세한 설명을 통해 상세히 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
도 1a는 본 발명의 실시예에 따른 다운스트림 디바이스의 클럭 생성 장치의 구성을 나타낸 도면이다.
도 1a를 참조하면, 다운스트림 디바이스는 수신기(100)와 송신기(300)로 구성되며, 양방향 인터페이스를 통해 업스트림 디바이스에 연결된다. 다운스트림 디바이스의 클럭 생성 장치는 디지털 위상 검출기(110), 시간-디지털 변환기(120), 제1 디지털 제어 오실레이터(130), 락 검출기(140), 송신 클럭 설정기(200), 제2 디지털 제어 오실레이터(310)를 포함한다.
디지털 위상 검출기(110)는 수신 클럭과 복원된 클럭의 위상차를 검출한다. 양방향 인터페이스를 통해 입력된 데이터의 수신 클럭의 위상을 수신 클럭을 이용하여 복원된 클럭의 위상과 비교하여 복원된 클럭의 위상이 수신 클럭에 비해 늦거나 빠른지를 나타내는 검출된 위상차를 출력한다.
시간-디지털 변환기(120)는 디지털 위상 검출기(110)의 출력단에 연결되며, 검출된 위상차를 디지털 제어 오실레이터 코드로 변환한다. 예를 들어, 검출값은 빠름/느림(up/down)을 나타내며, 시간-디지털 변환기(120)는 검출값을 n 비트(n은 자연수)의 디지털 신호인 디지털 제어 오실레이터 코드로 변환한다. 따라서 제1 디지털 제어 오실레이터(130)가 라킹(locking)되기 전까지는 서로 다른 값을 갖는 디지털 제어 오실레이터 코드가 계속해서 출력될 수 있다. 제1 디지털 제어 오실레이터(130)가 라킹되면, 시간-디지털 변환기(120)는 고정된 디지털 제어 오실레이터 코드를 출력할 수 있다.
제1 디지털 제어 오실레이터(130)는 시간-디지털 변환기(120)의 출력단에 연결되며, 디지털 제어 오실레이터 코드에 의해 복원된 클럭을 출력한다. 제1 디지털 제어 오실레이터(130)는 n 비트의 디지털 제어 오실레이터 코드에 따라 클럭의 주파수가 증가하거나 감소한다. 예를 들어, 9 비트의 디지털 제어 오실레이터 코드를 이용하는 경우, 디지털 제어 오실레이터는 최대 512개의 서로 다른 주파수를 갖는 클럭을 출력할 수 있다.
한편, 디지털 제어 오실레이터는 다양한 구조를 갖도록 설계될 수 있다. 예를 들어, 디지털-아날로그 변환기와 전압 제어 오실레이터를 결합하여 디지털 제어 오실레이터를 구성할 수 있으며, 디지털 입력을 스위치로 사용하여 오실레이터의 출력을 직접 조절하는 방식으로 디지털 제어 오실레이터를 구성할 수도 있다. 이외에도 다양한 방식을 이용하여 디지털 제어 오실레이터를 구현할 수 있음은 물론이다.
락 검출기(140)는 제1 디지털 제어 오실레이터(130)의 출력단에 연결되며, 제1 디지털 제어 오실레이터(130)의 라킹 여부를 판단한다. 락 검출기(140)는 수신 클럭과 제1 디지털 제어 오실레이터(130)에 의해 복원된 클럭을 비교하여 라킹이 발생하면 라킹 검출 신호를 출력한다. 예를 들어, 수신 클럭과 복원된 클럭의 라이징 엣지를 비교하여 일치하면, 락 검출기(140)는 라킹이 되었다고 판단할 수 있다. 다른 예로서, 락 검출기(140)는 수신 클럭과 복원된 클럭의 라이징 엣지의 위상이 일치하는 회수를 카운팅하여 라킹 여부를 판단할 수도 있다. 이외에도 다양한 방식을 이용하여 라킹 여부를 판단할 수 있음은 물론이다.
한편, 도 1a에서는 락 검출기(140)가 수신기(100)에 위치한 것으로 도시되어 있으나, 반드시 이에 한정되는 것은 아니다. 또한 락 검출기(140)로부터 송신 클럭 설정기(200)로 라킹 검출 신호가 직접 제공되는 것으로 도시되어 있으나, 이는 이해를 돕기 위한 일 예시에 불과하며, 라킹 검출 신호는 다운스트림 디바이스의 제어회로(미도시)를 경유해서 단독으로 또는 제어 신호와 함께 제공될 수도 있다.
디시리얼라이저(150)는 양방향 인터페이스를 통해 입력된 직렬 데이터를 복원된 클럭을 이용하여 병렬화한다. 병렬화된 데이터는 다운스트림 디바이스의 제어회로로 출력된다. 다운스트림 디바이스의 제어회로는 병렬화된 데이터를 처리할 뿐만 아니라, 수신기(100), 송신 클럭 설정기(200), 및 송신기(300)의 동작을 제어하는 기능을 수행한다.
송신 클럭 설정기(200)는 수신기(100)와 송신기(300) 사이에 위치하며, 송신기(300)에 위치한 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공한다. 송신 클럭 설정기(200)는 락 검출기(140)로부터 락킹 검출 신호를 수신하면 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공할 수 있다. 한편, 송신기(300)에 의한 전력 손실을 방지하거나 양방향 인터페이스가 연결된 전송매체에 노이즈가 발생하지 않도록 하기 위해서 다운스트림 디바이스의 제어회로는 수신 동작중에는 송신기(300)를 턴 오프하며, 송신 동작중에는 수신기(100)를 턴 오프할 수도 있다. 송신 클럭 설정기(200)는 라킹 검출 신호 및 제어회로로부터의 제어 신호의 조합에 의해 제2 디지털 제어 오실레이터(310)에 디지털 제어 오실레이터 코드를 제공할 수 있다. 송신 클럭 설정기(200) 구조의 예시와 동작은 도 5a 및 5b를 참조하여 설명하기로 한다.
제2 디지털 제어 오실레이터(310)는 송신 클럭을 제공한다. 제2 디지털 제어 오실레이터(310)는 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드를 이용하여 송신 클럭을 출력한다. 예를 들어, 제2 디지털 제어 오실레이터(310)와 제1 디지털 제어 오실레이터(130)는 동일한 구조를 가질 수 있다. 따라서 라킹 검출 신호가 출력되도록 한 디지털 제어 오실레이터 코드에 의해서, 제2 디지털 제어 오실레이터(310)와 제1 디지털 제어 오실레이터(130)는 동일한 클럭을 출력할 수 있다.
시리얼라이저(320)는 제어회로가 입력한 데이터를 직렬화하여 출력한다. 출력된 데이터는 양방향 인터페이스를 통해 업스트림 디바이스로 전송된다.
도 1b 본 발명의 실시예에 따른 다운스트림 디바이스의 클럭 생성 장치의 구성을 나타낸 도면이다.
도 1b를 참조하면, 다운스트림 디바이스의 클럭 생성 장치는 디지털 위상 검출기(110), 시간-디지털 변환기(120), 제1 디지털 제어 오실레이터(130), 락 검출기(140), 디지털 필터(160), 송신 클럭 설정기(200), 제2 디지털 제어 오실레이터(310)를 포함한다. 도 1a에서 설명된 구성 요소에 대한 설명은 생략한다.
도 1a와 비교할 때, 도 1b에 도시된 다운스트림 디바이스의 클럭 생성 장치는 시간-디지털 변환기(120)와 제1 디지털 제어 오실레이터(130) 사이에 위치한 디지털 필터(160)를 더 포함한다. 디지털 필터(160)는 시간-디지털 변환기(120)로부터 출력된 디지털 제어 오실레이터 코드를 디지털 모드로 필터링한다. 디지털 필터(160)에 의해 복원된 클럭 및 송신 클럭의 지터 노이즈 특성이 향상될 수 있다.
도 2는 도 1a 및 도 1b에 도시된 다운스트림 디바이스의 클럭 생성 장치의 동작을 설명하기 위한 도면이다.
수신기(100)에서는, 양방향 인터페이스를 통해 데이터가 입력되면(400), 입력된 데이터의 수신 클럭에 복원된 클럭이 라킹되도록 제1 디지털 제어 오실레이터(130)가 동작한다(420). 수신 클럭과 복원된 클락 사이에 라킹이 발생하면 락 검출기(140)는 라킹 검출 신호를 출력한다(420). 이후, 송신기가 동작하는 동안에는, 제어회로의 제어에 의해 수신기(100)는 턴 오프된다(430).
송신기(300)에서는, 라킹 검출 신호에 상응하는 n 비트의 디지털 제어 발진기 코드가 송신 클럭 설정기(200)에 의해 제2 디지털 제어 오실레이터(310)에 전달된다(440). 이후, n 비트의 디지털 제어 오실레이터 코드에 의해 제2 디지털 제어 오실레이터(310)는 고정된 주파수를 갖는 송신 클럭을 출력한다(450). 송신기(300)는 송신 클럭을 이용하여 데이터를 업스트림 디바이스로 전송한다(460).
일 실시예로서, 라킹 검출 신호가 출력되면, 송신기(300)가 턴온되어 송신 클럭을 발생할 수 있다. 다른 실시예로서, 라킹 검출 신호가 출력되더라도 제어회로의 제어에 의해서만 송신기(300)가 턴온 될 수도 있다. 또 다른 실시예로서, 라킹 검출 신호가 출력되더라도 수신기(100)가 턴 오프되어야만 송신기(300)가 턴온 될 수도 있다. 따라서 도 2에서는 단계 420과 440이 동일 시점에 수행되는 것으로 도시되어 있으나, 실시예에 따라서는 서로 다른 시점에 수행될 수도 있다. 마찬가지로, 단계 430과 450이 반드시 동일 시점에 수행되어야 하는 것은 아니다.
도 3은 본 발명의 실시예에 따른 다운스트림 디바이스의 클럭 생성 장치의 구성을 나타낸 도면이다.
도 3을 참조하면, 다운스트림 디바이스의 클럭 생성 장치는 디지털 위상 검출기(110), 시간-디지털 변환기(120), 제1 디지털 제어 오실레이터(130), 락 검출기(140), 송신 클럭 설정기(200), 시그마-델타 변환기(210), 제2 디지털 제어 오실레이터(310)를 포함한다. 도 1a에서 설명된 구성 요소에 대한 설명은 생략한다.
도 1a와 비교할 때, 도 3에 도시된 다운스트림 디바이스의 클럭 생성 장치는 시간-디지털 변환기(120)와 송신 클럭 설정기(200) 사이에 위치한 시그마-델타 변환기(210)를 더 포함한다. 시그마-델타 변환기(210)는 시간-디지털 변환기(120)로부터 출력된 디지털 제어 오실레이터 코드를 누적하여 평균값을 출력한다. 상세하게는, 시그마-델타 변환기(210)는 두 개의 디지털 제어 오실레이터 코드의 차이를 이용한 에러 피드백 연산을 통해 디지털 제어 오실레이터 코드의 비트 수를 변경한다. 본 실시예에서는 시그마-델타 변환기(210)는 K(K는 자연수) 비트의 디지털 제어 오실레이터 코드를 출력할 수 있다. 시그마-델타 변환기(210)에 의해 복원된 클럭 및 송신 클럭의 지터 노이즈 특성이 향상될 수 있다. 한편, 다른 실시예에서, 시그마-델타 변환기(210)는 누적기(Accumulator)로 교체될 수 있다.
도 4는 도 3에 도시된 다운스트림 디바이스의 클럭 생성 장치의 동작을 설명하기 위한 도면이다.
수신기(100)에서는, 양방향 인터페이스를 통해 데이터가 입력되면(400), 입력된 데이터의 수신 클럭에 복원된 클럭이 라킹되도록 제1 디지털 제어 오실레이터(130)가 동작한다(420). 수신 클럭과 복원된 클락 사이에 라킹이 발생하면 락 검출기(140)는 라킹 검출 신호를 출력한다(420). 이후, 송신기가 동작하는 동안에는, 제어회로의 제어에 의해 수신기(100)는 턴 오프된다(430).
송신기(300)에서는, 라킹 검출 신호에 상응하는 n 비트의 디지털 제어 발진기 코드가 시그마-델타 변환기(210)에 전달된다(470). 본 실시예에서는 n 비트의 디지털 값을 시그마-델타 변환기(210)는 수신한 n 비트의 디지털 제어 발진기 코드를 누적하여 평균값을 산출하여 K 비트의 디지털 제어 발진기 코드를 생성한다(475). 라킹 검출 신호가 출력되면, 시그마-델타 변환기(210)는 K 비트의 디지털 제어 발진기 코드를 고정하여 출력한다(480). 이후, K 비트의 디지털 제어 오실레이터 코드에 의해 제2 디지털 제어 오실레이터(310)는 고정된 주파수를 갖는 송신 클럭을 출력한다(485). 송신기(300)는 송신 클럭을 이용하여 데이터를 업스트림 디바이스로 전송한다(490).
일 실시예로서, 수신 동작시에 시그마-델타 변환기(210)를 구동하면 송신 클럭 확보에 소요되는 시간이 감소될 수 있다. 다른 실시예로서, 라킹 검출 신호가 출력되면, 시그마-델타 변환기(210) 및 송신기(300)가 턴온되어 송신 클럭을 발생할 수 있다. 또 다른 실시예로서, 라킹 검출 신호가 출력되더라도 제어회로의 제어에 의해서만 송신기(300)가 턴온 될 수도 있다. 또 다른 실시예로서, 라킹 검출 신호가 출력되더라도 수신기(100)가 턴 오프되어야만 송신기(300)가 턴온 될 수도 있다. 따라서 도 4에서는 단계 410과 470이 동일 시점에 수행되는 것으로 도시되어 있으나, 실시예에 따라서는 서로 다른 시점에 수행될 수도 있다. 마찬가지로, 단계 420과 480이 반드시 동일 시점에 수행되어야 하는 것은 아니며, 단계 430과 485 역시 마찬가지이다.
도 5a 및 도 5b는 도 1a, 도 1b 및 도 3에 도시된 송신 클럭 설정기의 예시적인 구성을 나타낸 도면이다.
도 5a를 참조하면, 송신 클럭 설정기(200)는 2개의 입력을 가진 2:1 멀티플렉서를 이용하여 구현될 수 있다. 멀티플렉서의 제1 입력단은 시간-디지털 변환기(120), 디지털 필터(160) 또는 시그마-델타 변환기(210)에 연결되어 디지털 제어 오실레이터 코드를 입력받는다. 멀티플렉서의 제2 입력단은 멀티플렉서의 출력단에 연결되어, 출력되는 디지털 제어 오실레이터 코드를 다시 입력받는다. 이 연결 구조에 의해, 수신기(100)가 턴 오프되어 디지털 제어 오실레이터 코드가 제공되지 않을 때에도 디지털 제어 오실레이터 코드가 제2 디지털 제어 오실레이터(310)에 제공될 수 있다. 다운스트림의 제어회로가 제공한 제어 신호는 멀티플렉서를 턴온 또는 턴 오프하는 인에이블 신호로 작용하거나, 라킹 검출 신호와 함께 멀티플렉서의 입력단을 선택하는 작용을 할 수 있다.
일실시예로, 멀티플렉서의 입력단을 선택하는 신호는 락 검출기(140)로부터 제공된 라킹 검출 신호일 수 있다. 라킹 검출 신호에 의해 제1 입력단이 선택될 수 있다. 한편, 멀티플렉서는 라킹 검출 신호가 입력되지 않으면 제2 입력단을 기본적으로 선택하도록 구성될 수 있다. 이로 인해, 라킹 검출 신호가 제공되기 전에는 디지털 제어 오실레이터 코드가 제2 디지털 제어 오실레이터(310)에 제공되지 않을 수 있다. 또한, 락 검출기(140)가 수신기(100)에 포함되어 턴 오프되더라도 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드가 지속적으로 제2 디지털 제어 오실레이터(310)에 제공될 수 있다.
다른 실시예로, 멀티플렉서의 입력단을 선택하는 신호는 라킹 검출 신호와 제어 신호의 조합일 수 있다. 이를 위해, 라킹 검출 신호와 제어 신호를 입력 받아 논리 연산한 후 멀티플렉서에 입력하는 논리회로(미도시)가 멀티플렉서에 연결될 수 있다. 한편, 라킹 검출 신호는 제어 회로에 제공되며, 제어 회로는 라킹 검출 신호를 수신한 후 송신기(300)를 턴 온 할 수 있다.
도 5b를 참조하면, 송신 클럭 설정기(200)는 디지털 제어 오실레이터 코드를 저장하는 래치로 구성될 수 있다. 래치가 디지털 제어 오실레이터 코드를 저장함으로써, 송신 클럭을 제공하는 동작이 시작되기 전 또는 송신기(300)가 턴 온 되기 전에 수신기(100)가 턴 오프되더라도 라킹 검출 신호에 상응하는 디지털 제어 오실레이터 코드가 제2 디지털 제어 오실레이터(310)에 제공되도록 할 수 있다.
한편, 래치의 출력단에 도 5a의 멀티플렉서의 제1 입력단이 연결된 것으로 도시되어 있으나, 제어 회로가 래치로의 입출력을 제어함으로써 멀티플렉서가 생략되거나, 예를 들어 스위치와 같은 단순한 회로 요소로 교체될 수도 있다.
전술한 본 발명의 설명은 예시를 위한 것이며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 쉽게 변형이 가능하다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타나며, 특허청구범위의 의미 및 범위 그리고 그 균등 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
100 : 수신기
110 : 디지털 위상 검출기
120 : 시간-디지털 변환기
130 : 제1 디지털 제어 오실레이터
140 : 락 검출기
150 : 디시리얼라이저
160 : 디지털 필터
200 : 송신 클럭 설정기
210 : 시그마-델타 변환기
300 : 송신기
310 : 제2 디지털 제어 오실레이터
320 : 시리얼라이저

Claims (7)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 수신기에 위치하며, 수신 클럭과 복원된 클럭의 위상차를 검출하는 디지털 위상 검출기;
    수신기에 위치하며, 상기 디지털 위상 검출기에 의해 검출된 위상차를 이용하여 디지털 제어 오실레이터 코드를 생성하는 시간-디지털 변환기;
    수신기에 위치하며, 상기 디지털 제어 오실레이터 코드를 이용하여 상기 복원된 클럭을 출력하는 제1 디지털 제어 오실레이터;
    상기 수신 클럭과 상기 복원된 클럭을 비교하여 상기 제1 디지털 제어 오실레이터의 라킹 여부를 나타내는 라킹 검출 신호를 출력하는 락 검출기;
    상기 시간-디지털 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 누적하여 평균하는 델타-시그마 변환기;
    상기 라킹 검출 신호가 출력되면 상기 델타-시그마 변환기로부터 출력된 디지털 제어 오실레이터 코드를 출력하는 송신 클럭 설정기; 및
    송신기에 위치하며, 상기 송신 클럭 설정기로부터 출력된 상기 디지털 제어 오실레이터 코드를 이용하여 송신 클럭을 출력하는 제2 디지털 제어 오실레이터를 포함하는 다운스트림 디바이스의 송신 클럭 생성 장치.
  5. 제4항에 있어서, 상기 송신 클럭 설정기는
    상기 라킹 검출 신호에 의해 인에이블되면 상기 델타-시그마 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 상기 제2 디지털 제어 오실레이터에 제공하는 n:1 (n은 2이상의 자연수) 멀티플렉서인 다운스트림 디바이스의 송신 클럭 생성 장치.
  6. 제4항에 있어서, 상기 송신 클럭 설정기는
    상기 수신기의 동작을 정지하는 제어신호에 의해 인에이블되는 다운스트림 디바이스의 송신 클럭 생성 장치.
  7. 제5항에 있어서, 상기 송신 클럭 설정기는
    상기 멀티플렉서의 입력단에 연결되며, 상기 델타-시그마 변환기로부터 출력된 상기 디지털 제어 오실레이터 코드를 저장하는 래치를 더 포함하는 다운스트림 디바이스의 송신 클럭 생성 장치.
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