KR100930402B1 - 데이터 중계 장치 및 이를 포함하는 반도체 집적 회로 - Google Patents
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Abstract
본 발명의 데이터 중계 장치는, 송신기로부터 전달된 클럭과 수신기로부터 전달된 클럭의 위상차를 감지하여 복수 개의 위상 감지 신호를 생성하는 위상 감지 수단; 상기 복수 개의 위상 감지 신호에 응답하여 상기 송신기와 상기 수신기의 클럭 타이밍 차이를 판별하여 중계 데이터 선택 신호 및 중계 제어 클럭을 출력하는 데이터 중계 제어 수단; 및 상기 중계 데이터 선택 신호 및 상기 중계 제어 클럭에 응답하여 상기 수신기의 데이터를 상기 송신기에 전달하는 데이터 중계 수단;을 포함하는 것을 특징으로 한다.
송신기, 수신기, 데이터 중계
Description
본 발명은 데이터 중계 장치 및 이를 포함하는 반도체 집적 회로에 관한 것으로, 보다 상세하게는 수신기와 송신기의 클럭 타이밍에 따라 데이터를 중계하는 데이터 중계 장치 및 이를 포함하는 반도체 집적 회로에 관한 것이다.
일반적으로 반도체 집적 회로는 수신기(Receiver)와 송신기(Transmitter)를 구비하여 데이터의 송수신 동작을 수행한다. 반도체 집적 회로는 지속적으로 고속 동작을 요구 받고 있으며, 이에 따라 최근의 반도체 집적 회로는 각 회로 영역마다 PLL(Phase Locked Loop) 회로를 구비하여 입력 데이터의 타이밍에 동기되는 클럭을 생성하여 사용한다. 수신기와 송신기 또한 각각 PLL 회로로부터 생성되는 각각의 클럭을 이용하여 동작하며, 이렇게 생성되는 각각의 클럭은 데이터의 입력 타이밍에 따라 서로 다른 형태로 발생한다.
이처럼, 수신기와 송신기의 클럭이 각각 다른 토글(Toggle) 타이밍을 갖게 되면, 수신기로부터 송신기로 전달되는 데이터는 각각의 클럭의 위상차로 인해 정확히 전달되기 어려워지고, 이에 따라 수신기와 송신기를 활용하는 데에 있어 안정 성이 저하된다. 이처럼 데이터 송수신 동작의 안정성 저하를 방지하기 위하여, 수신기의 클럭과 송신기의 클럭의 위상차를 고려하여 데이터를 중계할 필요가 있으나, 종래의 반도체 집적 회로는 이러한 클럭들의 위상차에 따른 데이터 중계 동작을 수행하지 못하였고, 이는 반도체 집적 회로의 고속화 구현에 기술적 한계로서 작용하였다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로서, 수신기와 송신기의 각각의 클럭의 타이밍을 고려하여 데이터를 중계하는 데이터 중계 장치 및 이를 포함하는 반도체 집적 회로를 제공하는 데에 그 기술적 과제가 있다.
또한 본 발명은, 고속 동작시 데이터 송수신 동작의 안정성을 향상시키는 데이터 중계 장치 및 이를 포함하는 반도체 집적 회로를 제공하는 데에 다른 기술적 과제가 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 데이터 중계 장치는, 송신기로부터 전달된 클럭과 수신기로부터 전달된 클럭의 위상차를 감지하여 복수 개의 위상 감지 신호를 생성하는 위상 감지 수단; 상기 복수 개의 위상 감지 신호에 응답하여 상기 송신기와 상기 수신기의 클럭 타이밍 차이를 판별하여 중계 데이터 선택 신호 및 중계 제어 클럭을 출력하는 데이터 중계 제어 수단; 및 상기 중계 데이터 선택 신호 및 상기 중계 제어 클럭에 응답하여 상기 수신기의 데이터를 상기 송신기에 전달하는 데이터 중계 수단;을 포함하는 것을 특징으로 한다.
또한 본 발명의 다른 실시예에 따른 반도체 집적 회로는, 제 1 PLL 클럭을 생성하는 제 1 PLL 회로; 칩 외부의 데이터를 수신하여 상기 제 1 PLL 클럭에 동기시키는 수신기; 상기 제 1 PLL 클럭의 제어에 따라 동작하며, 상기 수신기의 출력 데이터를 저장하는 저장 수단; 제 2 PLL 클럭을 생성하는 제 2 PLL 회로; 상기 제 1 PLL 클럭과 상기 제 2 PLL 클럭의 위상차에 따라 상기 저장 수단의 출력 데이터를 지연시켜 출력하는 데이터 중계 장치; 및 상기 제 2 PLL 클럭에 동기하여 상기 데이터 중계 장치의 출력 데이터를 상기 칩 외부로 송신하는 송신기;를 포함하는 것을 특징으로 한다.
아울러, 본 발명의 또 다른 실시예에 따른 반도체 집적 회로는, 제 1 PLL 클럭을 생성하는 제 1 PLL 회로; 칩 외부의 데이터를 수신하여 상기 제 1 PLL 클럭에 동기시키는 수신기; 상기 제 1 PLL 클럭과 상기 제 2 PLL 클럭의 위상차에 따라 상기 수신기의 출력 데이터를 지연시켜 출력하는 데이터 중계 장치; 제 2 PLL 클럭을 생성하는 제 2 PLL 회로; 상기 제 2 PLL 클럭의 제어에 따라 동작하며, 상기 데이터 중계 장치의 출력 데이터를 저장하는 저장 수단; 및 상기 제 2 PLL 클럭에 동기하여 상기 저장 수단의 출력 데이터를 상기 칩 외부로 송신하는 송신기;를 포함하는 것을 특징으로 한다.
본 발명의 데이터 중계 장치 및 이를 포함하는 반도체 집적 회로는, 수신기의 클럭의 위상과 송신기의 클럭의 위상 정보에 따라 수신기로부터 송신기로 중계되는 데이터의 타이밍을 제어함으로써, 안정적인 데이터의 송수신 동작을 지원하는 효과가 있다.
또한 본 발명의 데이터 중계 장치 및 이를 포함하는 반도체 집적 회로는, 고속 동작시 수신기와 송신기가 각각 다른 PLL 회로의 클럭을 사용하는 것을 고려하 여 데이터의 송신 타이밍을 결정함으로써, 데이터 송수신 동작의 안정성을 향상시키는 효과가 있다.
이하에서는 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 보다 상세히 설명하기로 한다.
도 1은 본 발명의 일 실시예에 따른 데이터 중계 장치의 구성을 나타낸 블록도이다.
도시한 바와 같이, 상기 데이터 중계 장치는, 클럭 구동 수단(10), 위상 감지 수단(20), 초기화 수단(30), 타이밍 판별 수단(40), 스위칭 수단(50) 및 데이터 중계 수단(60)을 포함한다.
상기 클럭 구동 수단(10)은 제 1 내지 제 3 수신기 클럭(clk_rcv1 ~ clk_rcv3)을 구동하여 제 1 및 제 2 수신 구동 클럭(clk_rdr1, clk_rdr2), 수신 기준 클럭(clk_rcref) 및 제 1 중계 제어 클럭(clk_rlycnt1)을 생성하고, 제 1 내지 제 4 송신기 클럭(clk_tmt1 ~ clk_tmt4)을 구동하여 중계 기준 클럭(clk_rlyref), 송신 기준 클럭(clk_tmref) 및 제 1 내지 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3)을 생성한다.
여기에서, 상기 제 1 내지 제 3 수신기 클럭(clk_rcv1 ~ clk_rcv3)은 수신기로부터 전달되는 클럭으로서 서로 1/4 주기만큼의 타이밍 차이가 난다. 상기 수신 기준 클럭(clk_rcref)은 상기 위상 감지 수단(20)에 전달되어 수신기 클럭과 송신기 클럭의 위상을 비교하는 데에 있어서, 수신기 클럭의 기준값을 제공하는 기능을 한다. 상기 제 1 중계 제어 클럭(clk_rlycnt1)은 상기 데이터 중계 수단(60)에 전달되어 수신 데이터(d_rcv) 또는 멀티 레벨 수신 데이터(d_mlrcv)의 중계를 제어한다. 상기 제 1 수신 구동 클럭(clk_rdr1)과 상기 제 2 수신 구동 클럭(clk_rdr2)은 서로 반주기만큼의 타이밍 차이가 나는 형태로 구현된다.
마찬가지로 상기 제 1 내지 제 3 송신기 클럭(clk_tmt1 ~ clk_tmt4)은 송신기로부터 전달되는 클럭으로서 서로 1/16주기만큼의 타이밍 차이가 난다. 상기 제 1 내지 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3)과 상기 중계 기준 클럭(clk_rlyref) 또한 서로 1/16주기만큼의 타이밍 차이를 가지며, 상기 송신 기준 클럭(clk_tmref)은 상기 중계 기준 클럭(clk_rlyref)이 반전된 형태의 위상을 가진다. 상기 중계 기준 클럭(clk_rlyref)은 상기 위상 감지 수단(20), 상기 초기화 수단(30), 상기 타이밍 판별 수단(40) 및 상기 데이터 중계 수단(60)의 동작을 제어한다.
즉, 상기 클럭 구동 수단(10)은 수신기와 송신기로부터 각각의 클럭을 전달 받고 이를 구동하여, 상기 데이터 중계 장치의 각 구성 요소에 구동된 클럭을 분배하는 기능을 수행한다.
상기 위상 감지 수단(20)은 상기 수신 기준 클럭(clk_rcref), 상기 중계 기준 클럭(clk_rlyref), 상기 송신 기준 클럭(clk_tmref) 및 상기 제 1 내지 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3)에 응답하여 상기 수신 기준 클럭(clk_rcref)의 위상을 감지하여 제 1 내지 제 8 위상 감지 신호(phdet1 ~ phdet8)를 생성한다. 상기 위상 감지 수단(20)은 상기 제 1 내지 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3)과 상기 중계 기준 클럭(clk_rlyref)의 각각의 라이징 에지(Rising Edge) 타임에 상기 수신 기준 클럭(clk_rcref)의 레벨을 감지하는 에지 트리거(Edge Trigger) 형태로 구현되어 수신기의 클럭과 송신기의 클럭의 위상차 정보를 추출한다. 이와 같이 추출된 위상차 정보는 상기 송신 기준 클럭(clk_tmref)의 제어에 따라 상기 제 1 내지 제 8 위상 감지 신호(phdet1 ~ phdet8)로서 출력된다. 이 때, 제 1 위상 감지 신호(phdet1)는 제 5 위상 감지 신호(phdet5)와, 제 2 위상 감지 신호(phdet2)는 제 6 위상 감지 신호(phdet6)와, 제 3 위상 감지 신호(phdet3)는 제 7 위상 감지 신호(phdet7)와, 제 4 위상 감지 신호(phdet4)는 제 8 위상 감지 신호(phdet8)와 각각 상기 중계 기준 클럭(clk_rlyref)의 한 주기만큼의 위상 차이가 난다.
상기 초기화 수단(30)은 상기 중계 기준 클럭(clk_rlyref) 및 초기화 제어 신호(inicnt)에 응답하여 판별 초기화 신호(dtginit)를 생성한다. 이 때, 상기 초기화 제어 신호(inicnt)는 상기 데이터 중계 장치가 구비되는 칩 외부의 컨트롤러(Controller) 또는 칩 내부의 모드 레지스터 셋트(Mode Register Set) 등의 회로로부터 전달된다. 상기 판별 초기화 신호(dtginit)는 상기 타이밍 판별 수단(40)의 동작을 초기화하는 기능을 수행한다.
상기 타이밍 판별 수단(40)은 상기 판별 초기화 신호(dtginit), 상기 중계 기준 클럭(clk_rlyref) 및 상기 제 1 내지 제 8 위상 감지 신호(phdet1 ~ phdet8)에 응답하여 송신기와 수신기의 클럭 타이밍 차이를 판별하여 중계 데이터 선택 신호(rdsel) 및 제 1 및 제 2 클럭 선택 신호(cksel1 ~ cksel2)를 생성한다. 상기 타 이밍 판별 수단(40)은 상기 판별 초기화 신호(dtginit)가 인에이블 된 이후, 상기 제 1 내지 제 8 위상 감지 신호(phdet1 ~ phdet8)를 다양한 형태로 조합하여 각각의 신호들을 생성하고, 이를 상기 중계 기준 클럭(clk_rlyref)의 제어에 따라 상기 제 1 클럭 선택 신호(cksel1), 상기 제 2 클럭 선택 신호(cksel2) 및 상기 중계 데이터 선택 신호(rdsel)로서 출력한다.
상기 스위칭 수단(50)은 상기 제 1 및 제 2 클럭 선택 신호(cksel1 ~ cksel2)에 응답하여 상기 제 1 수신 구동 클럭(clk_rdr1) 또는 제 2 수신 구동 클럭(clk_rdr2)을 선택적으로 제 2 및 제 3 중계 제어 클럭(clk_rlycnt2 ~ clk_rlycnt3)으로서 출력한다. 여기에서 상기 제 1 및 제 2 클럭 선택 신호(cksel1 ~ cksel2)는 수신기와 송신기의 클럭의 위상 정보를 갖는 신호이다. 서로 반주기만큼의 위상 차이를 갖는 상기 제 1 수신 구동 클럭(clk_rdr1)과 상기 제 2 수신 구동 클럭(clk_rdr2)은 상기 제 1 클럭 선택 신호(cksel1)에 의해 선택적으로 상기 제 2 중계 제어 클럭(clk_rlycnt2)으로서 출력되고, 상기 제 2 클럭 선택 신호(cksel2)에 의해 선택적으로 상기 제 3 중계 제어 클럭(clk_rlycnt3)으로서 출력된다.
상기 타이밍 판별 수단(40)과 상기 스위칭 수단(50)은 데이터 중계 제어 수단(70)이라 부를 수 있다. 즉, 상기 데이터 중계 제어 수단(70)은 상기 판별 초기화 신호(dtginit), 상기 중계 기준 클럭(clk_rlyref) 및 상기 제 1 내지 제 8 위상 감지 신호(phdet1 ~ phdet8)에 응답하여 송신기와 수신기의 클럭 타이밍 차이를 판별하여 상기 중계 데이터 선택 신호(rdsel)과 상기 제 2 및 제 3 중계 제어 클 럭(clk_rlycnt2 ~ clk_rlycnt3)을 출력하는 기능을 수행한다.
상기 데이터 중계 수단(60)은 멀티 레벨 데이터 인에이블 신호(mlden), 상기 중계 기준 클럭(clk_rlyref), 상기 중계 데이터 선택 신호(rdsel) 및 상기 제 1 내지 제 3 중계 제어 클럭(clk_rlycnt1 ~ clk_rlycnt3)에 응답하여 수신 데이터(d_rcv)와 멀티 레벨 수신 데이터(d_mlrcv)를 송신 데이터(d_tmt) 및 멀티 레벨 송신 데이터(d_mltmt)로서 출력한다. 여기에서 상기 멀티 레벨 데이터 인에이블 신호(mlden)는 상기 초기화 제어 신호(inicnt)와 마찬가지로 칩 외부의 컨트롤러 또는 칩 내부의 모드 레지스터 셋트 등의 회로로부터 전달되는 신호이다. 상기 멀티 레벨 수신 데이터(d_mlrcv)는 각각의 비트가 복수 개의 정보를 그 레벨로서 표현하는 데이터로서, 고속의 데이터 송수신 동작을 구현하기 위한 멀티 레벨 송수신 기술에 사용되는 데이터이다. 상기 데이터 중계 수단(60)은 상기 멀티 레벨 데이터 인에이블 신호(mlden)가 인에이블 되면 상기 수신 데이터(d_rcv)와 상기 멀티 레벨 수신 데이터(d_mlrcv)를 중계하고, 상기 멀티 레벨 데이터 인에이블 신호(mlden)가 디스에이블 되면 상기 수신 데이터(d_rcv)만을 중계한다.
상기 데이터 중계 수단(60)은 상기 제 1 내지 제 3 중계 제어 클럭(clk_rlycnt3)의 제어에 따라 상기 수신 데이터(d_rcv) 또는 상기 멀티 레벨 수신 데이터(d_mlrcv)를 순차적으로 래치시키고, 이후 상기 중계 데이터 선택 신호(rdsel)의 제어에 따라 래치된 데이터들의 타이밍을 다시 한 번 조정한 후, 상기 중계 기준 클럭(clk_rlyref)의 제어에 따라 타이밍이 조정된 데이터들을 래치하여 상기 송신 데이터(d_tmt) 또는 상기 멀티 레벨 송신 데이터(d_mltmt)로서 출력한 다.
이와 같이, 상기 데이터 중계 장치는 수신기의 클럭과 송신기의 클럭의 위상 정보를 추출하고, 이에 따라 수신기로부터 전달되는 데이터의 타이밍을 제어하여 송신기에 전달하는 기능을 수행한다. 이와 같은 동작에 의해, 반도체 집적 회로는 고속 동작시에도 보다 안정적인 데이터 송수신 동작을 수행할 수 있게 된다.
도 2는 도 1에 도시한 클럭 구동 수단의 상세 구성도이다.
도시한 바와 같이, 상기 클럭 구동 수단(10)은 수신 클럭 구동부(110) 및 송신 클럭 구동부(120)를 포함한다.
상기 수신 클럭 구동부(110)는 상기 제 1 내지 제 3 수신기 클럭(clk_rcv1 ~ clk_rcv3)을 구동하여 상기 제 1 및 제 2 수신 구동 클럭(clk_rdr1, clk_rdr2), 상기 수신 기준 클럭(clk_rcref) 및 상기 제 1 중계 제어 클럭(clk_rlycnt1)을 생성한다. 상기 수신 클럭 구동부(110)는 제 1 낸드게이트(ND1), 제 1 인버터(IV1) 및 제 1 내지 제 4 버퍼(BUF1 ~ BUF4)를 포함한다.
상기 제 1 낸드게이트(ND1)는 상기 제 1 수신기 클럭(clk_rcv1)과 상기 제 2 수신기 클럭(clk_rcv2)을 입력 받아 상기 제 1 수신 구동 클럭(clk_rdr1)을 출력한다. 상기 제 1 버퍼(BUF1)는 상기 제 1 수신 구동 클럭(clk_rdr1)을 입력 받아 상기 수신 기준 클럭(clk_rcref)을 출력한다. 상기 제 1 인버터(IV1)는 상기 제 2 수신기 클럭(clk_rcv2)을 입력 받는다. 상기 제 2 버퍼(BUF2)는 상기 제 1 인버터(IV1)의 출력 신호를 입력 받아 상기 제 2 수신 구동 클럭(clk_rdr2)을 출력한다. 상기 제 3 버퍼(BUF3)는 상기 제 3 수신기 클럭(clk_rcv3)을 입력 받는다. 상 기 제 4 버퍼(BUF4)는 상기 제 3 버퍼(BUF3)의 출력 신호를 입력 받아 상기 제 1 중계 제어 클럭(clk_rlycnt1)을 출력한다.
상기 송신 클럭 구동부(120)는 상기 제 1 내지 제 4 송신기 클럭(clk_tmt1 ~ clk_tmt4)을 구동하여 상기 중계 기준 클럭(clk_rlyref), 상기 송신 기준 클럭(clk_tmref) 및 상기 제 1 내지 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3)을 생성한다. 상기 송신 클럭 구동부(120)는 제 5 내지 제 12 버퍼(BUF5 ~ BUF12) 및 제 2 인버터(IV2)를 포함한다.
상기 제 5 버퍼(BUF5)는 상기 제 1 송신기 클럭(clk_trm1)을 입력 받는다. 상기 제 6 버퍼(BUF6)는 상기 제 5 버퍼(BUF5)의 출력 신호를 입력 받아 상기 제 1 송신 구동 클럭(clk_tdr1)을 출력한다. 상기 제 7 버퍼(BUF7)는 상기 제 2 송신기 클럭(clk_trm2)을 입력 받는다. 상기 제 8 버퍼(BUF8)는 상기 제 7 버퍼(BUF7)의 출력 신호를 입력 받아 상기 제 2 송신 구동 클럭(clk_tdr2)을 출력한다. 상기 제 9 버퍼(BUF9)는 상기 제 3 송신기 클럭(clk_tmt3)을 입력 받는다. 상기 제 10 버퍼(BUF10)는 상기 제 9 버퍼(BUF9)의 출력 신호를 입력 받아 상기 제 3 송신 구동 클럭(clk_tdr3)을 출력한다. 상기 제 11 버퍼(BUF11)는 상기 제 4 송신기 클럭(clk_tmt4)을 입력 받는다. 상기 제 12 버퍼(BUF12)는 상기 제 11 버퍼(BUF11)의 출력 신호를 입력 받아 상기 중계 기준 클럭(clk_rlyref)을 출력한다. 상기 제 2 인버터(IV2)는 상기 제 11 버퍼(BUF11)의 출력 신호를 입력 받아 상기 송신 기준 클럭(clk_tmref)을 출력한다.
상기 제 1 내지 제 3 수신기 클럭(clk_rcv1 ~ clk_rcv3)과 상술한 구성에 의 해 생성되는 상기 제 1 및 제 2 수신 구동 클럭(clk_rdr1, clk_rdr2), 상기 수신 기준 클럭(clk_rcref), 상기 중계 기준 클럭(clk_rlyref), 상기 송신 기준 클럭(clk_tmref) 및 상기 제 1 내지 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3)의 파형은 도 3에 도시되어 있다. 도 3을 참조하면, 상기 제 1 내지 제 3 수신기 클럭(clk_rcv1 ~ clk_rcv3)은 서로 1/4주기의 위상차를 갖는다는 것과, 상기 제 1 및 제 2 수신 구동 클럭(clk_rdr1, clk_rdr2)은 서로 반주기의 위상차를 갖는다는 것, 그리고 상기 제 1 내지 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3)과 상기 중계 기준 클럭(clk_rlyref)은 서로 1/16의 위상차를 갖는다는 것과, 상기 송신 기준 클럭(clk_tmref)은 상기 중계 기준 클럭(clk_rlyref)과 서로 반대의 위상을 갖는다는 것을 확인할 수 있다.
도 4는 도 1에 도시한 위상 감지 수단의 상세 구성도이다.
도시한 바와 같이, 상기 위상 감지 수단(20)은, 제 1 래치부(210), 제 2 래치부(220) 및 제 3 래치부(230)를 포함한다.
상기 제 1 래치부(210)는, 상기 제 1 내지 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3) 및 상기 중계 기준 클럭(clk_rlyref) 각각의 토글 타이밍에 동기하여 상기 수신 기준 클럭(clk_rcref)을 래치한다. 상기 제 1 래치부(210)는 제 1 내지 제 4 플립플롭(FF1 ~ FF4)을 포함한다.
상기 제 1 플립플롭(FF1)은 상기 제 1 송신 구동 클럭(clk_tdr1)에 응답하여 상기 수신 기준 클럭(clk_rcref)을 래치한다. 상기 제 2 플립플롭(FF2)은 상기 제 2 송신 구동 클럭(clk_tdr2)에 응답하여 상기 수신 기준 클럭(clk_rcref)을 래치한 다. 상기 제 3 플립플롭(FF3)은 상기 제 3 송신 구동 클럭(clk_tdr3)에 응답하여 상기 수신 기준 클럭(clk_rcref)을 래치한다. 상기 제 4 플립플롭(FF4)은 상기 중계 기준 클럭(clk_rlyref)에 응답하여 상기 수신 기준 클럭(clk_rcref)을 래치한다.
상기 제 2 래치부(220)는, 상기 송신 기준 클럭(clk_tmref)의 토글 타이밍에 동기하여 상기 제 1 래치부(210)로부터 출력되는 신호들을 각각 래치하여 제 1 내지 제 4 위상 감지 신호(phdet1 ~ phdet4)를 생성한다. 상기 제 2 래치부(220)는 제 5 내지 제 8 플립플롭(FF5 ~ FF8)을 포함한다.
상기 제 5 플립플롭(FF5)은 상기 송신 기준 클럭(clk_tmref)에 응답하여 상기 제 1 플립플롭(FF1)의 출력 신호를 래치하여 상기 제 1 위상 감지 신호(phdet1)를 출력한다. 상기 제 6 플립플롭(FF6)은 상기 송신 기준 클럭(clk_tmref)에 응답하여 상기 제 2 플립플롭(FF2)의 출력 신호를 래치하여 상기 제 2 위상 감지 신호(phdet2)를 출력한다. 상기 제 7 플립플롭(FF7)은 상기 송신 기준 클럭(clk_tmref)에 응답하여 상기 제 3 플립플롭(FF3)의 출력 신호를 래치하여 상기 제 3 위상 감지 신호(phdet3)를 출력한다. 상기 제 8 플립플롭(FF8)은 상기 송신 기준 클럭(clk_tmref)에 응답하여 상기 제 4 플립플롭(FF4)의 출력 신호를 래치하여 상기 제 4 위상 감지 신호(phdet4)를 출력한다.
상기 제 3 래치부(230)는 상기 송신 기준 클럭(clk_tmref)의 토글 타이밍에 동기하여 상기 제 1 내지 제 4 위상 감지 신호(phdet1 ~ phdet4)를 각각 래치하여 상기 제 5 내지 제 8 위상 감지 신호(phdet5 ~ phdet8)를 생성한다. 상기 제 3 래 치부(230)는 제 9 내지 제 12 플립플롭(FF9 ~ FF12)을 포함한다.
상기 제 9 플립플롭(FF9)은 상기 송신 기준 클럭(clk_tmref)에 응답하여 상기 제 1 위상 감지 신호(phdet1)를 래치하여 상기 제 5 위상 감지 신호(phdet5)를 출력한다. 상기 제 10 플립플롭(FF10)은 상기 송신 기준 클럭(clk_tmref)에 응답하여 상기 제 2 위상 감지 신호(phdet2)를 래치하여 상기 제 6 위상 감지 신호(phdet6)를 출력한다. 상기 제 11 플립플롭(FF11)은 상기 송신 기준 클럭(clk_tmref)에 응답하여 상기 제 3 위상 감지 신호(phdet3)를 래치하여 상기 제 7 위상 감지 신호(phdet7)를 출력한다. 상기 제 12 플립플롭(FF12)은 상기 제 4 위상 감지 신호(phdet4)를 래치하여 상기 제 8 위상 감지 신호(phdet8)를 출력한다.
이와 같은 구성에 의해, 상기 위상 감지 수단(20)은 상기 제 1 내지 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3), 상기 중계 기준 클럭(clk_rlyref) 및 상기 송신 기준 클럭(clk_tmref)이 제공하는 송신기의 클럭의 위상 정보와 상기 수신 기준 클럭(clk_rcref)이 제공하는 수신기의 클럭의 위상 정보를 입력 받아, 이들의 위상차 정보를 추출한다. 즉, 상기 제 1 내지 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3) 및 상기 중계 기준 클럭(clk_rlyref)이 서로 가지는 위상차에 의해, 상기 수신 기준 클럭(clk_rcref)의 위상 정보가 추출되고, 이후 상기 제 1 내지 제 8 위상 감지 신호(phdet1 ~ phdet8)가 각각 갖는 논리값을 통해 추출된 위상 정보가 표현되는 것이다.
도 5를 참조하면, 이와 같은 상기 위상 감지 수단(20)의 동작을 보다 용이하게 이해할 수 있다. 도 5를 통해, 상기 제 1 ~ 제 3 송신 구동 클럭(clk_tdr1 ~ clk_tdr3)과 상기 중계 기준 클럭(clk_rlyref)의 라이징 에지 시점의 상기 수신 기준 클럭(clk_rcref)의 논리값이 상기 제 1 내지 제 4 플립플롭(FF1 ~ FF4)의 출력 신호의 논리값에 반영되는 것을 볼 수 있다. 그리고 상기 제 1 내지 제 4 위상 감지 신호(phdet1 ~ phdet4)는 상기 제 1 내지 제 4 플립플롭(FF1 ~ FF4)의 출력 신호에 의한 논리값을 갖게 되고, 상기 제 5 내지 제 8 위상 감지 신호(phdet5 ~ phdet8)는 상기 송신 기준 클럭(clk_tmref)의 한 주기 이전의 상기 제 1 내지 제 4 위상 감지 신호(phdet1 ~ phdet4)의 논리값을 갖는 것을 알 수 있다.
도 6은 도 1에 도시한 초기화 수단의 상세 구성도이다.
도시한 바와 같이, 상기 초기화 수단(30)은 제 13 내지 제 15 플립플롭(FF13 ~ FF15)을 포함한다.
상기 제 13 플립플롭(FF13)은 상기 제 14 플립플롭(FF14)의 출력 신호에 응답하여 리셋되고, 상기 초기화 제어 신호(inicnt)에 응답하여 외부 공급전원(VDD)을 래치한다. 상기 제 14 플립플롭(FF14)은 상기 중계 기준 클럭(clk_rlyref)에 응답하여 상기 제 13 플립플롭(FF13)의 출력 신호를 래치한다. 상기 제 15 플립플롭(FF15)은 상기 중계 기준 클럭(clk_rlyref)에 응답하여 상기 제 14 플립플롭(FF14)의 출력 신호를 래치하여 상기 판별 초기화 신호(dtginit)를 출력한다.
이와 같이 구성되는 상기 초기화 수단(30)으로부터 생성되는 상기 판별 초기화 신호(dtginit)는 상기 초기화 제어 신호(inicnt)가 펄스 형태로 인에이블 된 이후, 상기 중계 기준 클럭(clk_rlyref)의 한 주기에 해당하는 시간 동안 인에이블 되는 펄스 형태를 갖는다. 이처럼 상기 판별 초기화 신호(dtginit)가 펄스 형태로 생성되는 것은 상기 판별 초기화 신호(dtginit)가 인에이블 되기 이전에 상기 제 14 플립플롭(FF14)의 출력 신호가 이미 상기 제 13 플립플롭(FF13)을 리셋시키기 때문이다.
도 7은 도 1에 도시한 타이밍 판별 수단의 상세 구성도이다.
도시한 바와 같이, 상기 타이밍 판별 수단(40)은 상태 판별부(410), 제 1 신호 생성부(420), 제 2 신호 생성부(430) 및 제 3 신호 생성부(440)를 포함한다.
상기 상태 판별부(410)는 상기 제 1 내지 제 8 위상 감지 신호(phdet1 ~ phdet8)를 조합하여 먹스 제어 신호(mxcnt), 제 1 판별 신호(dtg1) 및 제 2 판별 신호(dtg2)를 생성한다. 상기 상태 판별부(410)는 제 3 내지 제 16 인버터(IV3 ~ IV16) 및 제 2 내지 제 16 낸드게이트(ND2 ~ ND16)를 포함한다.
상기 제 3 인버터(IV3)는 상기 제 4 위상 감지 신호(phdet4)를 입력 받는다. 상기 제 2 낸드게이트(ND2)는 상기 제 3 위상 감지 신호(phdet3)와 상기 제 3 인버터(IV3)의 출력 신호를 입력 받는다. 상기 제 4 인버터(IV4)는 상기 제 2 낸드게이트(ND2)의 출력 신호를 입력 받는다. 상기 제 3 낸드게이트(ND3)는 상기 제 7 위상 감지 신호(phdet7)와 상기 제 8 위상 감지 신호(phdet8)를 입력 받는다. 상기 제 5 인버터(IV5)는 상기 제 3 낸드게이트(ND3)의 출력 신호를 입력 받는다. 상기 제 4 낸드게이트(ND4)는 상기 제 4 인버터(IV4)의 출력 신호와 상기 제 5 인버터(IV5)의 출력 신호를 입력 받아 상기 제 1 판별 신호(dtg1)를 출력한다.
상기 제 5 낸드게이트(ND5)는 상기 제 3 위상 감지 신호(phdet3)와 상기 제 4 위상 감지 신호(phdet4)를 입력 받는다. 상기 제 7 인버터(IV7)는 상기 제 8 위 상 감지 신호(phdet8)를 입력 받는다. 상기 제 6 낸드게이트(ND6)는 상기 제 7 위상 감지 신호(phdet7)와 상기 제 7 인버터(IV7)의 출력 신호를 입력 받는다. 상기 제 8 인버터(IV8)는 상기 제 6 낸드게이트(ND6)의 출력 신호를 입력 받는다. 상기 제 7 낸드게이트(ND7)는 상기 제 6 인버터(IV6)의 출력 신호와 상기 제 8 인버터(IV8)의 출력 신호를 입력 받아 상기 제 2 판별 신호(dtg2)를 출력한다. 상기 제 8 낸드게이트(ND8)는 상기 제 1 판별 신호(dtg1)와 상기 제 2 판별 신호(dtg2)를 입력 받는다. 상기 제 9 인버터(IV9)는 상기 제 8 낸드게이트(ND8)의 출력 신호를 입력 받는다.
상기 제 10 인버터(IV10)는 상기 제 1 위상 감지 신호(phdet1)를 입력 받는다. 상기 제 9 낸드게이트(ND9)는 상기 제 10 인버터(IV10)의 출력 신호와 상기 제 2 위상 감지 신호(phdet2)를 입력 받는다. 상기 제 11 인버터(IV11)는 상기 제 9 낸드게이트(ND9)의 출력 신호를 입력 받는다. 상기 제 10 낸드게이트(ND10)는 상기 제 5 위상 감지 신호(phdet5)와 상기 제 6 위상 감지 신호(phdet6)를 입력 받는다. 상기 제 12 인버터(IV12)는 상기 제 10 낸드게이트(ND10)의 출력 신호를 입력 받는다. 상기 제 11 낸드게이트(ND11)는 상기 제 11 인버터(IV11)의 출력 신호와 상기 제 12 인버터(IV12)의 출력 신호를 입력 받는다.
상기 제 12 낸드게이트(ND12)는 상기 제 1 위상 감지 신호(phdet1)와 상기 제 2 위상 감지 신호(phdet2)를 입력 받는다. 상기 제 13 인버터(IV13)는 상기 제 12 낸드게이트(ND12)의 출력 신호를 입력 받는다. 상기 제 14 인버터(IV14)는 상기 제 5 위상 감지 신호(phdet5)를 입력 받는다. 상기 제 13 낸드게이트(ND13)는 상기 제 14 인버터(IV14)의 출력 신호와 상기 제 6 위상 감지 신호(phdet6)를 입력 받는다. 상기 제 15 인버터(IV15)는 상기 제 13 낸드게이트(ND13)의 출력 신호를 입력 받는다. 상기 제 14 낸드게이트(ND14)는 상기 제 13 인버터(IV13)의 출력 신호와 상기 제 15 인버터(IV15)의 출력 신호를 입력 받는다. 상기 제 15 낸드게이트(ND15)는 상기 제 11 낸드게이트(ND11)의 출력 신호와 상기 제 14 낸드게이트(ND14)의 출력 신호를 입력 받는다. 상기 제 16 인버터(IV16)는 상기 제 15 낸드게이트(ND15)의 출력 신호를 입력 받는다. 상기 제 16 낸드게이트(ND16)는 상기 제 9 인버터(IV9)의 출력 신호와 상기 제 16 인버터(IV16)의 출력 신호를 입력 받아 상기 먹스 제어 신호(mxcnt)를 출력한다.
상기 제 1 신호 생성부(420)는 상기 먹스 제어 신호(mxcnt), 상기 판별 초기화 신호(dtginit) 및 상기 중계 기준 클럭(clk_rlyref)에 응답하여 상기 제 1 판별 신호(dtg1) 및 상기 제 1 클럭 선택 신호(cksel1)로부터 상기 제 2 클럭 선택 신호(cksel2)를 생성한다. 상기 제 1 신호 생성부(420)는 제 17 및 제 18 인버터(IV17, IV18), 제 17 낸드게이트(ND17), 제 1 및 제 2 먹스(MUX1, MUX2) 및 제 16 플립플롭(FF16)을 포함한다.
상기 제 17 인버터(IV17)는 상기 제 1 판별 신호(dtg1)를 입력 받는다. 상기 제 17 낸드게이트(ND17)는 상기 제 17 인버터(IV17)의 출력 신호와 상기 제 1 클럭 선택 신호(cksel1)를 입력 받는다. 상기 제 18 인버터(IV18)는 상기 제 17 낸드게이트(ND17)의 출력 신호를 입력 받는다. 상기 제 1 먹스(MUX1)는 상기 먹스 제어 신호(mxcnt)에 응답하여 상기 제 18 인버터(IV18)의 출력 신호 또는 상기 제 2 클 럭 선택 신호(cksel2)를 선택적으로 통과시킨다. 상기 제 2 먹스(MUX2)는 상기 판별 초기화 신호(dtginit)에 응답하여 상기 제 1 먹스(MUX1)의 출력 신호 또는 그라운드 전원(VSS)을 선택적으로 통과시킨다. 상기 제 16 플립플롭(FF16)은 상기 중계 기준 클럭(clk_rlyref)에 응답하여 상기 제 2 먹스(MUX2)의 출력 신호를 래치하여 상기 제 2 클럭 선택 신호(cksel2)를 출력한다.
상기 제 2 신호 생성부(430)는 상기 먹스 제어 신호(mxcnt), 상기 판별 초기화 신호(dtginit) 및 상기 중계 기준 클럭(clk_rlyref)에 응답하여 상기 제 2 판별 신호(dtg2) 및 상기 중계 데이터 선택 신호(rdsel)로부터 상기 제 1 클럭 선택 신호(cksel1)를 생성한다. 상기 제 2 신호 생성부(430)는 제 19 및 제 20 인버터(IV19 ~ IV20), 제 18 낸드게이트(ND18), 제 3 및 제 4 먹스(MUX3, MUX4) 및 제 17 플립플롭(FF17)을 포함한다.
상기 제 19 인버터(IV19)는 상기 제 2 판별 신호(dtg2)를 입력 받는다. 상기 제 20 인버터(IV20)는 상기 중계 데이터 선택 신호(rdsel)를 입력 받는다. 상기 제 18 낸드게이트(ND18)는 상기 제 19 인버터(IV19)의 출력 신호와 상기 제 20 인버터(IV20)의 출력 신호를 입력 받는다. 상기 제 3 먹스(MUX3)는 상기 먹스 제어 신호(mxcnt)에 응답하여 상기 제 18 낸드게이트(ND18)의 출력 신호 또는 상기 제 1 클럭 선택 신호(cksel1)를 선택적으로 통과시킨다. 상기 제 4 먹스(MUX4)는 상기 판별 초기화 신호(dtginit)에 응답하여 상기 제 3 먹스(MUX3)의 출력 신호 또는 상기 외부 공급전원(VDD)을 선택적으로 통과시킨다. 상기 제 17 플립플롭(FF17)은 상기 중계 기준 클럭(clk_rlyref)에 응답하여 상기 제 4 먹스(MUX4)의 출력 신호를 래치하여 상기 제 1 클럭 선택 신호(cksel1)를 출력한다.
상기 제 3 신호 생성부(440)는 상기 먹스 제어 신호(mxcnt), 상기 판별 초기화 신호(dtginit) 및 상기 중계 기준 클럭(clk_rlyref)에 응답하여 상기 제 1 내지 제 5 위상 감지 신호(phdet1 ~ phdet5) 및 상기 제 1 및 제 2 클럭 선택 신호(cksel1, cksel2)로부터 상기 중계 데이터 선택 신호(rdsel)를 생성한다. 상기 제 3 신호 생성부(440)는 제 21 내지 제 25 인버터(IV21 ~ IV25), 제 19 내지 제 23 낸드게이트(ND19 ~ ND23), 제 5 및 제 6 먹스(MUX5, MUX6) 및 제 18 플립플롭(FF18)을 포함한다.
상기 제 21 인버터(IV21)는 상기 제 4 위상 감지 신호(phdet4)를 입력 받는다. 상기 제 19 낸드게이트(ND19)는 상기 제 1 클럭 선택 신호(cksel1)와 상기 제 21 인버터(IV21)의 출력 신호를 입력 받는다. 상기 제 22 인버터(IV22)는 상기 제 2 클럭 선택 신호(cksel2)를 입력 받는다. 상기 제 20 낸드게이트(ND20)는 상기 제 19 낸드게이트(ND19)의 출력 신호, 상기 제 22 인버터(IV22)의 출력 신호 및 상기 제 5 위상 감지 신호(phdet5)를 입력 받는다. 상기 제 5 먹스(MUX5)는 상기 먹스 제어 신호(mxcnt)에 응답하여 상기 제 20 낸드게이트(ND20)의 출력 신호 또는 상기 중계 데이터 선택 신호(rdsel)를 선택적으로 통과시킨다. 상기 제 21 낸드게이트(ND21)는 상기 제 1 위상 감지 신호(phdet1)와 상기 제 2 위상 감지 신호(phdet2)를 입력 받는다. 상기 제 23 인버터(IV23)는 상기 제 21 낸드게이트(ND21)의 출력 신호를 입력 받는다. 상기 제 22 낸드게이트(ND22)는 상기 제 3 위상 감지 신호(phdet3)와 상기 제 4 위상 감지 신호(phdet4)를 입력 받는다. 상기 제 24 인버터(IV24)는 상기 제 22 낸드게이트(ND22)의 출력 신호를 입력 받는다. 상기 제 23 낸드게이트(ND23)는 상기 제 23 인버터(IV23)의 출력 신호와 상기 제 24 인버터(IV24)의 출력 신호를 입력 받는다. 상기 제 25 인버터(IV25)는 상기 제 23 낸드게이트(ND23)의 출력 신호를 입력 받는다. 상기 제 6 먹스(MUX6)는 상기 판별 초기화 신호(dtginit)에 응답하여 상기 제 25 인버터(IV25)의 출력 신호 또는 상기 제 5 먹스(MUX5)의 출력 신호를 선택적으로 통과시킨다. 상기 제 18 플립플롭(FF18)은 상기 중계 기준 클럭(clk_rlyref)에 응답하여 상기 제 6 먹스(MUX6)의 출력 신호를 래치하여 상기 중계 데이터 선택 신호(rdsel)를 출력한다.
이와 같이 구성된 상기 타이밍 판별 수단(40)의 초기 동작시, 상기 제 1 내지 제 4 위상 감지 신호(phdet1 ~ phdet4)의 논리값이 (1, 1, 1, 1)이면 상기 제 1 클럭 선택 신호(cksel1), 상기 제 2 클럭 선택 신호(cksel2) 및 상기 중계 데이터 선택 신호(rdsel)는 (1, 0, 1)의 논리값을 갖는다. 반면에, 상기 제 1 내지 제 4 위상 감지 신호(phdet1 ~ phdet4)의 논리값에 어느 하나라도 ‘0’이 포함되면 상기 중계 데이터 선택 신호(rdsel)의 논리값은 ‘0’이 된다.
이후의 상기 타이밍 판별 수단(40)의 동작은 아래의 상태표를 참조하도록 한다. 아래 상태표는 상기 제 1 내지 제 8 위상 감지 신호(phdet1 ~ phdet8)의 논리값이 변화하는 것과, 그에 따라 상기 제 1 및 제 2 클럭 선택 신호(cksel1, cksel2)와 상기 중계 데이터 선택 신호(rdsel)의 논리값이 변화하는 것을 예시적으로 나타낸다. 상태표의 각 행은 상기 중계 기준 클럭(clk_rlyref)의 라이징 에지 타임을 기준으로 나타나는 각 신호들의 논리값을 나타내며, 따라서 위의 행은 아래 의 행의 전 상태가 된다. 상기 제 5 내지 제 8 위상 감지 신호(phdet5 ~ phdet8)의 논리값들은 위의 행의 상기 제 1 내지 제 4 위상 감지 신호(phdet1 ~ phdet4)의 논리값들과 같다는 것을 알 수 있다.
[상태표]
| phdet1 phdet2 phdet3 phdet4 | Phdet5 phdet6 phdet7 phdet8 | cksel1 cksel2 rdsel |
| 1 1 1 0 | 1 1 1 1 | 1 1 1 |
| 1 1 1 1 | 1 1 1 0 | 1 0 1 |
| 0 1 1 1 | 1 1 1 1 | 1 0 0 |
| 1 1 1 1 | 0 1 1 1 | 1 0 1 |
| 1 1 1 0 | 1 1 1 1 | 1 1 1 |
| 1 1 1 1 | 1 1 1 0 | 1 0 1 |
상기 상태표에 나타낸 것과 같은 경우에, 상기 먹스 제어 신호(mxcnt)의 논리값은 항상 ‘1’이다. 상기 제 1 클럭 선택 신호(cksel1)는 상기 제 3 위상 감지 신호(phdet3), 상기 제 4 위상 감지 신호(phdet4), 상기 제 7 위상 감지 신호(phdet7) 및 상기 제 8 위상 감지 신호(phdet8)의 논리값이 (1, 1, 1, 0)이고, 전 상태의 상기 중계 데이터 선택 신호(rdsel)의 논리값이 ‘0’일 때 ‘1’의 논리값을 갖고, 그 외의 경우에는 ‘0’의 논리값을 갖는다. 여기에서는 상기 제 1 클럭 선택 신호(cksel1)의 논리값이 ‘0’인 경우는 제시하지 않았다. 상기 제 2 클럭 선택 신호(cksel2)는 상기 제 3 위상 감지 신호(phdet3), 상기 제 4 위상 감지 신호(phdet4), 상기 제 7 위상 감지 신호(phdet7) 및 상기 제 8 위상 감지 신호(phdet8)의 논리값이 (1, 0, 1, 1)이고, 전 상태의 상기 제 1 클럭 선택 신호(cksel1)의 논리값이 ‘1’일 때 ‘1’의 논리값을 갖고, 그 외의 경우에는 ‘0’의 논리값을 갖는다. 그리고 상기 중계 데이터 선택 신호(rdsel)는 상기 제 2 클 럭 선택 신호(cksel2)의 논리값이 ‘0’이고, 상기 제 1 클럭 선택 신호(cksel1)의 논리값이 ‘0’이거나 상기 제 4 위상 감지 신호(phdet4)의 논리값이 ‘1’이며, 상기 제 5 위상 감지 신호(phdet5)의 논리값이 ‘1’일 때 ‘0’의 논리값을 갖고, 그 외의 경우에는 ‘1’의 논리값을 갖는다.
이처럼, 상기 타이밍 판별 수단(40)은 상기 제 1 내지 제 8 위상 감지 신호(phdet1 ~ phdet8)에 의해 전달되는 수신기의 클럭과 송신기의 클럭의 위상 정보에 대응하여 각각 인에이블 되는 상기 제 1 클럭 선택 신호(cksel1), 상기 제 2 클럭 선택 신호(cksel2) 및 상기 중계 데이터 선택 신호(rdsel)를 생성한다. 이후, 상기 제 1 및 제 2 클럭 선택 신호(cksel1, cksel2)는 상기 스위칭 수단(50)에 전달되어 클럭의 타이밍을 결정하는 기능을 수행하고, 상기 중계 데이터 선택 신호(rdsel)는 상기 데이터 중계 수단(60)에 전달되어 데이터의 전송 타이밍을 결정하는 기능을 수행한다.
도 8은 도 1에 도시한 스위칭 수단의 상세 구성도이다.
도시한 바와 같이, 상기 스위칭 수단(50)은 제 1 스위칭부(510) 및 제 2 스위칭부(520)를 포함한다.
상기 제 1 스위칭부(510)는 상기 제 1 클럭 선택 신호(cksel1)에 응답하여 상기 제 1 수신 구동 클럭(clk_rdr1) 또는 상기 제 2 수신 구동 클럭(clk_rdr2)을 선택적으로 상기 제 2 중계 제어 클럭(clk_rlycnt2)으로서 출력한다. 상기 제 1 스위칭부(510)는 제 7 먹스(MUX7) 및 제 13 버퍼(BUF13)를 포함한다.
상기 제 7 먹스(MUX7)는 상기 제 1 클럭 선택 신호(cksel1)에 응답하여 상기 제 1 수신 구동 클럭(clk_rdr1) 또는 상기 제 2 수신 구동 클럭(clk_rdr2)을 선택적으로 통과시킨다. 상기 제 13 버퍼(BUF13)는 상기 제 7 먹스(MUX7)의 출력 신호를 입력 받아 상기 제 2 중계 제어 클럭(clk_rlycnt2)을 출력한다.
상기 제 2 스위칭부(520)는 상기 제 2 클럭 선택 신호(cksel2)에 응답하여 상기 제 1 수신 구동 클럭(clk_rdr1) 또는 상기 제 2 수신 구동 클럭(clk_rdr2)을 선택적으로 상기 제 3 중계 제어 클럭(clk_rlycnt3)으로서 출력한다. 상기 제 2 스위칭부(520)는 제 8 먹스(MUX8) 및 제 14 버퍼(BUF14)를 포함한다.
상기 제 8 먹스(MUX8)는 상기 제 2 클럭 선택 신호(cksel2)에 응답하여 상기 제 1 수신 구동 클럭(clk_rdr1) 또는 상기 제 2 수신 구동 클럭(clk_rdr2)을 선택적으로 통과시킨다. 상기 제 14 버퍼(BUF14)는 상기 제 8 먹스(MUX8)의 출력 신호를 입력 받아 상기 제 3 중계 제어 클럭(clk_rlycnt3)을 출력한다.
앞서 설명했던 것과 같이, 상기 제 1 수신 구동 클럭(clk_rdr1)과 상기 제 2 수신 구동 클럭(clk_rdr2)은 서로 반주기만큼의 위상차를 갖는다. 그리고 상기 제 1 클럭 선택 신호(cksel1)와 상기 제 2 클럭 선택 신호(cksel2)는 상기 위상 감지 수단(20)과 상기 타이밍 판별 수단(40)의 동작에 의해 인에이블 여부가 결정된다. 즉, 수신기 클럭과 송신기 클럭의 위상 상태에 따라 각각 인에이블 여부가 결정되는 상기 제 1 및 제 2 클럭 선택 신호(cksel2)에 의해 상기 제 2 및 제 3 중계 제어 클럭(clk_rlycnt2, clk_rlycnt3)의 타이밍이 결정되며, 이와 같은 형태로 발생하는 상기 제 2 및 제 3 중계 제어 클럭(clk_rlycnt2, clk_rlycnt3)은 이후 상기 데이터 중계 수단(60)에 전달되어 데이터의 중계 타이밍을 결정하는 중요한 요소로 서 작용하게 된다.
도 9는 도 1에 도시한 데이터 중계 수단의 상세 구성도이다.
도시한 바와 같이, 상기 데이터 중계 수단(60)은 수신 데이터 중계부(610) 및 멀티 레벨 수신 데이터 중계부(620)를 포함한다.
상기 수신 데이터 중계부(610)는 상기 중계 기준 클럭(clk_rlyref), 상기 중계 데이터 선택 신호(rdsel) 및 상기 제 1 내지 제 3 중계 제어 클럭(clk_rlycnt1 ~ clk_rlycnt3)에 응답하여 상기 수신 데이터(d_rcv)를 상기 송신 데이터(d_tmt)로서 출력한다. 상기 수신 데이터 중계부(610)는 제 19 내지 제 22 플립플롭(FF19 ~ FF22) 및 제 9 먹스(MUX9)를 포함한다.
상기 제 19 플립플롭(FF19)은 상기 제 1 중계 제어 클럭(clk_rlycnt1)에 응답하여 상기 수신 데이터(d_rcv)를 래치한다. 상기 제 20 플립플롭(FF20)은 상기 제 2 중계 제어 클럭(clk_rlycnt2)에 응답하여 상기 제 19 플립플롭(FF19)의 출력 신호를 래치한다. 상기 제 21 플립플롭(FF21)은 상기 제 3 중계 제어 클럭(clk_rlycnt3)에 응답하여 상기 제 20 플립플롭(FF20)의 출력 신호를 래치한다. 상기 제 9 먹스(MUX9)는 상기 중계 데이터 선택 신호(rdsel)에 응답하여 상기 제 20 플립플롭(FF20)의 출력 신호 또는 상기 제 21 플립플롭(FF21)의 출력 신호를 통과시킨다. 상기 제 22 플립플롭(FF22)은 상기 중계 기준 클럭(clk_rlyref)에 응답하여 상기 제 9 먹스(MUX9)의 출력 신호를 래치하여 상기 송신 데이터(d_tmt)를 출력한다.
상기 멀티 레벨 수신 데이터 중계부(620)는 상기 멀티 레벨 데이터 인에이블 신호(mlden), 상기 중계 기준 클럭(clk_rlyref), 상기 중계 데이터 선택 신호(rdsel) 및 상기 제 1 내지 제 3 중계 제어 클럭(clk_rlycnt1 ~ clk_rlycnt3)에 응답하여 상기 멀티 레벨 수신 데이터(d_mlrcv)를 상기 멀티 레벨 송신 데이터(d_mltmt)로서 출력한다. 상기 멀티 레벨 수신 데이터 중계부(620)는 제 24 내지 제 27 낸드게이트(ND24 ~ ND27), 상기 제 26 내지 제 29 인버터(IV26 ~ IV29), 제 23 내지 제 26 플립플롭(FF23 ~ FF26) 및 제 10 먹스(MUX10)를 포함한다.
상기 제 24 낸드게이트(ND24)는 상기 멀티 레벨 데이터 인에이블 신호(mlden)와 상기 제 1 중계 제어 클럭(clk_rlycnt1)을 입력 받는다. 상기 제 26 인버터(IV26)는 상기 제 24 낸드게이트(ND24)의 출력 신호를 입력 받는다. 상기 제 23 플립플롭(FF23)은 상기 제 26 인버터(IV26)의 출력 신호에 응답하여 상기 멀티 레벨 수신 데이터(d_mlrcv)를 래치한다. 상기 제 25 낸드게이트(ND25)는 상기 멀티 레벨 데이터 인에이블 신호(mlden)와 상기 제 2 중계 제어 클럭(clk_rlycnt2)을 입력 받는다. 상기 제 27 인버터(IV27)는 상기 제 25 낸드게이트(ND25)의 출력 신호를 입력 받는다. 상기 제 24 플립플롭(FF24)은 상기 제 27 인버터(IV27)의 출력 신호에 응답하여 상기 제 23 플립플롭(FF23)의 출력 신호를 래치한다.
상기 제 26 낸드게이트(ND26)는 상기 멀티 레벨 데이터 인에이블 신호(mlden)와 상기 제 3 중계 제어 클럭(clk_rlycnt3)을 입력 받는다. 상기 제 28 인버터(IV28)는 상기 제 26 낸드게이트(ND26)의 출력 신호를 입력 받는다. 상기 제 25 플립플롭(FF25)은 상기 제 28 인버터(IV28)의 출력 신호에 응답하여 상기 제 24 플립플롭(FF24)의 출력 신호를 래치한다. 상기 제 10 먹스(MUX10)는 상기 중계 데 이터 선택 신호(rdsel)에 응답하여 상기 제 24 플립플롭(FF24)의 출력 신호 또는 상기 제 25 플립플롭(FF25)의 출력 신호를 선택적으로 통과시킨다. 상기 제 27 낸드게이트(ND27)는 상기 멀티 레벨 데이터 인에이블 신호(mlden)와 상기 중계 기준 클럭(clk_rlyref)을 입력 받는다. 상기 제 29 인버터(IV29)는 상기 제 27 낸드게이트(ND27)의 출력 신호를 입력 받는다. 상기 제 26 플립플롭(FF26)은 상기 제 29 인버터(IV29)의 출력 신호에 응답하여 상기 제 10 먹스(MUX10)의 출력 신호를 래치하여 상기 멀티 레벨 송신 데이터(d_mltmt)를 출력한다.
이와 같은 구성에 의해, 상기 멀티 레벨 수신 데이터 중계부(620)는 상기 멀티 레벨 데이터 인에이블 신호(mlden)가 인에이블 되는 경우에만 데이터 중계 동작을 수행한다. 상기 제 1 내지 제 3 중계 제어 클럭(clk_rlycnt1 ~ clk_rlycnt3)과 상기 중계 데이터 선택 신호(rdsel)는 각각 상기 수신 데이터(d_rcv) 또는 상기 멀티 레벨 수신 데이터(d_mlrcv)가 상기 수신 데이터(d_rcv) 또는 상기 멀티 레벨 수신 데이터(d_mlrcv)로서 출력되는 타이밍에 대한 정보를 담고 있으므로, 상기 수신 데이터 중계부(610)와 상기 멀티 레벨 수신 데이터 중계부(620) 내의 각각의 플립플롭의 래치 타이밍을 적절히 제어하는 기능을 수행한다. 즉, 상기 송신 데이터(d_tmt)와 상기 멀티 레벨 송신 데이터(d_mltmt)는 수신기의 클럭과 송신기의 클럭 간의 위상차에 따라 그 출력 타이밍이 결정되므로, 수신기의 클럭과 송신기의 클럭 간의 위상차가 보정되는 결과가 발생한다.
도 10은 도 1에 도시한 데이터 중계 장치를 구비하는 반도체 집적 회로의 구성을 나타낸 일 예시도이다.
도시한 바와 같이, 본 발명의 반도체 집적 회로는 제 1 PLL 회로(1), 수신기(2), 제 2 PLL 회로(3), 송신기(4), 상기 데이터 중계 장치(5) 및 저장 수단(6)을 포함한다.
상기 제 1 PLL 회로(1)는 제 1 PLL 클럭(clk_pll1)을 생성한다. 상기 수신기(2)는 칩 외부의 데이터(d_ext)를 수신하여 상기 제 1 PLL 클럭(clk_pll1)에 동기시킨다. 상기 제 2 PLL 회로(3)는 제 2 PLL 클럭(clk_pll)을 생성한다. 상기 송신기(4)는 칩 내부의 데이터(d_int)를 칩 외부로 송신한다. 상기 데이터 중계 장치(5)는 상기 제 1 PLL 클럭(clk_pll1)과 상기 제 2 PLL 클럭(clk_pll2)의 위상차에 따라 상기 저장 수단(6)에서 출력되는 수신 데이터(d_rcv)를 지연시켜 상기 송신 데이터(d_tmt)로서 상기 송신기(4)에 전송한다. 상기 저장 수단(6)은 상기 제 1 PLL 클럭(clk_pll1)의 제어에 따라 동작하며, 상기 수신기(2)로부터 전달되는 상기 수신 데이터(d_rcv)를 저장하는 기능을 수행한다. 상기 저장 수단(6)은 상기 반도체 집적 회로가 반도체 메모리 장치일 경우 메모리 셀 블록일 수 있다.
도 11은 도 1에 도시한 데이터 중계 장치를 구비하는 반도체 집적 회로의 구성을 나타낸 다른 예시도이다.
도시한 바와 같이, 본 발명의 반도체 집적 회로는 제 1 PLL 회로(1), 수신기(2), 제 2 PLL 회로(3), 송신기(4), 상기 데이터 중계 장치(5) 및 저장 수단(6)을 포함한다.
상기 제 1 PLL 회로(1)는 제 1 PLL 클럭(clk_pll1)을 생성한다. 상기 수신기(2)는 칩 외부의 데이터(d_ext)를 수신하여 상기 제 1 PLL 클럭(clk_pll1)에 동 기시킨다. 상기 제 2 PLL 회로(3)는 제 2 PLL 클럭(clk_pll)을 생성한다. 상기 송신기(4)는 칩 내부의 데이터(d_int)를 칩 외부로 송신한다. 상기 데이터 중계 장치(5)는 상기 제 1 PLL 클럭(clk_pll1)과 상기 제 2 PLL 클럭(clk_pll2)의 위상차에 따라 상기 수신기(2)에서 출력되는 수신 데이터(d_rcv)를 지연시켜 송신 데이터(d_tmt)로서 출력한다. 상기 저장 수단(6)은 상기 제 2 PLL 클럭(clk_pll2)의 제어에 따라 동작하며, 상기 데이터 중계 장치(5)로부터 전달되는 상기 송신 데이터(d_tmt)를 저장한 후 상기 송신기(4)에 전달한다. 상기 저장 수단(6)은 상기 반도체 집적 회로가 반도체 메모리 장치일 경우 메모리 셀 블록일 수 있다.
두 가지 실시예를 통해 나타낸 반도체 집적 회로에서, 상기 수신기(2)와 상기 송신기(4)의 클럭이 각각 다른 토글 타이밍을 갖게 되면, 상기 수신기(2)로부터 송신기(4)로의 데이터 전송 동작은 안정성이 저하된다. 그러나 본 발명의 데이터 중계 장치(5)는 상기 제 1 PLL 클럭(clk_pll1)과 상기 제 2 PLL 클럭(clk_pll2)의 위상차에 대응하여 데이터를 중계하므로, 반도체 집적 회로의 데이터 송수신 동작의 안정성이 향상된다. 따라서 반도체 집적 회로는 보다 용이하게 고속화 구현될 수 있게 된다.
즉, 본 발명의 데이터 중계 장치에서, 클럭 구동 수단은 수신기의 클럭과 송신기의 클럭을 제공 받아, 이를 구동 및 분배하는 기능을 수행한다. 그리고 위상 감지 수단은 수신기의 클럭과 송신기의 클럭의 위상차를 감지하여 위상차에 대한 정보를 복수 개의 위상 감지 신호에 담아 출력한다. 이 때 출력되는 복수 개의 위상 감지 신호는 타이밍 판별 수단에 전달되고, 타이밍 판별 수단은 복수개의 위상 감지 신호로부터 전달되는 위상차 정보에 따라 각각 인에이블 되는 제 1 및 제 2 클럭 선택 신호와 중계 데이터 선택 신호를 생성한다. 제 1 및 제 2 클럭 선택 신호는 스위칭 수단에 전달되어 중계 제어 클럭들을 생성하는 기능을 수행한다. 이 때 생성되는 중계 제어 클럭들과 상기 중계 데이터 선택 신호는 각각 데이터 중계 수단에서 수신 데이터의 전송 타이밍을 제어하는 기능을 수행한다. 상기 데이터 중계 수단은 멀티 레벨 데이터 전송 동작 여부에 따라 멀티 레벨 수신 데이터를 중계하는 동작도 수행할 수 있다.
이와 같이, 본 발명의 데이터 중계 장치는 수신기의 데이터가 송신기의 클럭에 동기될 수 있도록 데이터의 타이밍을 적절히 제어할 수 있다. 따라서 데이터의 송수신 동작에 있어서 안정성이 현저히 향상되는 결과가 창출된다. 또한 이와 같은 데이터 중계 장치를 구비하는 반도체 집적 회로는 고속 동작을 위해 구비되는 PLL 회로를 활용하는 데에 있어서의 기술적 한계를 극복할 수 있게 되며, 고속화 동작시에도 안정적인 품질을 확보할 수 있게 된다.
이와 같이, 본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
도 1은 본 발명의 일 실시예에 따른 데이터 중계 장치의 구성을 나타낸 블록도,
도 2는 도 1에 도시한 클럭 구동 수단의 상세 구성도,
도 3은 도 2에 도시한 클럭 구동 수단의 동작을 설명하기 위한 타이밍도,
도 4는 도 1에 도시한 위상 감지 수단의 상세 구성도,
도 5는 도 4에 도시한 위상 감지 수단의 동작을 설명하기 위한 타이밍도,
도 6은 도 1에 도시한 초기화 수단의 상세 구성도,
도 7은 도 1에 도시한 타이밍 판별 수단의 상세 구성도,
도 8은 도 1에 도시한 스위칭 수단의 상세 구성도,
도 9는 도 1에 도시한 데이터 중계 수단의 상세 구성도,
도 10은 도 1에 도시한 데이터 중계 장치를 구비하는 반도체 집적 회로의 구성을 나타낸 일 예시도,
도 11은 도 1에 도시한 데이터 중계 장치를 구비하는 반도체 집적 회로의 구성을 나타낸 다른 예시도이다.
<도면의 주요 부분에 대한 부호 설명>
10 : 클럭 구동 수단 20 : 위상 감지 수단
30 : 초기화 수단 40 : 타이밍 판별 수단
50 : 스위칭 수단 60 : 데이터 중계 수단
70 : 데이터 중계 제어 수단
Claims (30)
- 송신기로부터 출력된 클럭과 수신기로부터 출력된 클럭의 위상차를 감지하여 복수 개의 위상 감지 신호를 생성하는 위상 감지 수단;상기 복수 개의 위상 감지 신호에 응답하여 상기 송신기와 상기 수신기의 클럭 타이밍 차이를 판별하여 중계 데이터 선택 신호 및 중계 제어 클럭을 출력하는 데이터 중계 제어 수단; 및상기 중계 데이터 선택 신호 및 상기 중계 제어 클럭에 응답하여 상기 수신기의 데이터를 상기 송신기에 전달하는 데이터 중계 수단;을 포함하는 것을 특징으로 하는 데이터 중계 장치.
- 제 1 항에 있어서,상기 송신기로부터 출력된 클럭은 복수 개의 송신 구동 클럭, 중계 기준 클럭 및 송신 기준 클럭을 포함하고, 상기 수신기로부터 전달된 클럭은 수신 기준 클럭을 포함하며,상기 위상 감지 수단은 상기 복수 개의 송신 구동 클럭과 상기 중계 기준 클럭 각각의 라이징 에지 타임에 상기 수신 기준 클럭의 레벨을 감지하는 에지 트리거를 포함하는 것을 특징으로 하는 데이터 중계 장치.
- 제 2 항에 있어서,상기 위상 감지 수단은,상기 복수 개의 송신 구동 클럭과 상기 중계 기준 클럭 각각의 토글 타이밍에 동기하여 상기 수신 기준 클럭을 래치하는 제 1 래치부; 및상기 송신 기준 클럭의 토글 타이밍에 동기하여 상기 제 1 래치부로부터 출력되는 복수 개의 신호들을 래치하여 상기 복수 개의 위상 감지 신호를 생성하는 제 2 래치부;를 포함하는 것을 특징으로 하는 데이터 중계 장치.
- 제 2 항에 있어서,상기 수신기로부터 출력된 클럭은 제 1 수신 구동 클럭 및 제 2 수신 구동 클럭을 추가로 포함하고, 상기 중계 제어 클럭은 제 1 중계 제어 클럭 및 제 2 중계 제어 클럭을 포함하며,상기 데이터 중계 제어 수단은,상기 중계 기준 클럭 및 상기 복수 개의 위상 감지 신호에 응답하여 상기 송신기와 상기 수신기의 클럭 타이밍 차이를 판별하여 중계 데이터 선택 신호, 제 1 클럭 선택 신호 및 제 2 클럭 선택 신호를 생성하는 타이밍 판별 수단; 및상기 제 1 클럭 선택 신호 및 상기 제 2 클럭 선택 신호에 응답하여 상기 제 1 수신 구동 클럭 또는 상기 제 2 수신 구동 클럭을 선택적으로 상기 제 1 중계 제어 클럭 및 상기 제 2 중계 제어 클럭으로서 출력하는 스위칭 수단;을 포함는 것을 특징으로 하는 데이터 중계 장치.
- 제 4 항에 있어서,상기 타이밍 판별 수단은, 상기 복수 개의 위상 감지 신호를 다양한 형태로 조합하여 신호들을 생성하고, 이를 상기 중계 기준 클럭의 제어에 따라 상기 제 1 클럭 선택 신호, 상기 제 2 클럭 선택 신호 및 상기 중계 데이터 선택 신호로서 출력하는 것을 특징으로 하는 데이터 중계 장치.
- 제 5 항에 있어서,상기 타이밍 판별 수단은,상기 복수 개의 위상 감지 신호를 조합하여 먹스 제어 신호, 제 1 판별 신호 및 제 2 판별 신호를 생성하는 상태 판별부;상기 먹스 제어 신호 및 상기 중계 기준 클럭에 응답하여 상기 제 1 판별 신호 및 상기 제 1 클럭 선택 신호로부터 상기 제 2 클럭 선택 신호를 생성하는 제 1 신호 생성부;상기 먹스 제어 신호 및 상기 중계 기준 클럭에 응답하여 상기 제 2 판별 신호 및 상기 중계 데이터 선택 신호로부터 상기 제 1 클럭 선택 신호를 생성하는 제 2 신호 생성부; 및상기 먹스 제어 신호 및 상기 중계 기준 클럭에 응답하여 상기 복수 개의 위상 감지 신호, 상기 제 1 클럭 선택 신호 및 상기 제 2 클럭 선택 신호로부터 상기 중계 데이터 선택 신호를 생성하는 제 3 신호 생성부;를 포함하는 것을 특징으로 하는 데이터 중계 장치.
- 제 4 항에 있어서,상기 스위칭 수단은,상기 제 1 클럭 선택 신호에 응답하여 상기 제 1 수신 구동 클럭 또는 상기 제 2 수신 구동 클럭을 선택적으로 상기 제 1 중계 제어 클럭으로서 출력하는 제 1 스위칭부; 및상기 제 2 클럭 선택 신호에 응답하여 상기 제 1 수신 구동 클럭 또는 상기 제 2 수신 구동 클럭을 선택적으로 상기 제 2 중계 제어 클럭으로서 출력하는 제 2 스위칭부;를 포함하는 것을 특징으로 하는 데이터 중계 장치.
- 제 2 항에 있어서,상기 데이터 중계 수단은, 상기 중계 제어 클럭의 제어에 따라 상기 수신기의 데이터를 래치시키고, 상기 중계 데이터 선택 신호의 제어에 따라 래치된 데이터들의 타이밍을 조정한 후, 상기 중계 기준 클럭의 제어에 따라 타이밍 조정된 데이터들을 래치하여 상기 송신기에 전달하는 것을 특징으로 하는 데이터 중계 장치.
- 제 8 항에 있어서,상기 데이터 중계 수단은, 멀티 레벨 데이터 송수신 동작을 정의하는 멀티 레벨 데이터 인에이블 신호에 응답하여 상기 수신기로부터 전달되는 멀티 레벨 수신 데이터를 중계하는 회로 구성을 추가로 포함하는 것을 특징으로 하는 데이터 중계 장치.
- 제 9 항에 있어서,상기 데이터 중계 수단은,상기 중계 기준 클럭, 상기 중계 데이터 선택 신호 및 상기 중계 제어 클럭에 응답하여 상기 수신기의 데이터를 상기 송신기에 전달하는 수신 데이터 중계부; 및상기 멀티 레벨 데이터 인에이블 신호, 상기 중계 기준 클럭, 상기 중계 데이터 선택 신호 및 상기 중계 제어 클럭에 응답하여 상기 멀티 레벨 수신 데이터를 상기 송신기에 전달하는 멀티 레벨 수신 데이터 중계부;를 포함하는 것을 특징으로 하는 데이터 중계 장치.
- 제 6 항에 있어서,상기 중계 기준 클럭 및 초기화 제어 신호에 응답하여 상기 타이밍 판별 수단의 동작을 초기화시키는 판별 초기화 신호를 생성하는 초기화 수단을 추가로 포함하는 것을 특징으로 하는 데이터 중계 장치.
- 삭제
- 제 1 PLL 클럭을 생성하는 제 1 PLL 회로;칩 외부의 데이터를 수신하여 상기 제 1 PLL 클럭에 동기시키는 수신기;상기 제 1 PLL 클럭의 제어에 따라 동작하며, 상기 수신기의 출력 데이터를 저장하는 저장 수단;제 2 PLL 클럭을 생성하는 제 2 PLL 회로;상기 제 1 PLL 클럭과 상기 제 2 PLL 클럭의 위상차에 따라 상기 저장 수단의 출력 데이터를 지연시켜 출력하는 데이터 중계 장치; 및상기 제 2 PLL 클럭에 동기하여 상기 데이터 중계 장치의 출력 데이터를 상기 칩 외부로 송신하는 송신기;를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 13 항에 있어서,상기 제 1 PLL 클럭은 복수 개의 수신기 클럭을 포함하고, 상기 제 2 PLL 클럭은 복수 개의 송신기 클럭을 포함하며,상기 데이터 중계 장치는,상기 복수 개의 수신기 클럭을 구동하여 제 1 수신 구동 클럭, 제 2 수신 구 동 클럭 및 수신 기준 클럭을 생성하고, 상기 복수 개의 송신기 클럭을 구동하여 복수 개의 송신 구동 클럭을 생성하는 클럭 구동 수단;상기 복수 개의 송신 구동 클럭에 응답하여 상기 수신 기준 클럭의 위상을 감지하여 복수 개의 위상 감지 신호를 생성하는 위상 감지 수단;상기 복수 개의 위상 감지 신호에 응답하여 상기 제 1 PLL 클럭과 상기 제 2 PLL 클럭의 위상차를 판별하여 클럭 선택 신호 및 중계 데이터 선택 신호를 생성하는 타이밍 판별 수단;상기 클럭 선택 신호에 응답하여 상기 제 1 수신 구동 클럭 또는 상기 제 2 수신 구동 클럭을 선택적으로 중계 제어 클럭으로서 출력하는 스위칭 수단;상기 중계 데이터 선택 신호 및 상기 중계 제어 클럭에 응답하여 상기 저장 수단의 출력 데이터를 지연시켜 상기 송신기에 전송하는 데이터 중계 수단;을 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 14 항에 있어서,상기 위상 감지 수단은 상기 복수 개의 송신 구동 클럭 각각의 라이징 에지 타임에 상기 수신 기준 클럭의 레벨을 감지하는 에지 트리거를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 14 항에 있어서,상기 타이밍 판별 수단은, 상기 복수 개의 위상 감지 신호를 다양한 형태로 조합하여 신호들을 생성하고, 이를 상기 클럭 선택 신호 및 상기 중계 데이터 선택 신호로서 출력하는 것을 특징으로 하는 반도체 집적 회로.
- 제 14 항에 있어서,상기 클럭 선택 신호는 제 1 클럭 선택 신호 및 제 2 클럭 선택 신호를 포함하고, 상기 중계 제어 클럭은 제 1 중계 제어 클럭 및 제 2 중계 제어 클럭을 포함하며,상기 스위칭 수단은, 상기 제 1 클럭 선택 신호에 응답하여 상기 제 1 수신 구동 클럭 또는 상기 제 2 수신 구동 클럭을 선택적으로 상기 제 1 중계 제어 클럭으로서 출력하고, 상기 제 2 클럭 선택 신호에 응답하여 상기 제 1 수신 구동 클럭 또는 상기 제 2 수신 구동 클럭을 선택적으로 상기 제 2 중계 제어 클럭으로서 출력하는 것을 특징으로 하는 반도체 집적 회로.
- 제 14 항에 있어서,상기 데이터 중계 수단은, 상기 중계 제어 클럭의 제어에 따라 상기 저장 수단의 출력 데이터를 래치시키고, 상기 중계 데이터 선택 신호의 제어에 따라 래치된 데이터들의 타이밍을 조정한 후 상기 송신기에 전달하는 것을 특징으로 하는 반도체 집적 회로.
- 제 18 항에 있어서,상기 데이터 중계 수단은, 멀티 레벨 데이터 송수신 동작을 정의하는 멀티 레벨 데이터 인에이블 신호에 응답하여 상기 저장 수단으로부터 전달되는 멀티 레벨 수신 데이터를 중계하는 회로 구성을 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 14 항에 있어서,초기화 제어 신호에 응답하여 상기 타이밍 판별 수단의 동작을 초기화시키는 판별 초기화 신호를 생성하는 초기화 수단을 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 1 PLL 클럭을 생성하는 제 1 PLL 회로;칩 외부의 데이터를 수신하여 상기 제 1 PLL 클럭에 동기시키는 수신기;상기 제 1 PLL 클럭과 상기 제 2 PLL 클럭의 위상차에 따라 상기 수신기의 출력 데이터를 지연시켜 출력하는 데이터 중계 장치;제 2 PLL 클럭을 생성하는 제 2 PLL 회로;상기 제 2 PLL 클럭의 제어에 따라 동작하며, 상기 데이터 중계 장치의 출력 데이터를 저장하는 저장 수단; 및상기 제 2 PLL 클럭에 동기하여 상기 저장 수단의 출력 데이터를 상기 칩 외부로 송신하는 송신기;를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 21 항에 있어서,상기 제 1 PLL 클럭은 복수 개의 수신기 클럭을 포함하고, 상기 제 2 PLL 클럭은 복수 개의 송신기 클럭을 포함하며,상기 데이터 중계 장치는,상기 복수 개의 수신기 클럭을 구동하여 제 1 수신 구동 클럭, 제 2 수신 구동 클럭 및 수신 기준 클럭을 생성하고, 상기 복수 개의 송신기 클럭을 구동하여 복수 개의 송신 구동 클럭을 생성하는 클럭 구동 수단;상기 복수 개의 송신 구동 클럭에 응답하여 상기 수신 기준 클럭의 위상을 감지하여 복수 개의 위상 감지 신호를 생성하는 위상 감지 수단;상기 복수 개의 위상 감지 신호에 응답하여 상기 제 1 PLL 클럭과 상기 제 2 PLL 클럭의 위상차를 판별하여 클럭 선택 신호 및 중계 데이터 선택 신호를 생성하는 타이밍 판별 수단;상기 클럭 선택 신호에 응답하여 상기 제 1 수신 구동 클럭 또는 상기 제 2 수신 구동 클럭을 선택적으로 중계 제어 클럭으로서 출력하는 스위칭 수단;상기 중계 데이터 선택 신호 및 상기 중계 제어 클럭에 응답하여 상기 수신기의 출력 데이터를 지연시켜 상기 저장 수단에 전송하는 데이터 중계 수단;을 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 22 항에 있어서,상기 위상 감지 수단은 상기 복수 개의 송신 구동 클럭 각각의 라이징 에지 타임에 상기 수신 기준 클럭의 레벨을 감지하는 에지 트리거를 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 22 항에 있어서,상기 타이밍 판별 수단은, 상기 복수 개의 위상 감지 신호를 다양한 형태로 조합하여 신호들을 생성하고, 이를 상기 클럭 선택 신호 및 상기 중계 데이터 선택 신호로서 출력하는 것을 특징으로 하는 반도체 집적 회로.
- 제 22 항에 있어서,상기 클럭 선택 신호는 제 1 클럭 선택 신호 및 제 2 클럭 선택 신호를 포함하고, 상기 중계 제어 클럭은 제 1 중계 제어 클럭 및 제 2 중계 제어 클럭을 포함하며,상기 스위칭 수단은, 상기 제 1 클럭 선택 신호에 응답하여 상기 제 1 수신 구동 클럭 또는 상기 제 2 수신 구동 클럭을 선택적으로 상기 제 1 중계 제어 클럭으로서 출력하고, 상기 제 2 클럭 선택 신호에 응답하여 상기 제 1 수신 구동 클럭 또는 상기 제 2 수신 구동 클럭을 선택적으로 상기 제 2 중계 제어 클럭으로서 출력하는 것을 특징으로 하는 반도체 집적 회로.
- 제 22 항에 있어서,상기 데이터 중계 수단은, 상기 중계 제어 클럭의 제어에 따라 상기 수신기의 데이터를 래치시키고, 상기 중계 데이터 선택 신호의 제어에 따라 래치된 데이터들의 타이밍을 조정한 후 상기 저장 수단에 전달하는 것을 특징으로 하는 반도체 집적 회로.
- 제 26 항에 있어서,상기 데이터 중계 수단은, 멀티 레벨 데이터 송수신 동작을 정의하는 멀티 레벨 데이터 인에이블 신호에 응답하여 상기 수신기로부터 전달되는 멀티 레벨 수신 데이터를 중계하는 회로 구성을 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 22 항에 있어서,초기화 제어 신호에 응답하여 상기 타이밍 판별 수단의 동작을 초기화시키는 판별 초기화 신호를 생성하는 초기화 수단을 추가로 포함하는 것을 특징으로 하는 반도체 집적 회로.
- 제 9 항, 제 19 항 또는 제 27 항 중 어느 한 항에 있어서,상기 멀티 레벨 데이터 인에이블 신호는, 칩 외부의 컨트롤러 또는 칩 내부의 모드 레지스터 셋트 회로로부터 전달되는 신호인 것을 특징으로 하는 반도체 집적 회로.
- 제 11 항, 제 20 항 또는 제 28 항 중 어느 한 항에 있어서,상기 초기화 제어 신호는, 칩 외부의 컨트롤러 또는 칩 내부의 모드 레지스터 셋트 회로로부터 전달되는 신호인 것을 특징으로 하는 반도체 집적 회로.
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