JPH114218A - ビット再生回路 - Google Patents

Abstract

(57)【要約】 【課題】 回路の小型化が困難であった。 【解決手段】 ビット再生回路を、基準クロックを基準
に、位相を異にする複数の検出クロックを発生する多相
クロック発生回路と、位相を異にする複数の検出クロッ
クによって、受信信号の立ち上がり立ち下がり変化点を
多相検出することにより複数の変化点情報を得、当該複
数の変化点情報を基準クロックに同期したタイミングで
一斉に出力する変化点検出回路と、一斉に出力される複
数の変化点情報を基に、受信信号と基準クロック間に存
在する位相差を、基準クロックの毎クロック毎判定する
位相差判定回路と、変化点検出回路から一斉に入力され
る複数の変化点情報のうち、位相差判定回路の判定結果
に対応する検出クロックの変化点情報を、基準クロック
の毎クロック毎選択し、原ビット列の立ち上がり立ち下
がり変化点を与えるビット列再生回路とによって構成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ビット再生回路に
関し、例えば、ディジタル伝送装置における受信部のビ
ット再生回路に適用し得るものである。

【０００２】

【従来の技術】従来、ディジタル伝送装置の受信部にお
いては、図２に示す構成のビット再生回路が、受信信号
からビット列を再生する回路として一般に用いられてい
る。

【０００３】ここで、タイミング抽出回路１は、ＰＬＬ
回路によって、受信信号に同期したタイミングを抽出す
る回路である。また、ビット識別回路２は、Ｄタイプ・
フリップフロップに、前述のタイミング抽出回路１で抽
出されたタイミングを与え、受信信号の「０」／「１」
を判定する回路である。

【０００４】

【発明が解決しようとする課題】ところが、図２に示し
た構成のビット再生回路には、以下に説明するような課
題があり、その解決が望まれている。ここでは、ディジ
タル加入者網の加入者間多重方式に時分割多重アクセス
方式（以下、ＴＤＭＡ（Time Division MultipleAccess
）方式という。）を適用する場合のシステムを例に、
ビット再生回路に存在する課題を説明する。

【０００５】一般に、加入者網を構築するには、いかに
安くシステムを提供できるかが重要となる。特に、光フ
ァイバを伝送路に用いる場合には、伝送特性がメタルケ
ーブルに比べ優れる反面、どうしても設備価格が高価に
なる欠点があるので、いかに多くの加入者を１本の光フ
ァイバに収容し、１加入者あたりの伝送路コストを低減
させるかが重要となる。

【０００６】そこで、図３に示すように、加入者間多重
方式として、ＴＤＭＡ多重方式を適用することが行われ
ている。以下、この多重方式を説明する。

【０００７】各加入者宅に配置された光加入者線終端装
置（以下、ＯＮＵ（Optical Network Unit）という。）
からは、それぞれ所定のタイミングで、バースト状の送
信信号Ｓ１〜Ｓｎが出力される。

【０００８】これら送信信号Ｓ１〜Ｓｎは、伝送路上に
設けられた光分岐／結合器（以下、ＳＣ（Star Couple
r）という。）において単純に多重された後、１本の光
ファイバを介して光加入者線端局装置（以下、ＳＬＴ
（Subscriber Line Terminal ）という。）内の光加入
者線終端盤（以下、ＯＳＵという。）に入力される。

【０００９】ところで、通常、各ＯＮＵとＳＣ間の距離
は、各ＯＮＵの設置条件に応じて異なる。このため、Ｓ
Ｃ−ＳＬＴ（ＯＳＵ）を接続する光ファイバ上におけ
る、各送信信号Ｓ１〜Ｓｎの送信周波数とＯＳＵの送信
周波数とは同期していても、ＯＳＵ入力点における各送
信信号Ｓ１〜Ｓｎ（バースト信号）の位相は、伝送距離
の違いの影響（伝送遅延時間の違いの影響）を受け、そ
れぞれ異なってしまう。

【００１０】従って、これら各送信信号Ｓ１〜Ｓｎを、
何らの手当もせずに、そのままビット再生回路（図２）
に入力しそのビット列の再生しようとすると、位相差の
影響により再生ビット列に誤りが発生してしまう。

【００１１】そこで、かかる伝送形態の通信システムの
場合には、各送信データの先頭部分に、「１０」の交番
パターン（図３において、「ＰＡ」で示す。）を２バイ
ト分付加しておき、交番パターンが受信されている間
に、タイミング抽出回路１の出力を各送信信号（バース
ト信号）の位相に追従させた上で、ビットの識別処理を
開始できるようにしている。

【００１２】しかしながら、このような場合でも、タイ
ミング抽出回路１は（すなわち、ＰＬＬ回路では）、送
信信号（バースト信号）と電圧制御型発振器（以下、Ｖ
ＣＯという。）の出力との位相差を位相比較器で比較
し、位相差がなくなるようにＶＣＯの発信周波数を変化
させるといった制御を、わずか２バイトの交番パターン
が入力されている間に実現しなければならないため、時
間的に安定でありながら、かつ、応答速度が高速である
ＶＣＯを用いることが必要となる。

【００１３】ところが、このように時間的に安定である
ということと、応答速度が高速であるということとは相
反する条件であり、両方を兼ね備えたＶＣＯの実現は困
難である。このため、ビット再生回路としても、未だ、
十分なものが存在しない。また、ＰＬＬ回路はＬＳＩ化
に向かないので、ビット再生回路の小型化を図る上でも
障害となっている。

【００１４】

【課題を解決するための手段】かかる課題を解決するた
め、本発明においては、伝送路を介して受信された受信
信号より、原ビット列を再生し出力するビット再生回路
において、以下の手段を設けるようにする。

【００１５】すなわち、(1) 基準クロックを基準に、位
相を異にする複数の検出クロックを発生する多相クロッ
ク発生回路と、(2) 位相を異にする複数の検出クロック
によって、受信信号の立ち上がり立ち下がり変化点を多
相検出することにより複数の変化点情報を得、当該複数
の変化点情報を基準クロックに同期したタイミングで一
斉に出力する変化点検出回路と、(3) 一斉に出力される
複数の変化点情報を基に、受信信号と基準クロック間に
存在する位相差を、基準クロックの毎クロック毎判定す
る位相差判定回路と、(4) 変化点検出回路から一斉に入
力される複数の変化点情報のうち、位相差判定回路の判
定結果に対応する検出クロックの変化点情報を、基準ク
ロックの毎クロック毎選択し、原ビット列の立ち上がり
立ち下がり変化点を与えるビット列再生回路とを設ける
ようにする。

【００１６】このビット再生回路においては、位相を異
にする複数の検出クロックによって多相検出するので、
検出すべき立ち上がり立ち下がり変化点の位相が位相変
動のためにずれている場合でも、これら複数の検出クロ
ックのいずれかによってその存在を検出できる。

【００１７】そして、これら複数の検出クロックについ
て得られる複数の変化点情報を基に、受信信号と基準ク
ロック間に存在する位相差を判定し、位相差に相当する
検出クロックにて検出された変化点情報を選択すること
にすれば、基準クロックに同期したタイミングで立ち上
がり立ち下がり変化点を有する位相変動の取り除かれた
原ビット列が再生されることになる。

【００１８】

【発明の実施の形態】

（Ａ）基本形態 まず、本形態に係るビット再生回路の基本形態について
説明する。なお、以下の説明では、当該ビット再生回路
が適用される通信システムにおいては網同期がとれてお
り、受信信号及び送信クロック間における位相同期が保
証されているものとする。

【００１９】（Ａ−１）基本形態の構成 このビット再生回路は、受信信号の立ち上がり／立ち下
がり変化点を多相クロックで検出したものを、送信クロ
ック（基準クロック）の動作タイミングで判定すること
により、受信信号及び送信クロック（基準クロック）間
に存在する各時点毎の位相差を求めた後、当該位相差に
相当する時間だけ遅延した受信信号を各時点毎に選択し
てその変化点を検出しビット列を再生するもので、次の
構成からなる。

【００２０】図１に、本形態に係るビット再生回路の概
略構成を示す。ビット再生回路は、多相クロック生成回
路１１、変化点検出回路１２、位相差判定回路１３及び
ビット列再生回路１４の４つの機能ブロックを有してな
る。

【００２１】ここで、多相クロック生成回路１１は、遅
延素子の段数の違いに基づいて、基準クロックから位相
を異にする複数のクロック（図１の場合には、ｃｌｋ０
〜ｎ−１のｎ個のクロック）を生成する回路である。な
お、クロックｃｌｋ０は、基準クロックと同位相のクロ
ックである。

【００２２】変化点検出回路１２は、これら位相を異に
する複数のクロックを用いて受信信号に位相差（遅延時
間）を与え、遅延時間を異にする複数の受信信号を得る
と共に、かかる複数の受信信号から各時点における変化
点情報を検出する回路である。なお、この変化点検出回
路１２は、内部に遅延回路を有しており、連続する複数
時点についてそれぞれ検出された変化点情報の組を、複
数組同時に出力する。

【００２３】位相差判定回路１３は、複数のクロックそ
れぞれについて得られた変化点情報を入力し、それらを
基に、受信信号と基準クロックとの位相差を判定する回
路である。なお、この位相判定回路１３は、複数組ある
変化点情報のうち、現時点の変化点の位相を中心にした
一定位相範囲内で、受信信号と基準クロックとの位相差
を判定し、判定結果をビット列再生回路１４に出力す
る。

【００２４】ビット列再生回路１４は、判定された位相
差に基づいて、入力される複数組の変化点情報のうち受
信信号と基準クロックとの位相差が最も少ない受信信号
から得られたものを選択し、当該変化点情報からビット
列を再生する回路である。ここでは、ＪＫフリップフロ
ップを用いて構成する。

【００２５】なお、これら回路のうち、多相クロックが
用いられるのは変化点検出回路１２の入力部分だけであ
り、その他の回路部分については、全て同一の基準クロ
ックが用いられる。

【００２６】（Ａ−２）変化点検出回路の動作 （Ａ−２−１）検出位相の判定 変化点検出回路１２は、変化点位置の検出に、多相クロ
ックによる受信信号のサンプリング結果を用いる。ここ
では、多相クロックが３相クロックであるものとし、３
相クロックの立ち上がり変化点を基準に検出された入力
信号の変化点位置を、以下、検出位相と呼ぶことにす
る。

【００２７】なおここでは、ｃｌｋ０の立ち上がり変化
点からｃｌｋ１の立ち上がり変化点までを検出位相Ａ、
ｃｌｋ１の立ち上がり変化点からｃｌｋ２の立ち上がり
変化点までを検出位相Ｂ、ｃｌｋ２の立ち上がり変化点
からｃｌｋ０の立ち上がり変化点までを検出位相Ｃとす
る（図４）。

【００２８】因みに、時点ｎにおける検出位相Ａ、Ｂ、
Ｃを、それぞれ、Ａｎ、Ｂｎ、Ｃｎで表す。

【００２９】（Ａ−２−２）変化点の検出 以上のように、変化点検出回路１２は、３相クロックに
よってサンプリングされた３種類のサンプリング結果を
用いることにより、１クロックのうちどの位相（Ａ、
Ｂ、Ｃ）に、受信入力信号に変化点位置があるかを特定
するが、これに限らず、変化点における変化の向き（立
ち上がり変化点Ｕ／立ち下がり変化点Ｄ）を識別し、基
準クロックのタイミングで出力する。

【００３０】例えば、時点ｎにおける変化点が検出位相
Ａに位置し、かつ、その変化方向が立ち上がりであれ
ば、ＡｎＵのみ「１」レベルの出力とする。このとき、
他の検出位相ＡｎＤ、ＢｎＵ、ＢｎＤ、ＣｎＵ、ＣｎＤ
については「０」レベルの出力となる。図５に、各検出
位相と基準クロックに同期した変化点検出情報の関係を
示す。

【００３１】なお、詳細は後述するが、ビット列再生時
における誤りを避けるため、この変化点検出回路１２
は、時間的に連続する３クロックのそれぞれについて求
めた３組の変化点検出情報を同一タイミングで後段回路
に出力する。次項において、この点を説明する。

【００３２】（Ａ−３）位相差判定回路及びビット列再
生回路の動作 （Ａ−３−１）再生方式１ まず、位相変動を含まない受信信号ａを例に、位相差判
定回路１３及びビット列再生回路１４の最も基本的な再
生動作を示す（図６）。

【００３３】位相変動を含まない図６（Ｂ）の受信信号
ａの場合、その立ち上がり／立ち下がり変化点は、常
に、検出位相Ｂに位置する（図６（Ｃ））。このため、
変化点検出回路１２からは、変化点検出情報（検出位相
及び変化方向）としてＢｎＵ又はＢｎＤのいずれかのみ
が出力されることになる（図６（Ｄ））。なお、その他
の変化点検出情報（ＡＵ、ＡＤ、ＣＵ、ＣＤ）は、常
に、「０」レベルである（図６（Ｅ））。

【００３４】この場合には、ＪＫフリップフロップのＪ
入力端子に変化点検出信号ＢｎＵを入力し、Ｋ入力端子
に変化点検出情報ＢｎＤを入力すれば、再生ビット列を
得ることができる。

【００３５】（Ａ−３−２）再生方式２ 次に、位相変動を含む入力信号ｂを例に、位相差判定回
路１３及びビット列再生回路１４の再生動作を示す（図
７）。

【００３６】この入力信号ｂは、基準クロック（ｃｌｋ
０）の立ち上がり変化点付近に変化点を有する場合の例
である。この場合、変化点検出回路１２が出力する変化
点情報の検出位相は、変化点毎にＣｎ−１又はＡｎのい
ずれかとなる（図７（Ｃ））。なお、その他の変化点検
出情報（ＡＵ、ＢＵ、ＢＤ、ＣＤ）は、常に、「０」レ
ベルである（図７（Ｅ））。

【００３７】ところが、この場合には、ＪＫフリップフ
ロップのＪ入力端子に変化点検出信号ＡｎＵを入力し、
Ｋ入力端子に変化点検出情報ＡｎＤを入力すると、２つ
の検出位相（Ｃｎ−１とＡｎ）が同じタイミングで出力
されるため、再生信号に誤りが生じてしまう。

【００３８】（Ａ−３−３）再生方式３ そこで、本形態に係る位相差判定回路１３及びビット列
再生回路１４では、かかる事態を避けるため、次の２点
を特徴とする再生方式を採用する。なお、図８は、この
再生方式を表したものである。

【００３９】まず、第１に、この再生方法３は、各時点
において得られた変化点検出情報に遅延を与えることに
より、同一タイミングに、３基準クロック長（すなわ
ち、９検出位相（Ａｎ−２、Ｂｎ−２、Ｃｎ−２、Ａｎ
−１、Ｂｎ−１、Ｃｎ−１、Ａｎ、Ｂｎ、Ｃｎ）の１８
状態）分の検出位相を出力する。なお、再生方式１及び
２では、変化点検出回路１２から同一タイミングに出力
される検出位相は、１基準クロック長（すなわち、３検
出位相（Ａｎ、Ｂｎ、Ｃｎ）の６状態）であった。

【００４０】第２に、この再生方法３は、これら３基準
クロック長の変化点検出情報の中から１基準クロック長
の検出位相の候補（検出時点を異にする隣接位相も含
む）を選択し、その候補の中の変化点検出情報からビッ
ト列を再生する。

【００４１】ここで、検出位相候補の選択は、次のよう
に行う。まず、初期状態として９位相のうち中央のＡ
ｎ、Ｂｎ、Ｃｎを選択する。そして、次の時点からは、
現時点において変化点が存在した検出位相とその前後の
検出位相（例えば、変化点が検出位相Ｃｎに存在した場
合、Ｃｎ＋１を中心とした３位相（Ｂｎ＋１、Ｃｎ＋
１、Ａｎ＋２））を、次の変化点が含まれる可能性を有
する候補とする。

【００４２】このように、現時点の検出位相を中心に隣
合う３位相の範囲内に現れる変化点のみを有効にするこ
とにより、再生方式２では同時に有効とされていた２検
出位相を有効に排除できことになる。これは、少なくと
も一方の検出位相は、中心位相に対して２位相以上離れ
るためである。

【００４３】仮に、この候補の中に変化点がなければ、
ＪＫフリップフロップは同じ値の出力を続け、検出位相
の候補は１基準クロック後に更新する。

【００４４】（Ａ−４）当該形態により得られる効果 以上の本形態に係るビット再生回路の動作をまとめる
と、次のようになる。

【００４５】まず、受信信号を、位相を異にする複数ク
ロックでサンプリングすることにより複数のサンプリン
グ系列を得た後、これら複数のサンプリング系列それぞ
れから立ち上がり／立ち下がり変化点を検出して各時点
について複数の変化点情報を得る。次に、複数時点のそ
れぞれについて得られるこれら複数の変化点情報を基
に、各時点における受信信号と送信クロック（基準クロ
ック）との位相差を求め、当該位相差に相当する時間だ
け遅延した受信信号の変化点情報を複数時点について得
られた変化点情報の組の中から選択してビット列を再生
する。

【００４６】このように、本形態においては、基準クロ
ックを受信信号の位相変動に追従させるのではなく、基
準クロックを基に位相を異にする複数のクロックを生成
して受信信号をサンプリングし、これら複数のサンプリ
ング系列の中から、受信信号の位相と基準クロックの位
相が最も小さくなるものを各時点毎に選択する手法を採
用したので、理想的な（時間的に安定、かつ、高速応答
である）ＰＬＬ回路を用いたのと同様の精度の高い再生
動作を実現できる。

【００４７】しかも、ＰＬＬ回路を必要とせず、同期回
路で構成できるため、装置を一層小型化することができ
る。

【００４８】（Ｂ）実施形態 続いて、上述の基本形態に対して具体例の関係にある、
実施形態に係るビット再生回路の構成を説明する。

【００４９】（Ｂ−１）全体構成 図９に、本実施形態に係るビット再生回路の全体構成を
示す。このビット再生回路は、ＯＳＵ（光加入者線終端
盤）の光モジュールから出力された信号を受信信号（BI
T IN）として入力し、これを基準クロック（ｃｌｋ）に
同期させて出力する回路である。

【００５０】なお、この実施形態の場合には、クリア
（ＣＬＲ）信号とパワーオンリセット（ＰＯＲ）信号
も、リセット信号として入力される。

【００５１】以下、上述の基本形態と一部説明が重複す
るが、本実施形態に係るビット再生回路を構成する各機
能ブロックの機能について説明する。

【００５２】変化点検出回路１２Ａは、受信信号（BIT
IN）の立ち上がり変化点と立ち下がり変化点を検出し、
これを基準クロックタイミングの０／１信号に変換する
回路である。ここで、変化点の検出は、多相クロック生
成回路１１Ａから与えられる３相クロックでサンプリン
グされたサンプル信号列の比較によって行う。

【００５３】位相差判定回路１３Ａは、変化点検出回路
１２Ａの出力から受信信号（各バースト信号）と基準ク
ロックとの位相差を判定し、判定結果を位相差信号（Ｗ
１〜Ｗ７）として出力する。なお、この７ビットの位相
差信号は、いずれか１つのみが「１」レベル又は全てが
「０」レベルで与えられる信号である。

【００５４】ビット列生成回路１４Ａは、位相差信号
（Ｗ１〜Ｗ７）のうち「１」レベルの位相差信号で特定
される位相に対応する、いずれか１つの変化点検出信号
（立ち上がり変化点検出信号Ｅ（１〜９Ｕ）、又は、立
ち下がり変化点検出信号Ｅ（１〜９Ｄ））を選択し、こ
の信号に基づいて、受信信号（バースト信号）の０／１
を判定する。そして、判定結果を、再生受信信号（BIT
OUT ）として後段回路へ出力する。

【００５５】なお、このビット再生回路に入力される受
信信号（BIT IN）には、その光モジュールの出力特性の
影響で、一般に、入力レベルが立ち上がるまでの時点に
位相変動が含まれる。しかし、このビット再生回路にお
いて、この位相変動に対処することはできない。

【００５６】そこで、このビット再生回路の場合にも、
各バースト信号の再生に先立って光モジュールの立ち上
がり時点を判断し、立ち上がり前の受信信号は無視す
る。すなわち、このビット再生回路は、図１０に示すよ
うに、受信信号（BIT IN）のうちプリアンブル部（各バ
ースト信号の先頭に挿入されているビット再生用特定パ
ターン）から「０１」の交番が６ビット再生されたと
き、光モジュールの出力が安定したものと判断し、その
後、受信信号の再生を開始するようになっている。

【００５７】（Ｂ−２）各部の構成及び動作 （Ｂ−２−１）多相クロック生成回路の構成及び動作 図１１に、多相クロック生成回路１１Ａの内部構成を示
す。多相クロック生成回路１１Ａは、基準クロック（ｃ
ｌｋ）を入力し、１／３ビットずつの位相差を有する３
相のクロック信号（ｃｌｋ０、ｃｌｋ１、ｃｌｋ２）を
生成し出力する（図１２）。

【００５８】なお、この多相クロック生成回路１１Ａで
は、同じ値のディレイラインを直列に繋いでｃｌｋ２を
生成している。これは、一般に、ディレイラインの値に
は誤差が見込まれるためであり、この接続構成をとるこ
とにより、ｃｌｋ０とｃｌｋ１との間にｃｌｋ２が入る
のを防いでいる。

【００５９】（Ｂ−２−２）変化点検出回路の構成及び
動作 図１３に、変化点検出回路１２Ａの内部構成を示し、そ
の動作例を図１４に示す。

【００６０】図１３に示すように、この変化点検出回路
１２Ａは、受信信号を３相クロックでサンプリングする
サンプリング回路部（ＤＦＦ１１〜ＤＦＦ３３）と、サ
ンプリング結果を数クロック分保持するため遅延回路部
（ｃｌｋ０が入力される４段１２個のＤＦＦからなる回
路部）と、隣接するサンプリング信号同士を比較して変
化点及び変化方向を特定するための比較回路部（出力端
に接続されている複数のゲート群）の３つの回路部から
構成されている。

【００６１】ここで、サンプリング回路部（ＤＦＦ１１
〜３３）は、ｃｌｋ０で受信信号をサンプリングする回
路部分と、ｃｌｋ１で受信信号をサンプリングする回路
部分と、ｃｌｋ３で受信信号をサンプリングする回路部
分からなる。

【００６２】ＤＦＦ１１〜ＤＦＦ１３が、基準クロック
と同位相のｃｌｋ０で受信信号をサンプリングする回路
部分に、ＤＦＦ２１〜ＤＦＦ２３が、基準クロックから
１／３位相遅れたｃｌｋ１で受信信号をサンプリングす
る回路部分に、ＤＦＦ３１〜ＤＦＦ３３が、基準クロッ
クから２／３位相遅れたｃｌｋ２で受信信号をサンプリ
ングする回路部分にそれぞれ対応する。

【００６３】なお、２段目のＤフリップフロップＤＦＦ
１２〜ＤＦＦ３２のうちＤＦＦ３２にのみｃｌｋ１がク
ロック入力として与えられ、他のＤフリップフロップＤ
ＦＦ１２及び２２のようにｃｌｋ０が与えられていない
のは、ＤＦＦ３２の前段に位置するＤＦＦ３１の動作ク
ロックがｃｌｋ２であり、当該ｃｌｋ２とｃｌｋ０とは
１／３位相しかはなれていないためである。

【００６４】そもそも、このシステムで用いる基準クロ
ックの周波数は４９ＭＨｚと非常に高いため、この１／
３位相の違いでＤＦＦ３１及び３２を動作させるのは動
作条件的に厳しい。そこで、本回路例では、このＤＦＦ
３２の動作クロックにｃｌｋ１を用いて動作条件を緩和
している。

【００６５】サンプリング回路部は、かかる動作を経
て、最終段のＤＦＦ１３〜３３からサンプリング時点を
異にする３種類の出力を、ｃｌｋ０のタイミングで出力
する。なお、これ以降の動作タイミングは、基準クロッ
クの動作タイミングと一致する。

【００６６】一方、隣接するサンプリング信号同士を比
較して変化点及び変化方向を特定するための比較回路部
（出力端に接続されている複数のゲート群）は、現タイ
ミングを含めた５クロック分の変化点及び変化方向を得
る回路であり、５つの回路群からなる。

【００６７】図１３の場合、３０個の出力端のうち上か
ら６個目までの出力端に接続されているゲート群が、現
クロックに対して４クロック前のサンプリング結果につ
いて変化点と変化方向を検出する回路、上から７個目か
ら１２個目までの出力端に接続されているゲートが、現
クロックに対して３クロック前のサンプリング結果につ
いて変化点と変化方向を検出する回路、上から１３個目
から１８個目までの出力端に接続されているゲート群
が、現クロックに対して２クロック前のサンプリング結
果について変化点と変化方向を検出する回路、上から１
９個目から２４個目までの出力端に接続されているゲー
ト群が、現クロックに対して１クロック前のサンプリン
グ結果について変化点と変化方向を検出する回路、そし
て、上から２５個目から３０個目までの出力端に接続さ
れているゲート群が、現クロックに対してのサンプリン
グ結果について変化点と変化方向を検出する回路であ
る。

【００６８】なお、図中、Ｅ（ｎＤ）、Ｅ（ｎＵ）（ｎ
＝１、４、７、１０、１３）で表される１０個の出力
は、検出位相がＡである場合に、その変化方向に応じて
いずれかが「１」又は「０」となる変化点検出情報を表
し、Ｅ（ｎＤ）、Ｅ（ｎＵ）（ｎ＝２、５、８、１１、
１４）で表される１０個の出力は、検出位相がＢである
場合に、その変化方向に応じていずれかが「１」又は
「０」となる変化点検出情報を表し、Ｅ（ｎＤ）、Ｅ
（ｎＵ）（ｎ＝３、６、９、１２、１５）で表される１
０個の出力は、検出位相がＣである場合に、その変化方
向に応じていずれかが「１」又は「０」となる変化点検
出情報を表している。

【００６９】また、Ｕ又はＤの符号は、それぞれ立ち上
がり変化点Ｕか、下がり変化点Ｄであるかを表してい
る。

【００７０】従って、この変化点検出回路１２Ａに、そ
の立ち上がり／立ち下がり変化点の位相が、Ｂ／Ｂ、Ａ
／Ａ、Ｃ／Ｃ、Ｃ／Ｃ、Ｂ／Ｂ…と変動する受信信号
（BITIN）が入力された場合における各部の動作状態
は、図１４のようになる。

【００７１】このとき、変化点検出回路１２Ａの出力で
ある、変化点検出情報Ｅ（１Ｄ）〜Ｅ（３Ｕ）、Ｅ（４
Ｄ）〜Ｅ（６Ｕ）、Ｅ（７Ｄ）〜Ｅ（９Ｕ）、Ｅ（１０
Ｄ）〜Ｅ（１２Ｕ）、Ｅ（１３Ｄ）〜Ｅ（１５Ｕ）は、
Ｂ／Ｂ、Ａ／Ａ、Ｃ／Ｃ、Ｃ／Ｃ、Ｂ／Ｂ…の順に
「１」レベルとなる。

【００７２】なお、変化点検出回路１２Ａから出力され
る変化点検出情報Ｅ（１０Ｄ）〜Ｅ（１２Ｕ）は、変化
点検出情報Ｅ（１３Ｄ）〜Ｅ（１５Ｕ）に対して１クロ
ック遅れた関係にあり、変化点検出情報Ｅ（７Ｄ）〜Ｅ
（９Ｕ）は、変化点検出情報Ｅ（１０Ｄ）〜Ｅ（１２
Ｕ）に対して１クロック遅れた関係にあり、変化点検出
情報Ｅ（４Ｄ）〜Ｅ（６Ｕ）は、変化点検出情報Ｅ（７
Ｄ）〜Ｅ（９Ｕ）に対して１クロック遅れた関係にあ
り、変化点検出情報Ｅ（１Ｄ）〜Ｅ（３Ｕ）は、変化点
検出情報Ｅ（４Ｄ）〜Ｅ（６Ｕ）に対して１クロック遅
れた関係にある。

【００７３】（Ｂ−２−３）位相差判定回路の構成及び
動作 図１５〜図１７に、位相差判定回路１３Ａの内部構成を
示し、その動作例を図１８及び図１９に示す。

【００７４】図１５に示すように、この位相差判定回路
１３Ａは、主に２つの回路部からなる。１つは、図１６
に示す回路部分であり、１つは、図１７に示す回路部分
である。

【００７５】図１６の回路部分は、光モジュールの出力
の立ち上がり時点を、受信信号のビット列から判断する
ための部分である。前述したように、各バースト信号の
先頭位置には、光モジュール出力の立ち上がり位相変動
が含まれる。そこで、位相差判定回路１３Ａは、図１６
の回路を用いて、プリアンブル部に埋め込まれている
「０１」の交番ビットが６ビット連続して検出されたか
を判定し、受信信号についての位相差の判定を開始して
良い状態になったかを判断している。

【００７６】このため、図１６の回路では、ＤＦＦを５
段設け、これらの各入力及び出力の計６入力をＡＮＤゲ
ートに入力し、「０１」の交番ビットが６ビット存在す
るかを検出する構成としている。

【００７７】なお、図１６の場合、ＡＮＤゲートが３組
設けられているが、これは、受信信号の変化点がどの位
相にあるか当初分からないためであり、位相的に連続す
る２つの検出位相（ＣＡ、ＡＢ、ＢＣ）の組のいずれか
について「０１」の交番が６ビット再生できれば、当該
位相の組に変化点があるものとして、５ビット目の立ち
上がり変化点から再生を開始させるよう動作する。

【００７８】従って、検出直後における３組のＡＮＤゲ
ート６−１〜６−３の出力は、３つのうち１つのみが
「１」レベルとなり、他の２つについては「０」レベル
となる。

【００７９】なお、各ＡＮＤゲート６−１〜６−３の出
力は、ＯＲゲートを介してＤＦＦに入力されている。こ
のため、当該ＤＦＦからは、当該検出時点に対して１ク
ロック遅延したタイミングで「１」レベルの信号が出力
される。この関係は、図１８のＡＮＤ６−１〜６−３及
びＯＲ３ＭＳＫ、ＤＦＦＤＬＹ１の出力波形からも分か
る。

【００８０】図１７の回路部分は、各時点における受信
信号と基準クロックとの位相差を検出し、ビット再生に
用いる検出位相を選択する回路部分である。

【００８１】この図１７の回路部分は、位相差判定動作
の開始直後とそれ以降とで後段の処理回路に入力する変
化点検出情報（Ｅ（５Ｕ）〜Ｅ（１１Ｄ））を切り替え
るための回路部（ＧＴＥ１１〜ＧＴＥ１４、ＪＫＧＴＥ
１〜ＪＫＧＴＥ７）と、前タイミングにおいて検出され
た検出位相を中心とする３位相を現タイミングの変化点
検出候補として選択するためのゲート回路部（ＧＴＥ３
１〜ＧＴＥ３７、ＮＯＴゲート（位相差判定信号Ｗ１〜
Ｗ７を反転帰還するもの））と、変化点検出候補の中か
ら変化点検出情報を選択するための回路（ＧＴＥ４１〜
ＧＴＥ４７）と、位相差判定信号の変更時に変更前の位
相差判定信号の出力を停止するための回路（ＯＲゲート
（ＲＳＴ１〜ＲＳＴ５））と、いずれか１つのみが
「１」レベルとなる位相差判定信号Ｗ１〜Ｗ７を出力す
るＪＫフリップフロップとからなる。

【００８２】初段に設けられているＧＴＥ１１〜ＧＴＥ
１４及びＪＫＧＴＥ１〜ＪＫＧＴＥ７は、位相判定の開
始直後に、図１６に示す回路において、「０１」の交番
が６ビット連続して検出された検出位相のみを後段の回
路に与えるための回路である。

【００８３】すなわち、検出位相Ｃ及びＡに対応する論
理和ゲートＧＴＥ１１及び１２の各一方の入力端は、図
１６のＡＮＤゲート６−１の出力に、検出位相Ａ及びＢ
に対応する論理和ゲートＧＴＥ１２及び１３の各一方の
入力端は、図１６のＡＮＤゲート６−２の出力に、検出
位相Ｂ及びＣに対応する論理和ゲートＧＴＥ１３及び１
４の各一方の入力端は、図１６のＡＮＤゲート６−３の
出力にそれぞれ接続されているので、ＡＮＤゲート６−
１〜６−３のいずれかが「１」レベルになった場合に
は、変化点がある検出位相を２つ選び、これのみを後段
に出力する。

【００８４】例えば、ＡＮＤゲート６−１が「１」レベ
ルになった場合、受信信号の変化点が検出位相Ｃ又はＡ
のいずれかに存在するので、論理和ゲートＧＴＥ１１及
び１２を介してＪＫＧＴＥ２及び３の出力のみを「１」
レベルとし、検出位相Ｃ及びＡについての変化点検出情
報Ｅ（６Ｕ）〜Ｅ（７Ｄ）のみが、ＧＴＥ４２及び４３
以降に出力し得るようにする。従って、それ以外の変化
点検出情報Ｅ（５Ｕ）、Ｅ（５Ｄ）、Ｅ（８Ｕ）〜Ｅ
（１１Ｄ）は、各対応するゲートＧＴＥ４１、４４〜４
７を通過できない。

【００８５】なお、当該開始クロックから２クロック目
以降は、「１」レベルに立ち上がったＤＦＦＤＬＹ出力
（図１６）によって全てのＪＫＧＴＥ１〜７が「１」レ
ベルとなり、全ての変化点検出情報Ｅ（５Ｕ）〜Ｅ（１
１Ｄ）が処理の対象となる。

【００８６】引き続き、ＡＮＤゲート６−１が「１」レ
ベルになった直後の場合について説明する。

【００８７】前述のように、検出位相Ｃ及びＡは、どち
らかに受信信号の変化点の存在する位相として選択され
たが、これら変化点情報Ｅ（６Ｕ）〜Ｅ（７Ｄ）がＧＴ
Ｅ４２又は４３を通過するためには、前タイミングの検
出位相を中心とする３位相を現タイミングの変化点検出
候補として選択するゲート回路部ＧＴＥ３１〜ＧＴＥ３
７の出力が「１」レベルである必要がある。

【００８８】しかし、この位相差判定動作の開始直後の
場合には、位相差判定信号Ｗ１〜Ｗ７はいずれも「０」
レベルであるので、ＧＴＥ３１〜ＧＴＥ３７の出力は
「１」レベルとなり、検出位相Ａ又はＣのうち変化点が
検出されたもの（「１」レベル）のみがＧＴＥ４２又は
４３を通過する。

【００８９】ここで、変化点が検出位相Ｃにあったとす
ると、ＡＮＤゲートＧＴＥ４２のみが「１」レベルとな
り、これに接続されたＪＫフリップフロップが当該ＧＴ
Ｅ４２の出力によりセットされる。一方、他方の位相に
対応するＡＮＤゲートＧＴＥ４３に接続されたＪＫフリ
ップフロップはＧＴＥ４２の出力によりリセットされ
る。

【００９０】これにより、位相差判定信号Ｗ１〜Ｗ７の
うちＷ２のみが「１」レベルとなり、変化点が検出位相
Ｃにあることがビット再生回路１４Ａに通知される。な
お、Ｗ１及びＷ３〜Ｗ７は、全て、「０」レベルとな
る。

【００９１】なおこのとき、ＧＴＥ３４〜３７には、Ｗ
２の反転出力である「０」レベルが入力されることにな
り、次のクロックタイミングにおけるこれらゲートの出
力も全て「０」レベルとなる。従って、他の位相差判定
信号が反転帰還されるＧＴＥ３１〜３３の３つのみが、
次のクロックタイミングにおける変化点の候補が存在す
るものとして選択される。

【００９２】図から分かるように、これらＧＴＥ３１〜
３３は、検出位相Ｃを中心とした３位相に対応してい
る。

【００９３】以後、図１７の回路は、以上のような動作
を繰り返す。すなわち、前クロックタイミングにおいて
変化点が検出された検出位相に対応する３位相のみがＡ
ＮＤゲート（ＧＴＥ４１〜４７）を通過し得るように制
御し、それら３位相の中で変化点が検出されたものに対
応するＪＫフリップフロップの出力のみが「１」レベル
となる。この動作を表しているのが、図１８及び図１９
のタイミングチャートである。

【００９４】なお、図１６〜図１９中、ＣＬＲ信号は、
本回路の立ち上げ信号であり、ガードビット受信時にタ
イミング生成部より与えられる。このＣＬＲ信号によ
り、最初の位相差が初期化される。

【００９５】また、パワーオンリセット信号（ＰＯＲ）
も同様の目的のため信号であるが、この信号は、ビット
再生回路を含む装置本体への電源供給時に与えられる。

【００９６】（Ｂ−２−４）ビット列再生回路の構成及
び動作 図２０に、ビット列再生回路１４Ａの内部構成を示し、
その動作例を図２１に示す。

【００９７】図２０に示すように、このビット列再生回
路１４Ａは、その保持状態により０／１を出力するＪＫ
フリップフロップと、そのＪ入力に与える変化点検出情
報を選択するための第１の選択回路と、同じく、Ｋ入力
に与える変化点検出情報を選択するための第２の選択回
路とからなる。

【００９８】ここで、第１の選択回路は、３クロック分
９位相の立ち上がり変化点Ｕについての変化点検出情報
Ｅ（１Ｕ）〜Ｅ（９Ｕ）とその選択信号である位相差判
定信号Ｗ１〜Ｗ７との論理積を求めるＡＮＤゲートと、
これら論理積出力を入力するＯＲゲートからなり、変化
点検出情報によって選択された変化点検出情報のみを通
過させるよう構成されている。

【００９９】なお、この第１の選択回路は、これら９位
相のうち両端に位置する各２位相に関しては、そのいず
れかの変化点情報についてのみＡＮＤゲートに入力する
構成となっている。すなわち、変化点検出情報Ｅ（１
Ｕ）及びＥ（２Ｕ）とＥ（８Ｕ）及びＥ（９Ｕ）の論理
和をそれぞれ求めてＡＮＤゲートに入力するよう構成さ
れている。

【０１００】一方、第２の選択回路は、３クロック分９
位相の立ち下がり変化点Ｄについての変化点検出情報Ｅ
（１Ｄ）〜Ｅ（９Ｄ）とその選択信号である位相差判定
信号Ｗ１〜Ｗ７との論理積を求めるＡＮＤゲートと、こ
れら論理積出力を入力するＯＲゲートからなり、変化点
検出情報によって選択された変化点検出情報のみを通過
させるよう構成されている。

【０１０１】また、この第２の選択回路は、これら９位
相のうち両端に位置する各２位相に関しては、そのいず
れかの変化点情報についてのみＡＮＤゲートに入力する
構成となっている。すなわち、変化点検出情報Ｅ（１
Ｄ）及びＥ（２Ｄ）とＥ（８Ｄ）及びＥ（９Ｄ）の論理
和をそれぞれ求めてＡＮＤゲートに入力するよう構成さ
れている。

【０１０２】これにより、ＪＫフリップフロップのＪＫ
入力には、各クロック毎に、各時点における受信信号の
立ち上がり変化点又は立ち下がり変化点が含まれる検出
位相の変化点検出情報（これらは基準クロックに同期し
た１／０信号である）が選択的に入力される。この結
果、ＪＫフリップフロップの出力端からは、位相変動の
影響が取り除かれた状態の（すなわち、基準クロックに
位相同期した）再生受信信号（BIT OUT ）が出力される
ことになる。

【０１０３】最後に、図２１を用いて、具体的に説明し
ておく。図２１の場合、位相差判定信号は、最初、Ｗ５
が２クロック期間有効（すなわち、「１」）となり、以
下、Ｗ４が３クロック期間、Ｗ５が３クロック期間、Ｗ
６が３クロック期間…の順番に有効となる。

【０１０４】従って、ＪＫフリップフロップは、まず、
検出位相Ｃに対応するＥ（６Ｕ）で立ち上がった後、同
じく、検出位相Ｃに対応するＥ（６Ｄ）で立ち下がり、
以下、検出位相Ｂに対応するＥ（５Ｕ）で立ち上がった
後、Ｅ（5 Ｄ）で立ち下がり、再び、Ｅ（５Ｕ）で立ち
上がった後、検出位相Ｃに対応するＥ（６Ｄ）で立ち下
がり…といった具合に動作する。

【０１０５】この結果、このビット列再生回路１４Ａか
らは、図２１に示すように、位相変動を含む受信信号
（BIT IN）にかかわらず、常に基準クロックに位相同期
した位相変動のない再生受信信号（BIT OUT ）が得られ
る。

【０１０６】（Ｂ−３）実施形態により得られる効果 以上説明したように、本実施形態に係るビット再生回路
によれば、タイミング抽出回路を用いることなく、論理
回路だけで位相変動が含まれる受信信号から基準クロッ
クに同期したビット列を再生することができ、装置の小
型化と適用可能周波数の高帯域化を実現できる。

【０１０７】また、本実施形態に係る位相差判定回路１
３Ａにおいては、各バースト信号に対する位相判定を、
最短で、光モジュールの立ち上がり変化点の５ビット目
から位相差の判定処理を開始することができ、ＰＬＬ回
路では実現不可能な高速動作を実現できる。

【０１０８】（Ｃ）他の実施形態 なお、上述の実施形態においては、本位相差吸収方法
を、パッシブダブルスター型（図３）の光通信システム
に適用する場合について述べたが、これに限らず、ＴＤ
ＭＡ伝送方式を採用する通信システムに対しても適用で
きる。

【０１０９】また、上述の実施形態においては、ネット
ワークを構成する各装置間でのデータ伝送時に本発明を
適用したが、これに限らず、同一装置内におけるデータ
伝送に本発明を適用しても良い。なお、ネットワークを
構成する各装置間におけるデータ伝送に本発明を適用す
る場合には、特に、ディジタル処理装置間、例えばホス
トコンピュータと端末装置間の高速シリアル伝送に適用
すれば有効である。

【０１１０】また、上述の実施形態においては、多相ク
ロック生成回路１１、１１Ａにおいて１／３位相づつ位
相を異にする３相クロックを生成する場合について述べ
たが、これに限らず、４相以上の多相クロックにも適用
し得る。

【０１１１】また、上述の実施形態においては、図１に
示した基本形態の具体回路例として、図９、図１１、図
１３、図１６、図１７、図２０の回路を挙げたが、これ
に限らず、同様の基本思想に基づく限り他の回路構成を
用いても良い。

【０１１２】

【発明の効果】以上のように、本発明によれば、いずれ
も基準クロックに同期したタイミングで動作する論理回
路のみでビット再生回路を実現できるため、従来のよう
に、ＰＬＬ回路を用いる場合に比して高速かつ安定で、
さらに小型のビット再生回路を実現できる。

【図面の簡単な説明】

【図１】ビット再生回路の基本形態を示すブロック図で
ある。

【図２】従来用いられているビット再生回路の構成を示
すブロック図である。

【図３】ビット再生回路を適用する通信システムの形態
例と当該通信システム上で送信されるデータのフォーマ
ットを示す図である。

【図４】検出位相の説明に用いる図である。

【図５】検出位相と変化点検出情報との関係を示す図で
ある。

【図６】位相差吸収方式１の説明に供する図である。

【図７】位相差吸収方式２の説明に供する図である。

【図８】位相差吸収方式３の説明に供する図である。

【図９】ビット再生回路の実施形態を示すブロック図で
ある。

【図１０】光モジュールの出力特性に起因した再生遅延
を示す図である。

【図１１】多相クロック生成回路の内部構成を示すブロ
ック図である。

【図１２】図１１の回路において発生され出力される各
クロック相互間の関係を示すタイミングチャートであ
る。

【図１３】変化点検出回路の内部構成を示すブロック図
である。

【図１４】変化点検出回路による変化点検出動作を示す
タイミングチャートである。

【図１５】位相差判定回路の概略構成を示すブロック図
である。

【図１６】光モジュールの出力立ち上がり検出に用いら
れる回路部である。

【図１７】受信信号と基準クロック間に存在する位相差
の検出に用いられる回路部である。

【図１８】位相差判定回路による位相差判定動作を示す
タイミングチャート（その１）である。

【図１９】位相差判定回路による位相差判定動作を示す
タイミングチャート（その２）である。

【図２０】ビット列再生回路の内部構成を示すブロック
図である。

【図２１】ビット列再生回路によるビット列再生動作を
示すタイミングチャートである。

【符号の説明】

１１、１１Ａ…多相クロック生成回路、１２、１２Ａ…
変化点検出回路、１３、１３Ａ…位相差判定回路、１
４、１４Ａ…ビット列再生回路。

Claims (3)

【特許請求の範囲】
1. 【請求項１】 伝送路を介して受信された受信信号よ
   り、原ビット列を再生し出力するビット再生回路におい
   て、 基準クロックを基準に、位相を異にする複数の検出クロ
   ックを発生する多相クロック発生回路と、 位相を異にする上記複数の検出クロックによって、上記
   受信信号の立ち上がり立ち下がり変化点を多相検出する
   ことにより複数の変化点情報を得、当該複数の変化点情
   報を上記基準クロックに同期したタイミングで一斉に出
   力する変化点検出回路と、 上記一斉に出力される複数の変化点情報を基に、受信信
   号と基準クロック間に存在する位相差を、上記基準クロ
   ックの毎クロック毎判定する位相差判定回路と、 上記変化点検出回路から一斉に入力される複数の変化点
   情報のうち、上記位相差判定回路の判定結果に対応する
   検出クロックの変化点情報を、上記基準クロックの毎ク
   ロック毎選択し、原ビット列の立ち上がり立ち下がり変
   化点を与えるビット列再生回路とを備えることを特徴と
   するビット再生回路。
2. 【請求項２】 請求項１に記載のビット再生回路におい
   て、 上記変化点検出回路は、上記基準クロックの毎クロック
   毎に得られる上記複数の変化点情報を順次遅延する１又
   は複数の遅延手段を有し、当該遅延手段の各入力及び出
   力から複数時点について得られた上記複数の変化点情報
   を複数組一斉に出力し、 上記位相差判定回路は、受信信号と基準クロック間に存
   在する位相差を判定するのに使用する変化点情報の範囲
   を定める判定枠を有し、当該判定枠内に属する変化点情
   報の中から、毎クロック毎の位相差を判定することを特
   徴とするビット再生回路。
3. 【請求項３】 請求項２に記載のビット再生回路におい
   て、 上記位相差判定回路は、毎クロック毎、上記判定枠の中
   心位置を、前クロックタイミングにおいて判定された位
   相差の位置に移動させることを特徴とするビット再生回
   路。