JP2842760B2 - Ｄｐｌｌ回路 - Google Patents
Ｄｐｌｌ回路Info
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Description
【０００１】
【産業上の利用分野】本発明は、複数の送信回路から到
着した受信バーストデータ信号のタイミング抽出、デー
タ識別を行なうＤＰＬＬ回路に関するもの。
着した受信バーストデータ信号のタイミング抽出、デー
タ識別を行なうＤＰＬＬ回路に関するもの。
【０００２】
【従来の技術】近年では、光伝送技術の発展を背景に広
帯域通信サービスの提供を目的として、光加入者伝送系
に対する研究開発が行なわれている。このような光加入
者伝送系においては、光通信システムの経済化等に向け
て、例えば図３に示すような、１つの親局３０に複数の
子局３２，３３，３４が光スターカップラ３１を介し
て、光ファイバ３５，３６，３７，３８で接続された基
本的なパッシブ・ダブル・スター（ＰＤＳ）構成が検討
されている。
帯域通信サービスの提供を目的として、光加入者伝送系
に対する研究開発が行なわれている。このような光加入
者伝送系においては、光通信システムの経済化等に向け
て、例えば図３に示すような、１つの親局３０に複数の
子局３２，３３，３４が光スターカップラ３１を介し
て、光ファイバ３５，３６，３７，３８で接続された基
本的なパッシブ・ダブル・スター（ＰＤＳ）構成が検討
されている。
【０００３】本構成では、光スターカプラを用いること
により、親局３０との間の光ファイバ３５を一本だけに
減少させることが可能となるために、親局３０と複数の
子局３２，３３，３４が直接接続されたシングル・スタ
ー構成に対して、光ファイバの敷設コストや、親局３０
に用意すべき光送受信器のコスト等を減少させることが
可能となる。
により、親局３０との間の光ファイバ３５を一本だけに
減少させることが可能となるために、親局３０と複数の
子局３２，３３，３４が直接接続されたシングル・スタ
ー構成に対して、光ファイバの敷設コストや、親局３０
に用意すべき光送受信器のコスト等を減少させることが
可能となる。
【０００４】しかしながら、この構成においては、親局
には複数の子局の送信器からのデータ信号が、ビット同
期がとれていない状態でバースト的に到着することにな
る。このために、実際のバーストデータ信号列において
は、一般的に、データ信号の前にビット同期をとるため
のプリアンブル信号が付加されている。ただし、このプ
リアンブル信号のビット数の増大は、データ信号の伝送
効率を低下させることになるので、このような受信バー
ストデータ信号からタイミング抽出を行なう回路には、
少ないビット数のプリアンブル信号で同期可能な「高速
の同期特性」が要求される。また、図３のＰＤＳ構成に
おいては、すべての子局が割り当てられたタイムスロッ
トで通信を行なうとは限らないため、親局においては長
いビット数の零符号連続が生じることがある。従って、
タイミング抽出回路においては、「長いビット数の零符
号連続への耐力特性」も要求される。
には複数の子局の送信器からのデータ信号が、ビット同
期がとれていない状態でバースト的に到着することにな
る。このために、実際のバーストデータ信号列において
は、一般的に、データ信号の前にビット同期をとるため
のプリアンブル信号が付加されている。ただし、このプ
リアンブル信号のビット数の増大は、データ信号の伝送
効率を低下させることになるので、このような受信バー
ストデータ信号からタイミング抽出を行なう回路には、
少ないビット数のプリアンブル信号で同期可能な「高速
の同期特性」が要求される。また、図３のＰＤＳ構成に
おいては、すべての子局が割り当てられたタイムスロッ
トで通信を行なうとは限らないため、親局においては長
いビット数の零符号連続が生じることがある。従って、
タイミング抽出回路においては、「長いビット数の零符
号連続への耐力特性」も要求される。
【０００５】ここで、長距離伝送系に適用されるタイミ
ング抽出回路においては、ＳＡＷフィルタ等のタンク回
路が多用されているが、この回路では「高速の同期特
性」、「長いビットの零符号連続への耐力特性」という
２つの要求特性がトレードオフの関係になるため、要求
特性の両立は困難である。このために、ＰＤＳ構成のよ
うな光加入者伝送系においては、２つの要求特性を満足
するために、カウンタやセレクタ等のディジタル素子に
より構成されたＤＰＬＬ回路の検討が進められている。
ング抽出回路においては、ＳＡＷフィルタ等のタンク回
路が多用されているが、この回路では「高速の同期特
性」、「長いビットの零符号連続への耐力特性」という
２つの要求特性がトレードオフの関係になるため、要求
特性の両立は困難である。このために、ＰＤＳ構成のよ
うな光加入者伝送系においては、２つの要求特性を満足
するために、カウンタやセレクタ等のディジタル素子に
より構成されたＤＰＬＬ回路の検討が進められている。
【０００６】図２は、ＤＰＬＬ回路の一例である。この
図２を用いて、従来のＤＰＬＬ回路の動作を説明する。
（このＤＰＬＬ回路に関しては、１９８８年発行の電子
情報通信学会技術報告書ＳＳＥ８８−２８の「３．１
従来のビット同期回路」に述べられている。）図２のＤ
ＰＬＬ回路において、複数の子局の送信回路から到着し
た受信バーストデータ信号は、ゲートを用いた遅延回路
２０により一定時間ずつ遅延させられ、多相のバースト
データ信号に変換される。この遅延回路２０から出力さ
れた多相のバーストデータ信号は、セレクタ回路２１に
入力される。一方、位相比較回路２２においては、セレ
クタ回路２１から出力された１つの位相のバーストデー
タ信号とクロック信号との位相を比較し、データ識別回
路２３で最適な位相関係でバーストデータ信号が識別で
きるようにセレクタ回路２１を制御する。
図２を用いて、従来のＤＰＬＬ回路の動作を説明する。
（このＤＰＬＬ回路に関しては、１９８８年発行の電子
情報通信学会技術報告書ＳＳＥ８８−２８の「３．１
従来のビット同期回路」に述べられている。）図２のＤ
ＰＬＬ回路において、複数の子局の送信回路から到着し
た受信バーストデータ信号は、ゲートを用いた遅延回路
２０により一定時間ずつ遅延させられ、多相のバースト
データ信号に変換される。この遅延回路２０から出力さ
れた多相のバーストデータ信号は、セレクタ回路２１に
入力される。一方、位相比較回路２２においては、セレ
クタ回路２１から出力された１つの位相のバーストデー
タ信号とクロック信号との位相を比較し、データ識別回
路２３で最適な位相関係でバーストデータ信号が識別で
きるようにセレクタ回路２１を制御する。
【０００７】図４のタイムチャートを用いて、従来のＤ
ＰＬＬ回路の動作の詳細を説明する。子局３２から入力
される前述のプリアンブル信号（ここでは”１”と”
０”の連続としている）が遅延回路２０によりｎ＝１〜
８の８相の多相のバーストデータ信号に変換される。こ
こで、位相比較回路２２は、セレクタ回路２１から出力
された１つの位相のバーストデータ信号の立ち上がり変
化点において、同時に入力されるクロック信号が”Ｈｉ
ｇｈ（Ｈ）”の場合にはセレクタ回路２１で選択される
多相バーストデータ信号のｎの値を大きくするための制
御信号をセレクタ回路２１に対して出力する。一方、ク
ロック信号が”Ｌｏｗ（Ｌ）”の場合はｎの値を小さく
するような制御信号を出力する。
ＰＬＬ回路の動作の詳細を説明する。子局３２から入力
される前述のプリアンブル信号（ここでは”１”と”
０”の連続としている）が遅延回路２０によりｎ＝１〜
８の８相の多相のバーストデータ信号に変換される。こ
こで、位相比較回路２２は、セレクタ回路２１から出力
された１つの位相のバーストデータ信号の立ち上がり変
化点において、同時に入力されるクロック信号が”Ｈｉ
ｇｈ（Ｈ）”の場合にはセレクタ回路２１で選択される
多相バーストデータ信号のｎの値を大きくするための制
御信号をセレクタ回路２１に対して出力する。一方、ク
ロック信号が”Ｌｏｗ（Ｌ）”の場合はｎの値を小さく
するような制御信号を出力する。
【０００８】ここで、位相比較回路２２にｎ＝４の位相
のバーストデータ信号が初めに入力されている場合を考
える。このバーストデータ信号の立ち上がり変化点
（ａ）において、クロック信号は”Ｈ”であるので、セ
レクタ回路２１で選択されるバーストデータ信号はｎ＝
５の位相のもの変更される。同様の位相制御はｎ＝７ま
で行われるがｎ＝８の位相のバーストデータ信号の立ち
上がり変化点（ｂ）においてクロック信号は”Ｌ”とな
るので、次に選択される位相はｎ＝７に戻る。従って位
相制御は、ｎ＝７とｎ＝８の間で交互に行われることと
なり位相制御が完了する。
のバーストデータ信号が初めに入力されている場合を考
える。このバーストデータ信号の立ち上がり変化点
（ａ）において、クロック信号は”Ｈ”であるので、セ
レクタ回路２１で選択されるバーストデータ信号はｎ＝
５の位相のもの変更される。同様の位相制御はｎ＝７ま
で行われるがｎ＝８の位相のバーストデータ信号の立ち
上がり変化点（ｂ）においてクロック信号は”Ｌ”とな
るので、次に選択される位相はｎ＝７に戻る。従って位
相制御は、ｎ＝７とｎ＝８の間で交互に行われることと
なり位相制御が完了する。
【０００９】
【発明が解決しようとする課題】従来のＤＰＬＬ回路で
は、複数の子局の送信回路から到着する各受信バースト
データ信号間の位相変化が大きい場合には、ある子局か
らの受信バーストデータ信号で同期していた位相に対し
て、次の子局からの受信バーストデータ信号では、さら
なる位相変化が生じることになる。
は、複数の子局の送信回路から到着する各受信バースト
データ信号間の位相変化が大きい場合には、ある子局か
らの受信バーストデータ信号で同期していた位相に対し
て、次の子局からの受信バーストデータ信号では、さら
なる位相変化が生じることになる。
【００１０】このような場合には、異なる子局からの受
信バーストデータ信号ごとに位相差が累積することにな
り、セレクタ回路２１で用意されている多相バーストデ
ータ信号では遅延量に不足が生じるため、位相同期が行
われないという問題があった。
信バーストデータ信号ごとに位相差が累積することにな
り、セレクタ回路２１で用意されている多相バーストデ
ータ信号では遅延量に不足が生じるため、位相同期が行
われないという問題があった。
【００１１】例えば、子局３２からのプリアンブル信号
において前述のようにｎ＝７またはｎ＝８の位相に同期
していた状態で、子局３３からのプリアンブル信号が到
着し、遅延回路２０により図４に示すｎ＝１〜８の多相
バーストデータ信号に変換されたとする。
において前述のようにｎ＝７またはｎ＝８の位相に同期
していた状態で、子局３３からのプリアンブル信号が到
着し、遅延回路２０により図４に示すｎ＝１〜８の多相
バーストデータ信号に変換されたとする。
【００１２】ここで、ｎ＝７のバーストデータ信号から
位相制御が開始されその立ち上がり変化点（ｄ）におい
てクロック信号は”Ｈ”であるので、次に選択されるバ
ーストデータ信号は、ｎ＝８に変更される。この位相の
バーストデータ信号の立ち上がり変化点（ｅ）において
も、クロック信号は”Ｈ”であるが、用意されている位
相はｎ＝８までであるために、これ以上は、位相制御を
かけることは不可能である。
位相制御が開始されその立ち上がり変化点（ｄ）におい
てクロック信号は”Ｈ”であるので、次に選択されるバ
ーストデータ信号は、ｎ＝８に変更される。この位相の
バーストデータ信号の立ち上がり変化点（ｅ）において
も、クロック信号は”Ｈ”であるが、用意されている位
相はｎ＝８までであるために、これ以上は、位相制御を
かけることは不可能である。
【００１３】本発明の目的は、このような従来の課題を
解決し、受信バーストデータ信号の位相変化が大きい場
合においても、位相制御動作が安定にかかるようにする
ものである。
解決し、受信バーストデータ信号の位相変化が大きい場
合においても、位相制御動作が安定にかかるようにする
ものである。
【００１４】
【課題を解決するための手段】本発明は、複数の送信回
路から到着した受信バーストデータ信号のタイミング抽
出、データ識別を行うＤＰＬＬ回路において、抽出クロ
ック信号のｎ倍の速度の高速クロック信号を用いて前記
受信バーストデータ信号を遅延させ、多相のバーストデ
ータ信号を生成するシフトレジスタと、前記シフトレジ
スタにおいて生成された前記多相のバーストデータ信号
から１つの位相のバーストデータ信号を選択するセレク
タ回路と、前記高速クロック信号を１／ｎの周波数に分
周する１／ｎ分周回路と、前記セレクタ回路で選択され
た前記１つの位相のバーストデータ信号を前記１／ｎ分
周回路から出力される抽出クロック信号を用いて識別す
るデータ識別回路と、前記１つの位相のバーストデータ
信号と前記抽出クロック信号の位相関係を比較し、その
位相比較結果と、前記複数の送信回路から到着し前記受
信バーストデータ信号に同期して入力され、前記セレク
タ回路において前記多相のバーストデータ信号ごとに初
めに選択されるバーストデータ信号を、前記多相のバー
ストデータ信号の内の中心付近の位相のものとなるよう
にリセット動作を行うためのバーストリセット信号によ
り、前記データ識別回路に入力される前記１つの位相の
バーストデータ信号が前記抽出クロック信号に位相同期
するように、前記セレクタ回路を制御するアップダウン
カウンタとより構成されることを特徴とする。
路から到着した受信バーストデータ信号のタイミング抽
出、データ識別を行うＤＰＬＬ回路において、抽出クロ
ック信号のｎ倍の速度の高速クロック信号を用いて前記
受信バーストデータ信号を遅延させ、多相のバーストデ
ータ信号を生成するシフトレジスタと、前記シフトレジ
スタにおいて生成された前記多相のバーストデータ信号
から１つの位相のバーストデータ信号を選択するセレク
タ回路と、前記高速クロック信号を１／ｎの周波数に分
周する１／ｎ分周回路と、前記セレクタ回路で選択され
た前記１つの位相のバーストデータ信号を前記１／ｎ分
周回路から出力される抽出クロック信号を用いて識別す
るデータ識別回路と、前記１つの位相のバーストデータ
信号と前記抽出クロック信号の位相関係を比較し、その
位相比較結果と、前記複数の送信回路から到着し前記受
信バーストデータ信号に同期して入力され、前記セレク
タ回路において前記多相のバーストデータ信号ごとに初
めに選択されるバーストデータ信号を、前記多相のバー
ストデータ信号の内の中心付近の位相のものとなるよう
にリセット動作を行うためのバーストリセット信号によ
り、前記データ識別回路に入力される前記１つの位相の
バーストデータ信号が前記抽出クロック信号に位相同期
するように、前記セレクタ回路を制御するアップダウン
カウンタとより構成されることを特徴とする。
【００１５】
【作用】本発明においては、位相比較回路として使用す
るアップダウンカウンタに、複数の送信回路から到着す
る各バーストデータ信号に同期したバーストリセット信
号を入力することにより、セレクタ回路において各バー
ストデータ信号ごとに初めに選択されるバーストデータ
信号を、多相のバーストデータ信号の内の中心付近の位
相のものとなるようにリセット動作をかける。これによ
り、複数の送信回路から到着する各バーストデータ信号
間の位相変化が大きい場合においても、セレクタ回路に
入力されている多相バーストデータ信号を用いて、安定
に位相制御をかけることが可能となる。
るアップダウンカウンタに、複数の送信回路から到着す
る各バーストデータ信号に同期したバーストリセット信
号を入力することにより、セレクタ回路において各バー
ストデータ信号ごとに初めに選択されるバーストデータ
信号を、多相のバーストデータ信号の内の中心付近の位
相のものとなるようにリセット動作をかける。これによ
り、複数の送信回路から到着する各バーストデータ信号
間の位相変化が大きい場合においても、セレクタ回路に
入力されている多相バーストデータ信号を用いて、安定
に位相制御をかけることが可能となる。
【００１６】
【実施例】図１は、本発明の一実施例を示したものであ
る。このＤＰＬＬは、抽出クロック信号のｎ倍の速度の
高速クロック信号を用いて受信バーストデータ信号を遅
延させ、多相のバーストデータ信号を生成するシフトレ
ジスタ１０と、シフトレジスタ１０において生成された
多相のバーストデータ信号から１つの位相のバーストデ
ータ信号を選択するセレクタ回路１１と、高速クロック
信号を１／ｎの周波数に分周する１／ｎ分周回路１２
と、セレクタ回路１１で選択された１つの位相のバース
トデータ信号を１／ｎ分周回路１２から出力される抽出
クロック信号を用いて識別するデータ識別回路１４と、
１つの位相のバーストデータ信号と抽出クロック信号の
位相関係を比較し、その位相比較結果と、複数の送信回
路から到着し受信バーストデータ信号に同期して入力さ
れるバーストリセット信号により、データ識別回路１４
に入力される１つの位相のバーストデータ信号が抽出ク
ロック信号に位相同期するように、セレクタ回路１１を
制御するアップダウンカウンタ１３とより構成されてい
る。
る。このＤＰＬＬは、抽出クロック信号のｎ倍の速度の
高速クロック信号を用いて受信バーストデータ信号を遅
延させ、多相のバーストデータ信号を生成するシフトレ
ジスタ１０と、シフトレジスタ１０において生成された
多相のバーストデータ信号から１つの位相のバーストデ
ータ信号を選択するセレクタ回路１１と、高速クロック
信号を１／ｎの周波数に分周する１／ｎ分周回路１２
と、セレクタ回路１１で選択された１つの位相のバース
トデータ信号を１／ｎ分周回路１２から出力される抽出
クロック信号を用いて識別するデータ識別回路１４と、
１つの位相のバーストデータ信号と抽出クロック信号の
位相関係を比較し、その位相比較結果と、複数の送信回
路から到着し受信バーストデータ信号に同期して入力さ
れるバーストリセット信号により、データ識別回路１４
に入力される１つの位相のバーストデータ信号が抽出ク
ロック信号に位相同期するように、セレクタ回路１１を
制御するアップダウンカウンタ１３とより構成されてい
る。
【００１７】図１のＤＰＬＬ回路において、複数の子局
の送信回路から到着した受信バーストデータ信号は、抽
出クロック信号のｎ倍の速度の高速クロック信号により
動作するシフトレジスタ１０を用いて遅延させられ、多
相のバーストデータ信号に変換される。そして、このシ
フトレジスタ１０から出力された多相のバーストデータ
信号は、セレクタ回路１１に入力される。また、高速ク
ロック信号はシフトレジスタ１０に入力されると同時に
１／ｎ分周回路１２にも入力され、抽出クロック信号と
同じ速度に分周される。この１／ｎ分周回路１２からの
出力クロック信号は、アップダウンカウンタ１３とデー
タ識別回路１４に入力され、かつ抽出クロック信号とし
てＤＰＬＬ回路から出力される。
の送信回路から到着した受信バーストデータ信号は、抽
出クロック信号のｎ倍の速度の高速クロック信号により
動作するシフトレジスタ１０を用いて遅延させられ、多
相のバーストデータ信号に変換される。そして、このシ
フトレジスタ１０から出力された多相のバーストデータ
信号は、セレクタ回路１１に入力される。また、高速ク
ロック信号はシフトレジスタ１０に入力されると同時に
１／ｎ分周回路１２にも入力され、抽出クロック信号と
同じ速度に分周される。この１／ｎ分周回路１２からの
出力クロック信号は、アップダウンカウンタ１３とデー
タ識別回路１４に入力され、かつ抽出クロック信号とし
てＤＰＬＬ回路から出力される。
【００１８】本構成においては、位相制御回路としてア
ップダウンカウンタ１３を使用しているが、これは以下
の理由による。すなわち、アップダウンカウンタ１３の
ＣＬＫ端子には、セレクタ回路１１から出力された１つ
の位相のバーストデータ信号が、アップダウン（Ｕ／
Ｄ）端子にはクロック信号が入力されているため、バー
ストデータ信号の立ち上がり変化点において同時に入力
されるクロック信号が”Ｈ”の場合にはセレクタ回路１
１で選択される多相バーストデータ信号のｎの値を大き
くするようにアップ制御信号をセレクタ回路１１に対し
て出力することが可能となる。一方、クロック信号が”
Ｌ”の場合はｎの値を小さくするようにダウン制御信号
を出力することが可能である。
ップダウンカウンタ１３を使用しているが、これは以下
の理由による。すなわち、アップダウンカウンタ１３の
ＣＬＫ端子には、セレクタ回路１１から出力された１つ
の位相のバーストデータ信号が、アップダウン（Ｕ／
Ｄ）端子にはクロック信号が入力されているため、バー
ストデータ信号の立ち上がり変化点において同時に入力
されるクロック信号が”Ｈ”の場合にはセレクタ回路１
１で選択される多相バーストデータ信号のｎの値を大き
くするようにアップ制御信号をセレクタ回路１１に対し
て出力することが可能となる。一方、クロック信号が”
Ｌ”の場合はｎの値を小さくするようにダウン制御信号
を出力することが可能である。
【００１９】従って、図４に示したように子局３２から
のプリアンブル信号が到着した場合においてアップダウ
ンカウンタ１３にｎ＝４のバーストデータ信号が初めに
入力されると、［従来の技術］においての説明と同様に
位相制御は、ｎ＝７とｎ＝８のバーストデータ信号で完
了する。よって、データ識別回路１４において最適な位
相関係でバーストデータ信号をクロック信号で識別する
ことが可能となる。
のプリアンブル信号が到着した場合においてアップダウ
ンカウンタ１３にｎ＝４のバーストデータ信号が初めに
入力されると、［従来の技術］においての説明と同様に
位相制御は、ｎ＝７とｎ＝８のバーストデータ信号で完
了する。よって、データ識別回路１４において最適な位
相関係でバーストデータ信号をクロック信号で識別する
ことが可能となる。
【００２０】また、本発明では、アップダウンカウンタ
１３において、図１に示すように複数の送信回路から到
着する各バーストデータ信号に同期したバーストリセッ
ト信号を入力し、セレクタ回路１１において各バースト
データ信号ごとに初めに選択されるバーストデータ信号
を、多相のバーストデータ信号の内の中心付近の位相の
ものとなるようにリセット動作をかける。
１３において、図１に示すように複数の送信回路から到
着する各バーストデータ信号に同期したバーストリセッ
ト信号を入力し、セレクタ回路１１において各バースト
データ信号ごとに初めに選択されるバーストデータ信号
を、多相のバーストデータ信号の内の中心付近の位相の
ものとなるようにリセット動作をかける。
【００２１】このようなリセット動作を行わない場合に
は［発明が解決しようとする課題］で述べたものと同じ
状態が発生し、子局３２からのプリアンブル信号には同
期可能でも、子局３３からのプリアンブル信号には最適
位相でクロック信号が同期することは不可能となる場合
がある。
は［発明が解決しようとする課題］で述べたものと同じ
状態が発生し、子局３２からのプリアンブル信号には同
期可能でも、子局３３からのプリアンブル信号には最適
位相でクロック信号が同期することは不可能となる場合
がある。
【００２２】一方、各バーストデータ信号の到着ごとに
リセット動作をかけた場合には、同期動作により選択さ
れた受信バーストデータ信号が、たとえセレクタ回路１
１の入力信号の端点付近であったとしても、次に到着す
る受信バーストデータ信号に対する同期動作は、セレク
タ回路１１の中心付近の位相から開始されることにな
る。
リセット動作をかけた場合には、同期動作により選択さ
れた受信バーストデータ信号が、たとえセレクタ回路１
１の入力信号の端点付近であったとしても、次に到着す
る受信バーストデータ信号に対する同期動作は、セレク
タ回路１１の中心付近の位相から開始されることにな
る。
【００２３】例えば、リセット信号により子局３３から
のバーストデータ信号に対して位相制御がｎ＝７ではな
く中心付近の位相のｎ＝４から開始されるものとする。
このバーストデータ信号の立ち上がり変化点（ｆ）にお
いてクロック信号は”Ｌ”であるのでセレクタ回路１１
で選択されるバーストデータ信号は、ｎ＝３の位相のも
のに変更される。同様の位相制御は、ｎ＝３の場合にも
行われｎ＝２のバーストデータ信号が選択されるがこの
信号の立ち上がり変化点（ｇ）においてクロック信号
は”Ｈ”となるので次に選択される位相はｎ＝３に戻
る。従って、位相制御はｎ＝２とｎ＝３の間で完了す
る。
のバーストデータ信号に対して位相制御がｎ＝７ではな
く中心付近の位相のｎ＝４から開始されるものとする。
このバーストデータ信号の立ち上がり変化点（ｆ）にお
いてクロック信号は”Ｌ”であるのでセレクタ回路１１
で選択されるバーストデータ信号は、ｎ＝３の位相のも
のに変更される。同様の位相制御は、ｎ＝３の場合にも
行われｎ＝２のバーストデータ信号が選択されるがこの
信号の立ち上がり変化点（ｇ）においてクロック信号
は”Ｈ”となるので次に選択される位相はｎ＝３に戻
る。従って、位相制御はｎ＝２とｎ＝３の間で完了す
る。
【００２４】ここで、クロック信号の立ち上がり変化点
（ｃ）は、ｎ＝２およびｎ＝３のプリアンブル信号”
１”の中心位相付近となっているため、データ識別回路
１４において最適な位相関係でバーストデータ信号をク
ロック信号で識別することが可能となる。
（ｃ）は、ｎ＝２およびｎ＝３のプリアンブル信号”
１”の中心位相付近となっているため、データ識別回路
１４において最適な位相関係でバーストデータ信号をク
ロック信号で識別することが可能となる。
【００２５】これにより、異なる子局からの受信バース
トデータ信号ごとに生じる位相差の累積を除去すること
ができ、セレクタ回路１１に入力されている多相バース
トデータ信号を用いて、安定に位相制御をかけることが
可能となる。
トデータ信号ごとに生じる位相差の累積を除去すること
ができ、セレクタ回路１１に入力されている多相バース
トデータ信号を用いて、安定に位相制御をかけることが
可能となる。
【００２６】
【発明の効果】本発明においては、位相比較回路として
使用するアップダウンカウンタに、複数の送信回路から
到着する各バーストデータ信号に同期したバーストリセ
ット信号を入力することにより、セレクタ回路において
各バーストデータ信号ごとに初めに選択されるバースト
データ信号を、多相のバーストデータ信号の内の中心付
近の位相のものとなるようにリセット動作をかける。こ
れにより、複数の送信回路から到着する各バーストデー
タ信号間の位相変化が大きい場合においても、セレクタ
回路に入力されている多相バーストデータ信号を用い
て、安定に位相制御をかけることが可能となる。
使用するアップダウンカウンタに、複数の送信回路から
到着する各バーストデータ信号に同期したバーストリセ
ット信号を入力することにより、セレクタ回路において
各バーストデータ信号ごとに初めに選択されるバースト
データ信号を、多相のバーストデータ信号の内の中心付
近の位相のものとなるようにリセット動作をかける。こ
れにより、複数の送信回路から到着する各バーストデー
タ信号間の位相変化が大きい場合においても、セレクタ
回路に入力されている多相バーストデータ信号を用い
て、安定に位相制御をかけることが可能となる。
【図１】本発明のＤＰＬＬ回路の一実施例を示す図であ
る。
る。
【図２】従来のＤＰＬＬ回路の一実施例を示す図であ
る。
る。
【図３】パッシブ・ダブル・スター構成の一例を示す図
である。
である。
【図４】
従来技術及び本発明の動作を説明するための図
である。
である。
１０ シフトレジスタ １１，２１ セレクタ回路 １２ １／ｎ分周回路 １３ アップダウンカウンタ １４，２３ データ識別回路 １５，２４ ＤＰＬＬ回路 ２０ 遅延回路 ２２ 位相比較回路 ３０ 親局 ３１ 光スターカップラ ３２，３３，３４ 子局 ３５，３６，３７，３８ 光ファイバ
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０４Ｂ 10/28
Claims (1)
- 【請求項１】複数の送信回路から到着した受信バースト
データ信号のタイミング抽出、データ識別を行うＤＰＬ
Ｌ回路において、 抽出クロック信号のｎ倍の速度の高速クロック信号を用
いて前記受信バーストデータ信号を遅延させ、多相のバ
ーストデータ信号を生成するシフトレジスタと、 前記シフトレジスタにおいて生成された前記多相のバー
ストデータ信号から１つの位相のバーストデータ信号を
選択するセレクタ回路と、 前記高速クロック信号を１／ｎの周波数に分周する１／
ｎ分周回路と、 前記セレクタ回路で選択された前記１つの位相のバース
トデータ信号を前記１／ｎ分周回路から出力される抽出
クロック信号を用いて識別するデータ識別回路と、 前記１つの位相のバーストデータ信号と前記抽出クロッ
ク信号の位相関係を比較し、その位相比較結果と、前記
複数の送信回路から到着し前記受信バーストデータ信号
に同期して入力され、前記セレクタ回路において前記多
相のバーストデータ信号ごとに初めに選択されるバース
トデータ信号を、前記多相のバーストデータ信号の内の
中心付近の位相のものとなるようにリセット動作を行う
ためのバーストリセット信号により、前記データ識別回
路に入力される前記１つの位相のバーストデータ信号が
前記抽出クロック信号に位相同期するように、前記セレ
クタ回路を制御するアップダウンカウンタとより構成さ
れることを特徴とするＤＰＬＬ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128555A JP2842760B2 (ja) | 1993-05-31 | 1993-05-31 | Ｄｐｌｌ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5128555A JP2842760B2 (ja) | 1993-05-31 | 1993-05-31 | Ｄｐｌｌ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06338783A JPH06338783A (ja) | 1994-12-06 |
| JP2842760B2 true JP2842760B2 (ja) | 1999-01-06 |
Family
ID=14987660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5128555A Expired - Fee Related JP2842760B2 (ja) | 1993-05-31 | 1993-05-31 | Ｄｐｌｌ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2842760B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100393979B1 (ko) * | 2001-02-22 | 2003-08-06 | 주식회사 하이닉스반도체 | 디지털 피엘엘 회로 |
| JP5012129B2 (ja) * | 2007-03-26 | 2012-08-29 | 日本電気株式会社 | バースト光受信装置、光通信システム、バースト光受信制御方法、およびプログラム |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01269332A (ja) * | 1988-04-21 | 1989-10-26 | Fujitsu Ltd | 位相制御回路 |
| JPH03273709A (ja) * | 1990-02-26 | 1991-12-04 | Ricoh Co Ltd | 位相制御回路 |
-
1993
- 1993-05-31 JP JP5128555A patent/JP2842760B2/ja not_active Expired - Fee Related
Non-Patent Citations (1)
| Title |
|---|
| 電子情報通信学会技術報告書ＳＳＥ８８−２８ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06338783A (ja) | 1994-12-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960409 |
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