KR100393979B1 - 디지털 피엘엘 회로 - Google Patents

Abstract

본 발명은 입력 신호의 레벨과 내장 카운터의 동작만으로 데이터의 복원 및 내부 클럭 신호를 발생시키는 디지털 피엘엘(PLL) 회로에 관한 것으로, 외부에서 들어오는 시리얼 데이터를 받아 디지털 신호로 변환하는 위상 신호 검출부와, 외부 클럭 신호 및 리셋 신호에 응답하여 상기 디지털 신호의 로우 레벨 및 하이 레벨 각각에 대하여 소정 카운팅 수와 비교하여 카운팅 수를 출력하는 카운터부와, 상기 카운팅 수와 상기 디지털 신호에 응답한 내부 데이터와 내부 클럭을 출력하는 내부 신호 발생부를 포함하여 구성됨을 특징으로 한다.

Description

디지털 피엘엘 회로{Circuit for Digital Phase Locked Loop}

본 발명은 PLL 회로에 관한 것으로 특히, 입력 신호의 레벨과 내장 카운터의 동작만으로 데이터의 복원 및 내부 클럭 신호를 발생시키는 디지털 피엘엘(PLL) 회로에 관한 것이다.

일반적으로 PLL(Phase Locked Loop) 회로는 설정한 레벨을 일정시간 고정시키는 회로로서 통신 시스템이나 영상 신호 재생시에 주로 쓰이는 회로이다. 즉, 입력으로 들어온 신호와 기설정한 신호와의 레벨 동기 여부를 판단하고, 일치할 경우는 이를 일정시간 유지시키도록 하고, 일치하지 않은 경우는 피드백하여 레벨이 동기될 때까지 계속적으로 기설정한 신호와 비교하여 기설정한 신호에 소정 오차 폭 이내 동기하는 신호를 발생하는 회로를 말한다.

이러한 PLL회로는 비교하려는 레벨 폭이 작을수록 비교적 정확한 데이터에 접근할 수 있으나, 그만큼 시간이 오래 걸린다.

지금까지 PLL 회로로는 디지털 통신 시스템의 수신부에서 입력 신호를 기반으로 안정된 클럭을 발생시키는 아날로그 방식의 PLL 회로를 사용했다.

이러한 아날로그 PLL 회로는 레벨 비교기, 신호 전류 교정을 위한 루프 필터, 출력 신호를 발생시키기 위한 적분기로 구성된다.

아날로그 PLL 회로는 칩 동작에 따른 온도 변화, 소자의 감응성(sensitivity) 등과 같은 내부 변화에 민감하게 동작을 한다. 또한, PLL 칩 외부에 필수적으로 저항 또는 커패시터와 같은 수동 소자를 연결시켜야 하므로 입출력 핀 수를 증가시키고, 칩 제작 전반에 걸쳐서 특성의 검증 단계를 여러 차례 거쳐야 하므로 필연적으로 설계 기간이 길어지게 된다.

상기와 같은 종래의 아날로그 PLL 회로는 다음과 같은 문제점이 있다.

첫째, 칩 동작에 따른 온도 변화, 소자 민감성 등과 같은 내부 변화에 민감하게 동작을 한다.

둘째, 외부적으로 PLL 칩 외부에 필수적으로 저항 및 커패시터와 같은 수동소자를 연결시켜야 하므로 입출력 핀 수가 증가하고, 칩 제작 전반에 걸쳐서 특성 검증 단계를 여러 번 거치므로 설계기간이 길어진다.

본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 입력 신호의 레벨과 내장 카운터의 동작만으로 데이터의 복원 및 내부 클럭 신호를 발생시키는 디지털 피엘엘(PLL) 회로를 제공하는 데, 그 목적이 있다.

도 1은 본 발명의 디지털 PLL 회로를 나타낸 블록도

도 2는 도 1의 위상 신호 검출부를 나타낸 블록도

도 3은 도 1의 카운터부를 나타낸 블록도

도 4는 도 3의 데이터 흐름을 나타낸 플로우 차트

도 5는 도 1의 내부 신호 발생부를 나타낸 블록도

도 6은 도 1의 외부 클럭 및 시리얼 데이터에 따른 내부 클럭 및 내부 데이터의 변화를 나타낸 타이밍도

도면의 주요 부분에 대한 부호 설명

100 : 위상 신호 검출부 200 : 카운터부

300 : 내부 신호 발생부

31 : 로우 레벨 카운터 32 : 하이 레벨 카운터

33 : 제 1 비교기

51 : 제 2 비교기 52 : 데이터 레지스터

53 : 로우 레벨 클럭 발생기 54 : 하이 레벨 클럭 발생기

55 : OR 게이트

상기와 같은 목적을 달성하기 위한 본 발명의 디지털 PLL 회로는, 외부에서 들어오는 시리얼 데이터를 받아 디지털 신호로 변환하는 위상 신호 검출부와, 외부 클럭 신호 및 리셋 신호에 응답하여 상기 디지털 신호의 로우 레벨 및 하이 레벨 각각에 대하여 소정 카운팅 수와 비교하여 카운팅 수를 출력하는 카운터부와, 상기 카운팅 수와 상기 디지털 신호에 응답한 내부 데이터와 내부 클럭을 출력하는 내부 신호 발생부를 포함하여 구성됨을 특징으로 한다.

이하, 첨부된 도면을 참조하여 본 발명의 디지털 PLL 회로를 상세히 설명한다.

도 1은 본 발명의 디지털 PLL 회로를 나타낸 블록도이다.

도 1과 같이, 외부에서 들어오는 시리얼 데이터(serial data)를 받아 디지털 신호(d)로 변환하는 위상 신호 검출부(100)와, 외부 클럭 신호(clk) 및 리셋 신호(reset)에 응답하여 상기 디지털 신호(d)의 로우 레벨("L") 및 하이 레벨("H") 각각에 대하여 소정 카운팅 수와 비교하여 카운팅 수(n)를 출력하는 카운터부(200)와, 상기 카운팅 수(n)와 상기 디지털 신호(d)에 응답한 내부 데이터(id)와 내부 클럭(iclk)을 출력하는 내부 신호 발생부를 포함하여 구성된다.

본 발명의 디지털 PLL 회로는 이와 같이, 크게 위상 신호 검출부(100)와, 카운터부(200)와, 내부 신호 발생부(300)로 구성되며, 외부에서 인가되는 시리얼 데이터(serial data)와 외부 클럭 신호(clk) 및 리셋 신호(reset), 전원 전압 신호(Vcc)를 입력으로 하여 내부 데이터(id) 및 내부 클럭(iclk)을 출력한다.

본 발명의 실시례에서 예를 든 카운터부에서는 외부에서 입력되는 클럭으로서 4비트의 클럭(X4)을 사용한다.

본 발명의 디지털 PLL 회로 내 각각의 구성은 다음과 같다.

도 2는 도 1의 위상 신호 검출부를 나타낸 회로도이다.

도 2와 같이, 위상 신호 검출부는 상기 외부에서 들어오는 시리얼 데이터(serial data)와, 외부 전원 전압 신호(Vcc)가 입력으로 들어올 때, 상기 두 신호가 서로 하이 레벨("H")일 때만 앤드(AND) 게이트를 통하여 하이 레벨("H")로 출력하고 나머지 경우에는 로우 레벨("L")을 출력한다.

즉, 상기 위상 신호 검출부는 외부 전원 전압(Vcc)이 인가되었을 때에만 정상 동작을 수행하게 하고, 아날로그로 들어온 신호를 하이 레벨 및 로우 레벨의 이진의 디지털 신호(binary digital signal)로 바꾸어준다.

도 3은 도 1의 카운터부를 나타낸 회로도이다.

도 3과 같이, 외부 클럭 신호(clk)와, 리셋 신호(reset)를 입력으로 하여, 상기 위상 신호 검출부의 출력인 디지털 신호(d)의 로우 레벨("L") 및 하이 레벨("H") 각각에 대해 카운팅을 실시하여 카운팅 수(n)를 출력하는 로우 레벨 카운터(31) 및 하이 레벨 카운터(32)와, 상기 카운팅 수(n)가 소정 값 이상일 때 중지 신호(stop)를 출력하는 제 1 비교기(33)를 포함하여 구성된다.

도 4는 도 3 카운터부의 데이터 흐름을 나타내는 플로우 차트이다.

도 4와 같이, 상기 로우 레벨 및 하이 레벨 카운터(31, 32)는 카운터부에 리셋 신호(reset)가 들어오는 것을 신호로 하여 상기 위상 신호 검출부의 출력인 디지털 신호(d)의 상태에 따라 로우 레벨 및 하이 레벨 카운터(31, 32) 중 선택하여 실시한다. 즉, 상기 디지털 신호(d)가 로우 레벨일 경우 로우 레벨 카운터(31)를 통해 카운팅을 실시하고, 그렇지 않을 경우는 하이 레벨 카운터(32)를 통해 카운팅을 실시한다.

이 때, 제 1 비교기(31)를 통하여 상기 디지털 데이터(d)의 카운팅 수(n)를 소정 값과 비교하여 소정 값 이상의 카운팅 수를 유지한 디지털 데이터(d)가 천이(transition)할 때, 카운팅 중지 신호(stop)를 출력하고, 로우 레벨 및 하이 레벨 카운터(31, 32)에서는 이 때의 카운팅 수(n)를 출력한다.

상기 카운팅(counting)은 상기 외부클럭(clk)의 상기(rising edge) 및 하기(falling edge)시 각각의 경우, 즉 4비트 클럭이므로, 8번의 과정에 걸쳐 카운팅을 수행한다.

만일, 상기 디지털 데이터(d)의 카운팅 수(n)가 소정 값에 미치지 못할 때는 카운팅을 중지하지 않고, 다음 디지털 데이터 천이(transition)시의 카운팅 수(n)가 소정 값을 넘을 때까지 계속적으로 카운팅을 진행한다.

본 발명의 카운터부는 상기 외부에서 입력된 시리얼 데이터(serial data)를 디지털 신호(d)로 변환하여, 상기 디지털 신호(d)가 소정 영역에 들 때, 데이터 변경이 가능하도록 처리한 것이다. 이 때, 본 발명의 실시례에서는 4비트 카운터를 사용하였음으로 4비트까지 레벨 천이가 없다면 4비트까지의 카운팅 수를 출력하고, 4비트 카운팅을 실시하기 전에 레벨 천이가 있다면 레벨 천이가 일어났을 때까지의 카운팅 수를 출력한다.

이렇게 출력한 카운팅 수는 비교기를 통해 기설정한(본 발명의 실시례에서는 외부 클럭의 2/3 사이클로 설정. 따라서, 2/3 X 4 = 8/3 클럭) 값과 비교한다. 그러나, 상기 8/3클럭 위치에서는 실제로 데이터 천이가 발생하지 않고 외부 클럭이 상기나 하기되는 시점에, 즉, 최소 3클럭 이상 유지한 데이터에 한해 데이터 천이를 할 수 있다.

상기 로우 레벨 카운터 및 하이 레벨 카운터를 통해 카운팅한 값이 기설정한 값을 넘을 때의 디지털 데이터(하이 레벨 또는 로우 레벨)를 출력한다. 이와 반대로, 상기 로우 레벨 카운터 및 하이 레벨 카운터를 통해 카운팅한 값이 기설정한값을 넘지 못할 때는 레벨 천이가 일어나더라도 그대로 레벨 천이 전의 디지털 데이터를 출력한다.

또한, 상기 로우 레벨 카운터 및 하이 레벨 카운터(31, 32)를 통해 카운팅한 값이 기설정한 값을 넘을 때는 카운팅을 실시함에 있어서, 리셋 신호(reset)를 입력받아 다시 카운팅을 실시한다. 반대의 경우는 그대로 4비트 클럭 카운팅을 완료하게 된다.

도 5는 도 1의 내부 신호 발생부를 나타낸 회로도이다.

도 5와 같이, 상기 내부 신호 발생부는, 상기 로우 레벨 카운터(31) 및 하이 레벨 카운터(32)의 카운팅 수(n)가 소정 영역(8/3 내지 4)에 포함되었을 때 패스신호(p)를 출력하는 제 2 비교기(51)와, 상기 제 2 비교기(51)의 패스신호(p)에 응답하는 상기 디지털 신호(d)를 출력하는 데이터 레지스터(52)와, 상기 제 2 비교기(51)의 패스신호(p)에 응답하여 디지털 신호(d)의 로우 레벨 및 하이 레벨 각각에 대한 클럭 신호를 발생시키는 로우 레벨 및 하이 레벨의 클럭 발생기(53, 54)와, 상기 로우 레벨 및 하이 레벨의 클럭 발생기(53, 54)의 출력을 논리 연산하여 상기 데이터 신호에 응답하는 내부 회로의 클럭(iclk)을 발생시키는 오아 게이트(55)를 포함하여 구성된다.

상기 제 2 비교기(51)는 상기 디지털 신호(d)의 홀딩 타임(holding time)이 외부 클럭(clk)의 2/3이상일 때 상기 데이터 레지스터(52)에 패스 신호(p)를 보낸다. 전송 도중 여러 노이즈(noise)에 의해서 상기 홀딩 타임(holding time) 이하에서 신호가 왜곡되어 다른 레벨로 천이되더라도 데이터 레지스터(52)는 그 이전의데이터 값을 일정하게 출력시키는 기능을 수행한다.

상기 로우 레벨 및 하이 레벨 클럭 발생기(53, 54)는 상기 제 2 비교기(51)의 패스 신호(p)와 로우 레벨 및 하이 레벨 카운터(31, 32)에서 카운팅한 수(n)를 입력 받아 로우 레벨 및 하이 레벨 각각에 대한 클럭을 발생시킨다. 이러한 클럭 발생기는 일반적으로 링 발진기를 쓰며, 이를 전압 제어 발진기(Voltage Controlled Oscillator)라 하기도 한다.

상기 로우 레벨 및 하이 레벨 클럭 발생기(53, 54)를 통해 출력한 클럭을 오아(OR) 게이트(55)를 통해 논리 연산하여 회로 전체의 내부 클럭(iclk)을 출력한다.

도 6은 도 1의 외부 클럭 및 시리얼 데이터에 따른 내부 클럭 및 내부 데이터의 변화를 나타낸 타이밍도이다.

도 6과 같이, X4 클럭(clk)에 동기되어 입력되는 디지털 신호(d)는 소정 값(X4클럭의 2/3 = 8/3클럭) 이상에서 데이터 천이가 있을 때, 천이된 디지털 신호(d)를 출력할 수 있다. 본 발명의 디지털 PLL 회로에서는 외부 클럭(clk)을 X4클럭으로 설정하였으므로, 그 이상 유지한 디지털 신호(d)에 대해서는 리셋 신호(reset)를 통해, 4클럭 이후의 디지털 신호(d)의 카운터 수(n)를 다시 소정 값과 비교하는 카운팅을 실시한다.

상기와 같은 본 발명의 디지털 PLL 회로는 다음과 같은 효과가 있다.

첫째, LAN 등과 같은 디지털 통신에서 전송 신호로부터 왜곡된 데이터를 복원하고 복원된 데이터에 동기되는 클럭을 안정하게 출력시킬 수 있다.

둘째, 스탠다드 로직 디자인 툴(Standard Logic Design Tool)을 이용하여 설계를 손쉽게 할 수 있으며, 입력 신호의 레벨과 내장 카운터의 동작만으로 데이터 복원 및 클럭 신호를 발생시킬 수 있다. 따라서 외부적인 장치나 내부적인 환경 요인에 의해 동작 특성에 크게 영향을 받지 않으면서 여러 응용 칩들에 함께 내장될 수 있다.

셋째, 디지털 방식으로 구현되기 때문에 비교적 쉽게 회로를 구성할 수 있어, 디지털 통신에 관련된 여타 ASIC(Application Specific Integrated Circuit) 칩들에 손쉽게 내장시킬 수 있어 설계기간 및 비용 감소 효과를 기대할 수 있다.

Claims (4)

1. 외부에서 들어오는 시리얼 데이터를 받아 디지털 신호로 변환하는 위상 신호 검출부와,

   외부 클럭 신호 및 리셋 신호에 응답하여 상기 디지털 신호의 로우 레벨 및 하이 레벨 각각에 대하여 소정 카운팅 수와 비교하여 카운팅 수를 출력하는 카운터부와,

   상기 카운팅 수와 상기 디지털 신호에 응답한 내부 데이터와 내부 클럭을 출력하는 내부 신호 발생부를 포함하여 구성됨을 특징으로 하는 디지털 PLL 회로.
2. 제 1항에 있어서, 상기 위상 신호 검출부는,

   전원 전압 신호와 상기 시리얼 데이터를 입력으로 하고, 두 신호를 논리 연산하여 디지털 신호로 변환하는 앤드 게이트로 이루어짐을 특징으로 하는 디지털 PLL 회로.
3. 제 1항에 있어서, 상기 카운터부는,

   외부 클럭 신호와, 리셋 신호를 입력으로 하여, 상기 위상 신호 검출부의 출력인 디지털 신호의 로우 레벨 및 하이 레벨 각각에 대해 카운팅을 실시하여 카운팅 수를 출력하는 로우 레벨 카운터와 하이 레벨 카운터와,

   상기 로우 레벨 카운터 및 하이 레벨 카운터의 카운팅 수가 소정 값 이상일때 중지 신호를 출력하는 제 1 비교기를 포함하여 구성됨을 특징으로 하는 디지털 PLL 회로.
4. 제 1항에 있어서, 상기 내부 신호 발생부는,

   상기 로우 레벨 카운터 및 하이 레벨 카운터의 카운팅 수가 소정 영역에 포함되었을 때 패스신호를 출력하는 제 2 비교기와,

   상기 제 2 비교기의 패스신호에 응답하는 상기 디지털 신호를 출력하는 데이터 레지스터와,

   상기 제 2 비교기의 패스신호에 응답하여 디지털 신호의 로우 레벨 및 하이 레벨 각각에 대한 클럭 신호를 발생시키는 로우 레벨 및 하이 레벨의 클럭 발생기와,

   상기 로우 레벨 및 하이 레벨의 클럭 발생기의 출력을 논리 연산하여 상기 데이터 신호에 응답하는 내부 회로의 클럭을 발생시키는 오아 게이트를 포함하여 구성됨을 특징으로 하는 디지털 PLL 회로.