KR20150063242A - 위상 검출 회로 및 이를 이용하는 지연 고정 루프 회로 - Google Patents

위상 검출 회로 및 이를 이용하는 지연 고정 루프 회로 Download PDF

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Abstract

위상 검출 회로는 제 1 위상 비교부, 플래그 생성부 및 락킹 감지부를 포함한다. 상기 제 1 위상 비교부는 기준 클럭 신호 및 피드백 클럭 신호의 위상을 비교하여 제 1 위상 비교 신호를 생성한다. 상기 플래그 생성부는 상기 기준 클럭 신호 및 상기 피드백 클럭 신호가 소정 시간 지연된 클럭 신호의 위상과 상기 제 1 위상 비교 신호에 기초하여 플래그 신호를 생성한다. 상기 락킹 감지부는 상기 플래그 신호가 인에이블 되었을 때 상기 제 1 위상 비교 신호에 기초하여 락킹 신호가 생성되는 것을 방지한다.

Description

위상 검출 회로 및 이를 이용하는 지연 고정 루프 회로 {PHASE DETERMINATION CIRCUIT AND DELAYED LOCKED LOOP CIRCUIT USING THE SAME}
본 발명은 반도체 장치에 관한 것으로서, 더 상세하게는 반도체 장치에서 사용되는 지연 고정 루프 회로에 관한 것이다.
일반적으로, 메모리와 같은 반도체 장치는 프로세서 또는 컨트롤러와 같은 외부 호스트 장치와 데이터 통신을 수행한다. 상기 메모리와 호스트 장치는 시스템 클럭 신호에 동기하여 서로 데이터를 주고 받을 수 있다. 상기 호스트는 상기 시스템 클럭 신호에 동기하여 데이터를 상기 메모리 제공하고 상기 메모리도 상기 시스템 클럭 신호에 동기하여 데이터를 상기 호스트 장치로 제공한다. 하지만, 메모리 내부에는 많은 논리 회로들이 존재하므로, 상기 시스템 클럭 신호는 상기 메모리 내부에서 지연될 수 밖에 없다. 따라서, 데이터가 지연된 시스템 클럭 신호에 동기되어 상기 메모리로부터 출력되는 경우, 데이터 통신에 오류가 발생할 수 있다.
상기 시스템 클럭 신호의 위상 지연을 보상하기 위해, 일반적으로 메모리는 지연 고정 루프 회로를 포함하고 있다. 상기 지연 고정 루프 회로는 메모리 내부 회로에 의해 상기 시스템 클럭 신호가 지연되는 양을 예측하고 상기 지연량이 보상된 내부 클럭 신호를 생성함으로써, 데이터가 상기 시스템 클럭에 동기되어 상기 메모리로부터 상기 호스트 장치로 출력될 수 있도록 한다. 상기 지연량을 보상하기 위해 상기 지연 고정 루프 회로는 상기 시스템 클럭 신호와 상기 예측된 지연량만큼 지연된 피드백 클럭 신호의 위상을 비교하기 위한 위상 검출 회로를 포함하고, 상기 위상 검출 결과에 기초하여 상기 내부 클럭 신호를 생성할 수 있다.
도 1은 종래기술에 따른 위상 검출회로의 구성 및 동작을 보여주는 도면이다. 도 1에서, 상기 위상 검출 회로(10)는 상기 시스템 클럭 신호를 버퍼링한 기준 클럭 신호(REFCLK)와 상기 예측된 지연량만큼 지연된 피드백 클럭 신호(FBCLK)를 수신하여 위상 비교 신호(DET)를 생성할 수 있다. 상기 위상 검출 회로(10)는 플립플롭일 수 있다. 따라서, 상기 위상 검출 신호(DET)는 상기 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 기준 클럭 신호(REFCLK)가 하이 레벨을 가질 때 하이 레벨로 출력될 수 있다. 일반적인 지연 고정 루프 회로는 상기 위상 검출 회로(10)가 로우 레벨의 신호를 출력하다가 하이 레벨의 신호를 출력하는 경우 상기 예측된 지연량이 정확히 보상되었음을 알 수 있다. 상기 예측된 지연량이 정확히 보상되면, 상기 지연 고정 루프 회로는 락킹될 수 있다.
그러나, 도 1에 도시된 것과 같이, 전원 노이즈가 유입되거나 상기 기준 클럭 신호(REFCLK) 또는 상기 피드백 클럭 신호(FBCLK)에 지터가 발생하는 경우, 상기 기준 클럭 신호(REFCLK) 또는 상기 피드백 신호(FBCLK)의 라이징 시점 또는 폴링 시점이 변경될 수 있다. 이 경우, 상기 위상 검출 회로(10)는 파워 노이즈 또는 지터에 의해 위상이 변경된 클럭 신호의 에지를 비교하여 하이 레벨의 상기 위상 검출 신호(DET)를 생성하고, 상기 지연 고정 루프 회로는 잘못 락킹될 수 있다.
본 발명의 실시예는 하프 락과 같이 지연 고정 루프 회로가 잘못 락킹되는 것을 방지할 수 있는 위상 검출 회로 및 이를 이용하는 지연 고정 루프 회로를 제공한다.
본 발명의 실시예에 따른 위상 검출 회로는 기준 클럭 신호 및 피드백 클럭 신호의 위상을 비교하여 제 1 위상 비교 신호를 생성하는 제 1 위상 비교부; 상기 기준 클럭 신호 및 상기 피드백 클럭 신호가 소정 시간 지연된 클럭 신호의 위상과 상기 제 1 위상 비교 신호에 기초하여 플래그 신호를 생성하는 플래그 생성부; 및 상기 플래그 신호가 인에이블 되었을 때 상기 제 1 위상 비교 신호에 기초하여 락킹 신호가 생성되는 것을 방지하는 락킹 감지부를 포함한다.
본 발명의 실시예에 따른 지연 고정 루프 회로는 지연 제어신호에 응답하여 기준 클럭 신호를 지연시켜 지연 클럭 신호를 생성하는 지연라인; 상기 지연 클럭 신호를 모델링된 시간만큼 지연시켜 피드백 클럭 신호를 생성하는 지연 모델링부; 상기 기준 클럭 신호, 상기 피드백 클럭 신호 및 상기 피드백 클럭 신호가 소정 시간 지연된 클럭 신호에 기초하여 제 1 위상 비교 신호 및 플래그 신호를 생성하는 위상 감지부; 상기 제 1 위상 비교 신호 및 상기 플래그 신호에 기초하여 락킹 신호를 생성하는 락킹 감지부; 및 상기 제 1 위상 비교 신호 및 상기 락킹 신호에 응답하여 상기 지연 제어신호를 생성하는 지연라인 제어부를 포함한다.
본 발명의 실시예는 지연 고정 루프 회로의 정확한 락킹을 가능하게 하여 반도체 장치의 동작 신뢰성을 향상시킬 수 있다.
도 1은 종래기술에 따른 위상 검출 회로의 구성 및 동작을 보여주는 도면,
도 2는 본 발명의 실시예에 따른 지연 고정 루프 회로의 구성을 보여주는 도면,
도 3은 도 2의 위상 검출 회로의 실시예의 구성을 보여주는 도면,
도 4는 도 3의 플래그 생성부의 실시예의 구성을 보여주는 도면,
도 5는 본 발명의 실시예에 따른 지연 고정 루프 회로의 동작을 보여주는 타이밍도,
도 6은 도 2의 락킹 감지부의 실시예의 구성을 보여주는 도면,
도 7은 도 2의 락킹 감지부의 실시예의 구성을 보여주는 도면이다.
도 2에서, 상기 지연 고정 루프 회로(1)는 클럭 버퍼(110), 지연라인(120), 분주부(130), 더미 지연라인(140), 지연 모델링부(150), 위상 검출 회로(160), 및 지연라인 제어부(170)를 포함할 수 있다. 상기 클럭 버퍼(110)는 상기 지연 고정 루프 회로(1)를 포함하는 반도체 장치가 외부의 다른 장치와 통신하는데 사용될 수 있는 시스템 클럭 신호 및/또는 외부 클럭 신호(CLK, CLKB)를 수신할 수 있다. 상기 클럭 버퍼(110)는 상기 시스템 클럭 신호 및/또는 외부 클럭 신호(CLK, CLKB)를 버퍼링하여 입력 클럭 신호(RCLK, FCLK)을 생성할 수 있다.
상기 지연라인(120)은 지연 제어신호(DECON)에 응답하여 상기 입력 클럭 신호(RCLK, FCLK)를 지연시켜 내부 클럭 신호(RCLKDLL, FCLKDLL)를 생성할 수 있다. 상기 시스템 클럭 신호 및/또는 외부 클럭 신호(CLK, CLKB), 상기 입력 클럭 신호(RCLK, FCLK) 및 상기 내부 클럭 신호(RCLKDLL, FCLKDLL)는 차동 클럭 신호 쌍일 수 있다.
상기 분주부(130)는 상기 입력 클럭 신호(RCLK)를 분주하여 기준 클럭 신호(REFCLK)를 생성할 수 있다. 상기 더미 지연라인(140)은 상기 지연 제어신호(DECON)에 응답하여 상기 기준 클럭 신호(REFCLK)를 지연시켜 지연 클럭 신호(DLCLK)를 생성할 수 있다. 상기 더미 지연라인(140)은 상기 지연라인(120)과 동일한 구조를 가질 수 있고, 상기 지연 제어신호(DEOCN)를 공통으로 수신할 수 있다. 상기 분주부(130) 및 더미 지연라인(140)은 상기 입력 클럭 신호(RCLK, FCLK)가 분주된 상기 기준 클럭 신호(REFCLK)에 대해 지연 고정 동작이 수행되도록 함으로써, 상기 지연 고정 루프 회로(1)에서 소모되는 전력을 감소시킬 수 있다.
상기 지연 모델링부(150)는 상기 지연 클럭 신호(DLCLK)를 모델링된 시간만큼 지연시켜 피드백 클럭 신호(FBCLK)를 생성할 수 있다. 상기 모델링된 시간은 상기 시스템 클럭 신호 및/또는 외부 클럭 신호(CLK, CLKB)가 상기 반도체 장치로 입력되어, 상기 반도체 장치의 내부 회로에서 지연되는 시간을 모델링한 것일 수 있다. 상기 위상 검출회로(160)는 상기 기준 클럭 신호(REFCLK) 및 상기 피드백 클럭 신호(FBCLK)를 수신하여 상기 제 1 위상 비교 신호(DET1) 및 락킹 신호(LOCK)를 생성할 수 있다. 상기 지연라인 제어부(170)는 상기 제 1 위상 비교 신호(DET1) 및 상기 락킹 신호(LOCK)에 응답하여 상기 지연 제어신호(DECON)를 생성할 수 있다.
도 2에서, 상기 위상 검출 회로(160)는 위상 감지부(161) 및 락킹 감지부(162)를 포함할 수 있다. 상기 위상 감지부(161)는 상기 기준 클럭 신호(REFCLK) 및 상기 피드백 클럭 신호(FBCLK)를 수신하여 상기 제 1 위상 비교 신호(DET1) 및 플래그 신호(FLAG)를 생성할 수 있다. 상기 위상 감지부(161)는 상기 기준 클럭 신호(REFCLK) 및 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 상기 제 1 위상 비교 신호(DET1)를 생성할 수 있다. 또한, 상기 위상 감지부(161)는 상기 기준 클럭 신호(REFCLK) 및 후술되는 상기 피드백 클럭 신호(FBCLK)가 소정 시간 지연된 클럭 신호의 위상과 상기 제 1 위상 비교 신호(DET1)에 기초하여 상기 플래그 신호(FLAG)를 생성할 수 있다. 상기 락킹 감지부(162)는 상기 제 1 위상 비교 신호(DET1) 및 상기 플래그 신호(FLAG)에 응답하여 상기 락킹 신호(LOCK)를 생성할 수 있다. 후술되겠지만, 상기 위상 감지부(161)는 상기 기준 클럭 신호(REFCLK) 및 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 제 1 위상 비교 신호(DET1)를 생성하고, 상기 기준 클럭 신호(REFCLK) 및 상기 피드백 클럭 신호(FBCLK)가 소정 시간 지연된 클럭 신호의 위상을 비교하여 제 2 위상 비교 신호를 생성할 수 있다. 또한, 상기 위상 감지부(161)는 상기 제 1 위상 비교 신호(DET1) 및 제 2 위상 비교 신호의 레벨이 동일한 경우 상기 플래그 신호(FLAG)를 디스에이블 시킬 수 있고, 상기 제 1 위상 비교 신호(DET1) 및 제 2 위상 비교 신호의 레벨이 서로 다른 경우 상기 플래그 신호(FLAG)를 인에이블 시킬 수 있다. 또한, 상기 락킹 감지부(162)는 상기 플래그 신호(FLAG)가 인에이블된 경우 상기 락킹 신호(LOCK)가 생성되는 것을 방지할 수 있다.
상기 지연라인 제어부(170)는 상기 위상 검출 회로(160)에서 제공되는 상기 제 1 위상 비교 신호(DET1)에 기초하여 상기 지연라인(120) 및 상기 더미 지연라인(140)의 지연량을 증가시키거나 감소시킬 수 있도록 하는 상기 지연 제어신호(DECON)를 생성할 수 있다. 상기 지연라인(120) 및 상기 더미 지연라인(140)은 복수의 지연 셀을 포함할 수 있고, 상기 지연 제어신호(DECON)는 상기 복수의 지연 셀의 인에이블 여부를 결정하도록 복수의 코드를 포함하는 신호일 수 있다. 상기 지연라인 제어부(170)는 상기 위상 검출 회로(160)에서 제공되는 상기 락킹 신호(LOCK)에 응답하여 현재 출력하고 있는 지연 제어신호(DECON)의 코드 값을 유지시키고, 상기 지연라인(120) 및 상기 더미 지연라인(140)의 지연량은 고정될 수 있다. 따라서, 상기 지연 고정 루프 회로(1)의 지연 고정 동작이 완료될 수 있다.
도 3은 도 2에 도시된 위상 검출 회로(160)의 실시예의 구성을 보여주는 도면이다. 도 3에서, 상기 위상 검출 회로(160)는 위상 감지부(161) 및 상기 락킹 감지부(162)를 포함할 수 있다. 상기 위상 감지부(161)는 제 1 위상 비교부(310) 및 플래그 생성부(320)를 포함할 수 있다. 상기 제 1 위상 비교부(310)는 상기 기준 클럭 신호(REFCLK)) 및 상기 피드백 클럭 신호(FBCLK)의 위상을 비교하여 상기 제 1 위상 비교 신호(DET1)를 생성할 수 있다. 상기 플래그 생성부(320)는 상기 기준 클럭 신호(REFCLK), 상기 피드백 클럭 신호(FBCLK)가 소정 시간 지연된 클럭 신호(DFBCLK) 및 상기 제 1 위상 비교 신호(DET1)에 기초하여 플래그 신호(FLAG)를 생성할 수 있다. 후술되겠지만, 상기 플래그 신호(FLAG)는 상기 기준 클럭 신호(REFCLK)와 상기 피드백 클럭 신호(FBCLK)가 소정 시간 지연된 클럭 신호(DFBCLK)의 위상이 비교된 결과에 기초하여 생성될 수 있으므로, 전원 노이즈가 유입되거나 상기 기준 클럭 신호(REFCLK) 및/또는 상기 피드백 클럭 신호(FBCLK)에 지터가 발생한 경우 잘못된 위상 검출 결과에 따라 상기 지연 고정 루프 회로(1)가 잘못 락킹되는 것을 방지할 수 있다. 즉, 상기 위상 감지부(161)는 상기 기준 클럭 신호(REFCLK)와 상기 소정 시간 지연된 클럭 신호(DFBCLK)의 위상을 추가적으로 비교하고, 상기 제 1 위상 비교 신호(DET1)가 잘못된 위상 비교 결과를 갖는 것으로 판단되면 상기 플래그 신호(FLAG)에 응답하여 상기 잘못된 위상 검출 결과에 기초하여 지연 고정 루프 회로(1)가 의도치 않게 락킹되는 것을 방지할 수 있다. 일 실시예에서, 상기 소정 시간은 상기 피드백 클럭 신호(FBCLK)의 반주기에 해당하는 시간보다 짧은 시간인 것이 바람직하지만, 이에 한정되는 것은 아니다.
상기 락킹 감지부(162)는 프리차지부(330) 및 락킹 인에이블부(340)를 포함할 수 있다. 상기 프라차지부(330)는 리셋 신호(RSTB)에 응답하여 출력 노드(OUT)를 프리차지시킬 수 있다. 상기 락킹 인에이블부(340)는 상기 제 1 위상 비교 신호(DET1) 및 상기 플래그 신호(FLAG)에 기초하여 상기 출력 노드(OUT)를 디스차지시켜 상기 락킹 신호(LOCK)를 인에이블시킬 수 있다. 상기 락킹 인에이블부(340)는 상기 제 1 싱크부(341) 및 제 2 싱크부(342)를 포함할 수 있다. 상기 제 1 싱크부(341)는 접지전압(VSS)과 연결되고, 상기 제 1 위상 비교 신호(DET1)에 기초하여 상기 제 2 싱크부(342) 및 상기 접지전압(VSS) 사이의 전류 경로를 형성할 수 있다. 상기 제 2 싱크부(342)는 상기 출력 노드(OUT) 및 상기 제 1 싱크부(341) 사이에 연결되고, 상기 제 1 위상 비교 신호(DET1) 및 상기 플래그 신호(FLAG)에 기초하여 상기 출력 노드(OUT) 및 상기 제 1 싱크부(341) 사이의 전류 경로를 형성할 수 있다. 또한, 상기 락킹 감지부(162)는 타이밍 제어신호(PU2)에 응답하여 상기 제 1 싱크부(341) 및 상기 접지전압(VSS) 사이의 전류 경로를 형성하는 제 3 싱크부(343)를 더 포함할 수 있다.
도 3에서, 상기 프리차지부(330)는 제 1 트랜지스터(T1)를 포함할 수 있다. 상기 제 1 트랜지스터(T1)는 게이트로 상기 리셋 신호(RSTB)를 수신하고, 소스로 전원전압(VDD)을 수신하며, 드레인이 상기 출력 노드(OUT)와 연결된다. 따라서, 상기 제 1 트랜지스터(T1)는 상기 리셋 신호(RSTB)에 의해 턴온 되었을 때 상기 출력 노드(OUT)를 상기 전원전압(VDD) 레벨로 구동할 수 있다.
상기 제 1 싱크부(341)는 제 1 플립플롭(FF1) 및 제 2 트랜지스터(T2)를 포함할 수 있다. 상기 제 1 플립플롭(FF1)은 상기 타이밍 제어신호(PU1)에 응답하여 상기 제 1 위상 비교 신호(DET1)를 출력할 수 있다. 상기 제 2 트랜지스터(T2)는 게이트로 상기 제 1 플립플롭(FF1)의 출력을 수신하고, 소스가 상기 제 3 싱크부(343)를 통해 상기 접지전압(VSS)과 연결되며, 드레인이 상기 제 1 싱크부(341)와 연결될 수 있다. 상기 타이밍 제어신호(PU1, PU2)는 상기 지연 고정 루프 회로(1) 내에서 상기 기준 클럭 신호(REFCLK)에 기초하여 생성될 수 있는 신호로서, 상기 락킹 감지부(162)의 구성요소들을 순차적으로 동작시키기 위해 입력될 수 있는 신호이다. 상기 타이밍 제어신호(PU1, PU2)는 서로 다른 인에이블 타이밍을 갖는 복수의 신호일 수 있다. 일 실시예에서, 상기 타이밍 제어신호(PU1)는 상기 타이밍 제어신호(PU2)보다 먼저 인에이블되는 것이 바람직하다.
상기 제 2 싱크부(342)는 지연부(342-1), 선택부(342-2) 및 제 3 트랜지스터(T3)를 포함할 수 있다. 상기 지연부(342-1)는 복수의 인버터 및 제 2 플립플롭(FF2)을 포함할 수 있다. 상기 복수의 인버터는 상기 제 1 플립플롭(FF1)의 출력을 지연시키고, 상기 제 2 플립플롭(FF2)은 상기 타이밍 제어신호(PU2)에 응답하여 상기 복수의 인버터의 출력을 상기 선택부(342-2)로 출력한다. 상기 선택부(342-2)는 상기 플래그 신호(FLAG)에 응답하여 선택적으로 상기 제 2 플립플롭(FF2)의 출력을 상기 제 3 트랜지스터(T3)로 출력할 수 있다. 상기 선택부(342-2)는 상기 플래그 신호(FLAG)가 디스에이블되면 상기 제 2 플립플롭(FF2)의 출력을 상기 제 3 트랜지스터(T3)로 제공하고, 상기 플래그 신호(FLAG)가 인에이블되면 상기 제 2 플립플롭(FF2)의 출력을 상기 제 3 트랜지스터(T3)로 제공되는 것을 차단할 수 있다. 상기 제 3 트랜지스터(T3)는 게이트로 상기 선택부(342-2)의 출력을 수신하고, 드레인이 상기 출력 노드(OUT)와 연결되며, 소스가 상기 제 1 싱크부(341), 즉, 상기 제 2 트랜지스터(T2)의 드레인과 연결될 수 있다.
상기 제 3 싱크부(343)는 제 4 트랜지스터(T4)를 포함할 수 있다. 상기 제 4 트랜지스터(T4)는 게이트로 상기 타이밍 제어신호(PU2)를 수신하고, 드레인이 상기 제 2 트랜지스터(T2)의 소스와 연결되며, 소스가 상기 접지전압(VSS)과 연결될 수 있다.
상기 락킹 감지부(162)는 상기 출력 노드(OUT)와 연결되고, 상기 출력 노드의 전압을 구동하여 상기 락킹 신호(LOCK)를 생성하는 출력부(350)를 더 포함할 수 있다. 상기 출력부(350)는 복수의 인버터로 구성될 수 있다. 일 실시예에서, 상기 출력부(350)는 상기 출력 노드(OUT)의 전압 레벨과 반대 레벨을 갖는 상기 락킹 신호(LOCK)를 생성할 수 있다.
도 4는 도 3에 도시된 플래그 생성부(320)의 실시예의 구성을 보여주는 도면이다. 도 4에서, 상기 플래그 생성부(320)는 제 2 위상 비교부(410) 및 신호 조합부(420)를 포함할 수 있다. 상기 제 2 위상 비교부(410)는 상기 기준 클럭 신호(REFCLK) 및 상기 피드백 클럭 신호(FBCLK)가 소정 시간 지연된 클럭 신호(DFBCLK)의 비상을 비교하여 제 2 위상 비교 신호(DET2)를 생성할 수 있다. 상기 신호 조합부(420)는 상기 제 1 위상 비교 신호(DET1) 및 상기 제 2 위상 비교 신호(DET2)를 수신할 수 있다. 상기 신호 조합부(420)는 상기 제 1 및 제 2 위상 비교 신호(DET1, DET2)의 레벨이 동일할 때 상기 플래그 신호(FLAG)를 디스에이블시키고, 상기 제 1 및 제 2 위상 비교 신호(DET1, DET2)의 레벨이 서로 다를 때 상기 플래그 신호(FLAG)를 인에이블 시킬 수 있다. 상기 신호 조합부(420)는 배타적 오어 게이트를 포함할 수 있다.
도 5는 본 발명의 실시예에 따른 지연 고정 루프 회로(1)의 동작을 보여주는 도면이다. 도 2 내지 도 5를 참조하여 본 발명의 실시예에 따른 지연 고정 루프 회로(1)의 동작을 설명하면 다음과 같다. 상기 지연 고정 루프 회로(1)가 동작하기 시작하면, 상기 위상 검출 회로(160)는 상기 기준 클럭 신호(REFCLK) 및 상기 피드백 클럭 신호(FBCLK)를 수신할 수 있다. 상기 피드백 클럭 신호(FBCLK)의 라이징 에지에서 상기 기준 클럭 신호(REFCLK)의 레벨은 로우 레벨이므로 상기 위상 감지부(161)는 로우 레벨의 상기 제 1 위상 비교 신호(DET1)를 출력할 수 있다. 이 후, 파워 노이즈가 유입되거나 지터가 발생하여 상기 기준 클럭 신호(REFCLK) 및/또는 상기 피드백 클럭 신호(FBCLK)의 위상이 변경된 것을 점선으로 도시하였다. 상기 피드백 클럭 신호(FBCLK)의 두 번째 라이징 에지에서 상기 기준 클럭 신호(REFCLK)의 레벨은 하이 레벨이 될 수 있고, 상기 위상 감지부(161)는 하이 레벨의 상기 제 1 위상 비교 신호(DET1)를 출력할 수 있다. 종래의 경우, 상기 제 1 위상 비교 신호(DET1)에 기초하여 상기 락킹 신호(LOCK)가 인에이블되므로 하프 락(HALF LOCK)과 같이 지연 고정 루프 회로가 잘못 락킹되는 상황이 발생할 수 있다. 본 발명의 실시예에서, 상기 피드백 클럭 신호(FBCLK)가 소정 시간 지연된 클럭 신호(DFBCLK)의 라이징 에지에서 상기 기준 클럭 신호(REFCLK)는 로우 레벨이므로, 상기 제 2 위상 비교부(410)는 로우 레벨의 상기 제 2 위상 비교 신호(DET2)를 출력할 수 있다. 상기 제 1 위상 비교 신호(DET1)가 하이 레벨로 출력되고 상기 제 2 위상 비교 신호(DET2)가 로우 레벨로 출력되는 경우, 상기 제 1 위상 비교 신호(DET1)는 잘못된 위상 검출 결과로 판단될 수 있고, 상기 신호 조합부(420)는 상기 플래그 신호(FLAG)를 인에이블 시킬 수 있다. 상기 락킹 인에이블부(342)의 선택부(342-2)는 상기 인에이블된 플래그 신호(FLAG)에 응답하여 상기 제 2 플립플롭(FF2)의 출력이 제 3 트랜지스터(T3)로 제공되는 것을 방지할 수 있다. 따라서, 상기 락킹 신호(LOCK)는 디스에이블 상태를 유지할 수 있다.
이 후, 상기 피드백 클럭 신호(FBCLK) 및 상기 소정 시간 지연된 클럭 신호(DFCLK)의 세 번째 라이징 에지에서 상기 기준 클럭 신호(REFCLK)는 하이 레벨이므로, 상기 제 1 및 제 2 위상 비교부(161, 410)는 각각 하이 레벨의 제 1 및 제 2 위상 비교 신호(DET1, DET2)를 출력할 수 있다. 상기 신호 조합부(420)는 상기 플래그 신호(FLAG)를 디스에이블시키고, 상기 제 2 플립플롭(FF2)의 출력은 상기 선택부(342-2)를 통해 상기 제 3 트랜지스터(T3)로 제공될 수 있다. 상기 제 3 트랜지스터(T3)가 상기 제 2 플립플롭(FF2)의 출력을 수신하면 상기 출력 노드(OUT)로부터 상기 접지전압(VSS)까지의 전류 경로가 형성되므로, 상기 출력 노드(OUT)는 디스차지될 수 있다. 따라서, 상기 출력부(350)를 통해 인에이블된 락킹 신호(LOCK)가 생성될 수 있다. 상기 지연 제어부(170)는 상기 락킹 신호(LOCK)에 응답하여 현재 상기 지연라인(120) 및 더미 지연라인(140)으로 제공하는 지연 제어신호(DECON)의 코드 값을 유지시킬 것이고, 상기 지연 고정 루프 회로(1)의 지연 고정 동작이 완료될 것이다.
도 6은 도 2에 도시된 락킹 감지부(162)의 구성을 보여주는 도면이다. 도 6에 도시된 락킹 감지부(162)는 도 3에 도시된 락킹 감지부와 상기 선택부(610)의 구성을 제외하고는 동일한 구성을 가질 수 있다. 도 6에서, 상기 락킹 감지부(162)의 도면 부호들은 도 3의 락킹 감지부와 동일한 구성을 가리킬 수 있고, 이하에서는 도 3과 함께 서술된 구성요소에 관한 설명은 생략하기로 한다. 도 6에서, 상기 선택부(610)는 상기 제 3 트랜지스터(T3)와 연결되지 않고 별도로 존재할 수 있다. 상기 선택부(610)는 상기 제 1 위상 비교 신호(DET1) 및 상기 플래그 신호(FLAG)에 응답하여 상기 선택 위상 비교 신호(SDET)를 생성할 수 있다. 상기 선택부(610)는 상기 플래그 신호(FLAG)가 디스에이블되었을 때 상기 제 1 위상 비교 신호(DET1)를 상기 선택 위상 비교 신호(SDET)로서 출력할 수 있다. 상기 제 1 및 제 2 위상 비교 신호(DET1, DET2)가 모두 하이 레벨일 때 디스에이블된 상기 플래그 신호(FLAG)에 응답하여 상기 선택 비교 신호(SDET)가 상기 제 1 플립플롭(FF1)으로 제공될 수 있다. 따라서, 상기 락킹 감지부(162)는 하프 락과 같이 지연 고정 루프 회로가 잘못 락킹되는 것을 방지할 수 있다.
도 7은 본 발명의 실시예에 따른 락킹 감지부(162)의 실시예의 구성을 보여주는 도면이다. 도 7에서, 상기 락킹 감지부(162)는 도 3의 락킹 감지부와 제 2 싱크부(710)의 구성을 제외하고는 동일한 구성을 가질 수 있다. 도 7에서, 상기 락킹 감지부(162)의 도면 부호들은 도 3의 락킹 감지부와 동일한 구성을 가리킬 수 있고, 이하에서는 도 3과 함께 서술된 구성요소에 관한 설명은 생략하기로 한다. 상기 락킹 감지부(162)의 상기 제 2 싱크부(710)는 지연부(711), 먹스부(712), 선택부(713) 및 제 3 트랜지스터(T3)를 포함할 수 있다. 상기 지연부(711)는 복수의 인버터, 복수의 플립플롭(FFA-FFN), 복수의 논리 게이트를 포함할 수 있다. 상기 복수의 인버터는 상기 제 1 위상 비교 신호(DET1)에 기초하는 상기 제 1 플립플롭(FF1)의 출력을 버퍼링하고, 상기 복수의 플립플롭(FFA-FFN)은 상기 제 1 플립플롭(FF1)의 출력을 순차적으로 지연시킬 수 있다. 상기 복수의 논리 게이트들은 각각 상기 복수의 플립플롭(FFA-FFN)의 출력을 수신할 수 있다. 상기 복수의 논리 게이트들은 상기 복수의 플립플롭(FFA-FFN)의 출력이 연속으로 하이 레벨을 가질 때 하이 레벨을 갖는 복수의 지연 위상 비교 신호(A0-An)를 생성한다. 상기 먹스부(712)는 제어신호(TM)에 응답하여 상기 지연 위상 비교 신호(A0-An) 중 하나를 출력할 수 있다. 상기 선택부(713)는 상기 플래그 신호(FLAG)에 응답하여 상기 먹스부(712)의 출력을 제 3 트랜지스터(T3)로 제공할 수 있다. 상기 복수의 플립플롭(FFA-FFN) 및 상기 복수의 논리 게이트들은 상기 제 1 위상 비교 결과(DET1)가 정상적인 위상 검출 결과인지를 판단할 수 있는 시간을 확보할 수 있도록 한다. 또한, 상기 제어신호(TM)는 상기 복수의 논리 게이트의 출력(A0-An) 중 하나를 선택할 수 있으므로, 상기 제 1 위상 비교 신호(DET1)가 정상적인 위상 검출 결과에 해당하는지 판단할 수 있는 시간을 임의로 조절할 수 있다.
본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 지연 고정 루프 회로 10/160: 위상 검출 회로
110: 클럭 버퍼 120: 지연라인
130: 분주부 140: 더미 지연라인
150: 지연 모델링부 161: 위상 감지부
162: 락킹 감지부 170: 지연 라인 제어부
310: 제 1 위상 비교부 320: 플래그 생성부
330: 프리차지부 340: 락킹 인에이블부
341: 제 1 싱크부 342: 제 2 싱크부
342-1/711: 지연부 342-2/610/713: 선택부
343: 제 3 싱크부 350: 출력부
410: 제 2 위상 비교부 420: 신호 조합부

Claims (17)

  1. 기준 클럭 신호 및 피드백 클럭 신호의 위상을 비교하여 제 1 위상 비교 신호를 생성하는 제 1 위상 비교부;
    상기 기준 클럭 신호 및 상기 피드백 클럭 신호가 소정 시간 지연된 클럭 신호의 위상과 상기 제 1 위상 비교 신호에 기초하여 플래그 신호를 생성하는 플래그 생성부; 및
    상기 플래그 신호가 인에이블 되었을 때 상기 제 1 위상 비교 신호에 기초하여 락킹 신호가 생성되는 것을 방지하는 락킹 감지부를 포함하는 위상 검출 회로.
  2. 제 1 항에 있어서,
    상기 플래그 생성부는 상기 기준 클럭 신호 및 상기 피드백 클럭 신호가 소정 시간 지연된 클럭 신호의 위상을 비교하여 제 2 위상 비교 신호를 생성하는 제 2 위상 비교부; 및
    상기 제 1 및 제 2 위상 비교 신호에 응답하여 상기 플래그 신호를 생성하는 신호 조합부를 포함하는 위상 검출 회로.
  3. 제 2 항에 있어서,
    상기 플래그 생성부는 상기 제 1 및 제 2 위상 비교 신호가 서로 다른 레벨을 가질 때 상기 플래그 신호를 인에이블시키는 위상 검출 회로.
  4. 제 1 항에 있어서,
    상기 락킹 감지부는 리셋 신호에 응답하여 출력 노드를 프리차지하여 상기 락킹 신호를 디스에이블시키는 프리차지부; 및
    상기 제 1 위상 비교 신호 및 상기 플래그 신호에 응답하여 상기 출력 노드를 디스차지하여 상기 락킹 신호를 인에이블 시키는 락킹 인에이블부를 포함하는 위상 검출 회로.
  5. 제 4 항에 있어서,
    상기 락킹 인에이블부는 접지전압 단과 연결되고, 상기 제 1 위상 비교 신호에 기초하여 전류 경로를 형성하는 제 1 싱크부; 및
    상기 출력 노드 및 상기 제 1 싱크부와 연결되고, 상기 제 1 위상 비교 신호 및 상기 플래그 신호에 기초하여 전류 경로를 형성하는 제 2 싱크부를 포함하는 위상 검출 회로.
  6. 제 5 항에 있어서,
    상기 제 2 싱크부는 타이밍 제어신호에 응답하여 상기 제 1 위상 비교 신호를 지연시키는 지연부; 및
    상기 플래그 신호에 응답하여 상기 지연된 제 1 위상 비교 신호를 선택적으로 출력하는 선택부를 포함하는 위상 검출 회로.
  7. 제 5 항에 있어서,
    상기 제 2 싱크부는 타이밍 제어신호에 응답하여 상기 제 1 위상 비교 신호를 순차적으로 지연시켜 복수의 지연 위상 비교 신호를 생성하는 지연부;
    제어신호에 응답하여 상기 복수의 지연 위상 비교 신호 중 하나를 출력하는 먹스부; 및
    상기 플래그 신호에 응답하여 상기 먹스부의 출력을 선택적으로 출력하는 선택부를 포함하는 위상 검출 회로.
  8. 제 5 항에 있어서,
    타이밍 제어신호에 응답하여 상기 제 1 싱크부 및 상기 접지전압 사이의 전류 경로를 형성하는 제 3 싱크부를 더 포함하는 위상 검출 회로.
  9. 제 4 항에 있어서,
    상기 락킹 인에이블부는 상기 플래그 신호에 응답하여 상기 제 1 위상 비교 신호로부터 선택 위상 비교 신호를 생성하는 선택부;
    접지전압 단과 연결되고, 상기 선택 위상 비교 신호에 기초하여 전류 경로를 형성하는 제 1 싱크부; 및
    상기 선택 위상 비교 신호에 기초하여 상기 출력 노드 및 상기 제 1 싱크부 사이의 전류 경로를 형성하는 제 2 싱크부를 포함하는 위상 검출 회로.
  10. 제 9 항에 있어서,
    상기 제 2 싱크부는 타이밍 제어신호에 응답하여 상기 선택 위상 비교 신호를 지연시키는 지연부를 포함하는 위상 검출 회로.
  11. 제 9 항에 있어서,
    타이밍 제어신호에 응답하여 상기 접지전압과 상기 제 1 싱크부 사이의 전류 경로를 형성하는 제 3 싱크부를 더 포함하는 위상 검출 회로.
  12. 지연 제어신호에 응답하여 기준 클럭 신호를 지연시켜 지연 클럭 신호를 생성하는 지연라인;
    상기 지연 클럭 신호를 모델링된 시간만큼 지연시켜 피드백 클럭 신호를 생성하는 지연 모델링부;
    상기 기준 클럭 신호, 상기 피드백 클럭 신호 및 상기 피드백 클럭 신호가 소정 시간 지연된 클럭 신호에 기초하여 제 1 위상 비교 신호 및 플래그 신호를 생성하는 위상 감지부;
    상기 제 1 위상 비교 신호 및 상기 플래그 신호에 기초하여 락킹 신호를 생성하는 락킹 감지부; 및
    상기 제 1 위상 비교 신호 및 상기 락킹 신호에 응답하여 상기 지연 제어신호를 생성하는 지연라인 제어부를 포함하는 지연 고정 루프 회로.
  13. 제 12 항에 있어서,
    상기 위상 감지부는 상기 기준 클럭 신호 및 상기 피드백 클럭 신호의 위상을 비교하여 상기 제 1 위상 비교 신호를 생성하고, 상기 기준 클럭 신호 및 상기 피드백 클럭 신호가 소정 시간 지연된 클럭 신호의 위상을 비교하여 제 2 위상 비교 신호를 생성하며,
    상기 제 1 및 제 2 위상 비교 신호가 서로 다른 레벨을 가질 때 상기 플래그 신호를 인에이블시키는 지연 고정 루프 회로.
  14. 제 13 항에 있어서,
    상기 락킹 감지부는 상기 플래그 신호가 인에이블되었을 때 상기 락킹 신호가 생성되는 것을 방지하는 지연 고정 루프 회로.
  15. 제 12 항에 있어서,
    상기 위상 감지부는 상기 기준 클럭 신호 및 상기 피드백 클럭 신호의 위상을 비교하여 상기 제 1 위상 비교 신호를 생성하는 제 1 위상 비교부; 및
    상기 기준 클럭 신호 및 상기 피드백 클럭 신호가 소정 시간 지연된 클럭 신호의 위상과 상기 제 1 위상 비교 신호에 기초하여 상기 플래그 신호를 생성하는 플래그 생성부를 포함하는 지연 고정 루프 회로.
  16. 제 15 항에 있어서,
    상기 플래그 생성부는 상기 기준 클럭 신호와 상기 피드백 클럭 신호가 소정 시간 지연된 클럭 신호의 위상을 비교하여 제 2 위상 비교 신호를 생성하는 제 2 위상 비교부; 및
    상기 제 1 및 제 2 위상 비교 신호에 응답하여 상기 플래그 신호를 생성하는 신호 조합부를 포함하는 지연 고정 루프 회로.
  17. 제 16 항에 있어서,
    상기 위상 감지부는 상기 제 1 및 제 2 위상 비교 신호의 레벨이 서로 다른 경우 상기 플래그 신호를 인에이블 시키는 지연 고정 루프 회로.
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