JP2001103118A - 非同期データ受信インタフェース回路 - Google Patents
非同期データ受信インタフェース回路Info
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Abstract
(57)【要約】
【課題】 非同期データ通信において、クロックの
速度や位相によらず、確実にデータを取り込むことが可
能な非同期データ受信インタフェース回路を提供するこ
と。 【解決手段】 送信クロックに同期して動作するリクエ
ストラッチ用フリップフロップ２１と、受信側回路のク
ロックに同期して動作するリクエスト認識用フリップフ
ロップ２５の間に、リクエスト保持用フリップフロップ
４０を挿入する。そして、このリクエスト保持用フリッ
プフロップ４０を、送信クロックまたは受信側クロック
のいずれかの反転クロックで動作させる。これにより、
１／２周期分のタイミング遅延を生じさせ、十分なデー
タ取り込み期間を確保する。
速度や位相によらず、確実にデータを取り込むことが可
能な非同期データ受信インタフェース回路を提供するこ
と。 【解決手段】 送信クロックに同期して動作するリクエ
ストラッチ用フリップフロップ２１と、受信側回路のク
ロックに同期して動作するリクエスト認識用フリップフ
ロップ２５の間に、リクエスト保持用フリップフロップ
４０を挿入する。そして、このリクエスト保持用フリッ
プフロップ４０を、送信クロックまたは受信側クロック
のいずれかの反転クロックで動作させる。これにより、
１／２周期分のタイミング遅延を生じさせ、十分なデー
タ取り込み期間を確保する。
Description
【０００１】
【発明の属する技術分野】本発明は、非同期で動作する
回路から送られてくるデータを受信して取り込む、デー
タ受信インタフェース回路に関する。
回路から送られてくるデータを受信して取り込む、デー
タ受信インタフェース回路に関する。
【０００２】
【従来の技術】非同期のデータの授受を行なうシステム
の一例を図５に示す。このシステムでは、各回路は、そ
れぞれが独立に動作している。そして、ＤＳＰ１１０
が、ＣＰＵ１１１，入出力インタフェース（Ｉ／Ｏ）１
１２，メモリ１１３，タイマ１１４の各々と非同期でデ
ータの授受を行なう。
の一例を図５に示す。このシステムでは、各回路は、そ
れぞれが独立に動作している。そして、ＤＳＰ１１０
が、ＣＰＵ１１１，入出力インタフェース（Ｉ／Ｏ）１
１２，メモリ１１３，タイマ１１４の各々と非同期でデ
ータの授受を行なう。
【０００３】非同期でデータの授受を行なう場合に使用
される、データ受信インタフェース回路の一例を図４に
示す。図示される回路は受信側の回路に搭載されるもの
である。
される、データ受信インタフェース回路の一例を図４に
示す。図示される回路は受信側の回路に搭載されるもの
である。
【０００４】非同期のデータの授受は、次のような手順
によって行われる。
によって行われる。
【０００５】すなわち、送信側が送信リクエスト（要
求）を出力してデータを送信する。受信側では、送信ク
ロックに同期してデータを一旦、ラッチし、続いて自回
路のクロックに同期してデータを取り込む。この取り込
みが終了するまで、受信側は送信側に対して送信データ
の変化を禁止する信号（インヒビット信号）をアクティ
ブとし、取り込みが完了すると、インヒビット信号のレ
ベルを反転させて非アクティブとする。
求）を出力してデータを送信する。受信側では、送信ク
ロックに同期してデータを一旦、ラッチし、続いて自回
路のクロックに同期してデータを取り込む。この取り込
みが終了するまで、受信側は送信側に対して送信データ
の変化を禁止する信号（インヒビット信号）をアクティ
ブとし、取り込みが完了すると、インヒビット信号のレ
ベルを反転させて非アクティブとする。
【０００６】以下、図４の受信インタフェース回路（ハ
ンドシェーク回路）の構成と動作について説明する。
ンドシェーク回路）の構成と動作について説明する。
【０００７】図中、点線で囲まれて示されるように、こ
の受信インタフェース回路は、送信側から送られてくる
送信リクエスト（REQIN）を、送信クロック（CLK(A)）
に同期してラッチするリクエストラッチ用フリップフロ
ップ２１（ゲート回路２２，２３およびＤ型フリップフ
ロップ回路２４を含む）と、リクエストを自クロック
（CLK(B)）で取り込むリクエスト認識用フリップフロッ
プ２５（Ｄ型フリップフロップ２６を含む）と、送信側
から送られてくるデータ（DIN）を送信クロック（CLK
(A)）に同期してラッチするデータラッチ用フリップフ
ロップ２７（データセレクタ２８，アンドゲート２９お
よびＤ型フリップフロップ３０を含む）と、データ（DI
N）を自クロック（CLK(B)）で取り込む、受信データ取
込み用フリップフロップ３１（データセレクタ３２，ア
ンドゲート３３，Ｄ型フリップフロップ３４を含む）
と、を有している。
の受信インタフェース回路は、送信側から送られてくる
送信リクエスト（REQIN）を、送信クロック（CLK(A)）
に同期してラッチするリクエストラッチ用フリップフロ
ップ２１（ゲート回路２２，２３およびＤ型フリップフ
ロップ回路２４を含む）と、リクエストを自クロック
（CLK(B)）で取り込むリクエスト認識用フリップフロッ
プ２５（Ｄ型フリップフロップ２６を含む）と、送信側
から送られてくるデータ（DIN）を送信クロック（CLK
(A)）に同期してラッチするデータラッチ用フリップフ
ロップ２７（データセレクタ２８，アンドゲート２９お
よびＤ型フリップフロップ３０を含む）と、データ（DI
N）を自クロック（CLK(B)）で取り込む、受信データ取
込み用フリップフロップ３１（データセレクタ３２，ア
ンドゲート３３，Ｄ型フリップフロップ３４を含む）
と、を有している。
【０００８】各Ｄ型フリップフロップは、どれもポジテ
ィブエッジトリガータイプである。以下、主要な動作を
説明する。
ィブエッジトリガータイプである。以下、主要な動作を
説明する。
【０００９】送信側より、リセット信号（RESET）信号
およびリクエスト信号（REQIN）が送られてくると、ク
ロックCLK(A)のポジティブエッジで、リクエスト信号が
Ｄ型フリップフロップ２４にラッチされ、そのＱ出力は
ローレベルからハイレベルに変化する。このＤ型フリッ
プフロップ２４のＱ出力は、受信データ取込み用フリッ
プフロップ３１による受信データ（REQIN）の取り込み
を可能とするライトイネーブル信号としても機能する。
およびリクエスト信号（REQIN）が送られてくると、ク
ロックCLK(A)のポジティブエッジで、リクエスト信号が
Ｄ型フリップフロップ２４にラッチされ、そのＱ出力は
ローレベルからハイレベルに変化する。このＤ型フリッ
プフロップ２４のＱ出力は、受信データ取込み用フリッ
プフロップ３１による受信データ（REQIN）の取り込み
を可能とするライトイネーブル信号としても機能する。
【００１０】すなわち、Ｄ型フリップフロップ２４のＱ
出力がハイレベルとなると、受信データ取込み用フリッ
プフロップ３１を構成するデータセレクタ３２の入力が
切り替えられて、データラッチ用フリップフロップ２７
からのデータを取り込むことが可能となる。
出力がハイレベルとなると、受信データ取込み用フリッ
プフロップ３１を構成するデータセレクタ３２の入力が
切り替えられて、データラッチ用フリップフロップ２７
からのデータを取り込むことが可能となる。
【００１１】一方、リクエスト信号（REQIN）は、デー
タラッチ用フリップフロップ２７を構成するデータセレ
クタ２８の入力を切り替え、送信側から送られてくるデ
ータ（DIN）のラッチを可能とする。
タラッチ用フリップフロップ２７を構成するデータセレ
クタ２８の入力を切り替え、送信側から送られてくるデ
ータ（DIN）のラッチを可能とする。
【００１２】また、Ｄ型フリップフロップ２４のＱ出力
がハイレベルになると、オアゲート３５の出力（INHIBI
T：インヒビット信号）もアクティブとなり、送信側に
おける送信データの変化が禁止される。
がハイレベルになると、オアゲート３５の出力（INHIBI
T：インヒビット信号）もアクティブとなり、送信側に
おける送信データの変化が禁止される。
【００１３】Ｄ型フリップフロップ２４のＱ出力は、CL
K(B)のポジティブエッジに同期して、リクエスト認識用
フリップフロップ２５を構成するＤ型フリップフロップ
２６に取り込まれる。すると、Ｄ型フリップフロップ２
６のＱ出力はハイレベルに変化する。また、Ｄ型フリッ
プフロップのＱ出力の反転出力はＤ型フリップフロップ
２４にフィードバックされ、これによってＤ型フリップ
フロップ２４はリセットされる。
K(B)のポジティブエッジに同期して、リクエスト認識用
フリップフロップ２５を構成するＤ型フリップフロップ
２６に取り込まれる。すると、Ｄ型フリップフロップ２
６のＱ出力はハイレベルに変化する。また、Ｄ型フリッ
プフロップのＱ出力の反転出力はＤ型フリップフロップ
２４にフィードバックされ、これによってＤ型フリップ
フロップ２４はリセットされる。
【００１４】このリセットにより、Ｄ型フリップフロッ
プ２４のＱ出力（ライトイネーブル信号）はローレベル
に戻る。これにより、データセレクタ３２の入力が切り
替えられてデータ保持モードに移行し、送信されてきた
データの取り込みはできなくなる。
プ２４のＱ出力（ライトイネーブル信号）はローレベル
に戻る。これにより、データセレクタ３２の入力が切り
替えられてデータ保持モードに移行し、送信されてきた
データの取り込みはできなくなる。
【００１５】これと同時に、Ｄ型フリップフロップ２６
のＱ出力はローレベルに変化する。オア回路３５の二つ
の入力は双方ともローレベルになり、オア回路３５の出
力(インヒビット信号:INHIBIT)は非アクティブとなり、
送信側では、次のデータの送信が可能となる。
のＱ出力はローレベルに変化する。オア回路３５の二つ
の入力は双方ともローレベルになり、オア回路３５の出
力(インヒビット信号:INHIBIT)は非アクティブとなり、
送信側では、次のデータの送信が可能となる。
【００１６】以上のように、リクエスト信号を送信クロ
ックCLK(A)のポジティブエッジに同期してラッチしてか
ら、そのリクエスト信号を、自回路のクロックCLK(B)の
ポジティブエッジに同期してラッチするまでの期間が、
送信側から送られてきたデータの取り込み可能期間とな
る。
ックCLK(A)のポジティブエッジに同期してラッチしてか
ら、そのリクエスト信号を、自回路のクロックCLK(B)の
ポジティブエッジに同期してラッチするまでの期間が、
送信側から送られてきたデータの取り込み可能期間とな
る。
【００１７】
【発明が解決しようとする課題】しかし、CLK(A)，CLK
(B)は独立したクロックであるため、それぞれのポジテ
ィブエッジが、きわめて近接して現れる場合がある。こ
の場合、リクエスト信号をラッチしてから、そのリクエ
スト信号が取り込まれるまでの期間（すなわち、送信デ
ータを取り込むことが可能な期間）が、あまりに短くな
ってしまい、データの取り込みに失敗するおそれが高
い。
(B)は独立したクロックであるため、それぞれのポジテ
ィブエッジが、きわめて近接して現れる場合がある。こ
の場合、リクエスト信号をラッチしてから、そのリクエ
スト信号が取り込まれるまでの期間（すなわち、送信デ
ータを取り込むことが可能な期間）が、あまりに短くな
ってしまい、データの取り込みに失敗するおそれが高
い。
【００１８】同様に、送信データの変化を禁止するイン
ヒビット（INHIBIT）信号があまりに早く非アクティブ
となってしまい、送信側で、このインヒビット信号の取
り込みに失敗するおそれがある。
ヒビット（INHIBIT）信号があまりに早く非アクティブ
となってしまい、送信側で、このインヒビット信号の取
り込みに失敗するおそれがある。
【００１９】本発明はこのような問題点に着目してなさ
れたものであり、非同期のクロックの速度や位相によら
ず、確実にデータを取り込むことが可能な非同期データ
受信インタフェース回路を提供することを目的とする。
れたものであり、非同期のクロックの速度や位相によら
ず、確実にデータを取り込むことが可能な非同期データ
受信インタフェース回路を提供することを目的とする。
【００２０】
【課題を解決するための手段】本発明では、送信クロッ
クに同期して動作するリクエストラッチ用フリップフロ
ップと、受信側回路のクロックに同期して動作するリク
エスト認識用フリップフロップの間に、リクエスト保持
用フリップフロップを挿入する。そして、このリクエス
ト保持用フリップフロップを、送信クロックまたは受信
側回路のクロックのいずれかの反転クロックで動作させ
る。
クに同期して動作するリクエストラッチ用フリップフロ
ップと、受信側回路のクロックに同期して動作するリク
エスト認識用フリップフロップの間に、リクエスト保持
用フリップフロップを挿入する。そして、このリクエス
ト保持用フリップフロップを、送信クロックまたは受信
側回路のクロックのいずれかの反転クロックで動作させ
る。
【００２１】これにより、ラッチしたリクエスト信号が
自回路に取り込まれるまでに、論理ゲートを用いた１／
２周期分のタイミング遅延が挿入されることになる。し
たがって、十分なデータ取り込み期間が確保される。ま
た、論理ゲートを用いるため、構成が簡易であり、集積
回路化に適する。
自回路に取り込まれるまでに、論理ゲートを用いた１／
２周期分のタイミング遅延が挿入されることになる。し
たがって、十分なデータ取り込み期間が確保される。ま
た、論理ゲートを用いるため、構成が簡易であり、集積
回路化に適する。
【００２２】
【発明の実施の形態】本発明の非同期データ受信インタ
フェース回路の一つの態様では、送信側回路から非同期
で送信されてくるデータを、送信クロックに同期した第
１のクロックを用いて一旦、バファリングし、そのバッ
ファリングされたデータを、前記第１のクロックとは独
立の第２のクロックを用いて取り込むようになすと共
に、前記送信側回路から送られてくる送信要求信号を前
記第１のクロックを用いてバッファリングし、そのバッ
ファリングされた送信要求を、前記第１のクロックを反
転したクロックまたは前記第２のクロックを反転したク
ロックを用いてバッファリングし、その後、前記第２の
クロックを用いて前記送信要求を取り込み、その送信要
求の取り込みタイミングでもって、前記データを取り込
むことが可能な期間の終端を決定する。バッファリング
やデータの取り込み等は、同一のトリガータイプの、フ
リップフロップを用いて行なう。
フェース回路の一つの態様では、送信側回路から非同期
で送信されてくるデータを、送信クロックに同期した第
１のクロックを用いて一旦、バファリングし、そのバッ
ファリングされたデータを、前記第１のクロックとは独
立の第２のクロックを用いて取り込むようになすと共
に、前記送信側回路から送られてくる送信要求信号を前
記第１のクロックを用いてバッファリングし、そのバッ
ファリングされた送信要求を、前記第１のクロックを反
転したクロックまたは前記第２のクロックを反転したク
ロックを用いてバッファリングし、その後、前記第２の
クロックを用いて前記送信要求を取り込み、その送信要
求の取り込みタイミングでもって、前記データを取り込
むことが可能な期間の終端を決定する。バッファリング
やデータの取り込み等は、同一のトリガータイプの、フ
リップフロップを用いて行なう。
【００２３】このような構成によれば、送信要求信号の
取り込みタイミングを、論理ゲートを用いて１／２周期
分だけ遅らせることができる。よって、送信されてきた
データを取り込むための期間が十分に確保される。ま
た、ロジックゲートを用いるため、構成が簡単である。
取り込みタイミングを、論理ゲートを用いて１／２周期
分だけ遅らせることができる。よって、送信されてきた
データを取り込むための期間が十分に確保される。ま
た、ロジックゲートを用いるため、構成が簡単である。
【００２４】また、本発明の他の態様では、前記第２の
クロックを用いた前記送信要求の取り込みタイミングで
レベルが変化する信号を、前記第２のクロックを反転し
たクロックを用いてラッチし、そのタイミングでもっ
て、前記送信側回路における送信データの変化を禁止す
るための信号を終端させる。
クロックを用いた前記送信要求の取り込みタイミングで
レベルが変化する信号を、前記第２のクロックを反転し
たクロックを用いてラッチし、そのタイミングでもっ
て、前記送信側回路における送信データの変化を禁止す
るための信号を終端させる。
【００２５】これにより、送信側における送信データの
変化を禁止する信号（インヒビット信号）が、あまりに
早く送出されてしまうことが確実に防止される。
変化を禁止する信号（インヒビット信号）が、あまりに
早く送出されてしまうことが確実に防止される。
【００２６】以下、本発明の実施の形態について、図面
を参照して具体的に説明する。
を参照して具体的に説明する。
【００２７】（実施の形態１）図１は、本発明の実施の
形態１にかかる非同期データ受信インタフェース回路の
構成を示す回路図である。
形態１にかかる非同期データ受信インタフェース回路の
構成を示す回路図である。
【００２８】本実施の形態の非同期データ受信インタフ
ェース回路２０は、図４で説明した従来回路と同様に受
信側の回路であり、送信側回路１０から送られてくるデ
ータをラッチし、取り込む。
ェース回路２０は、図４で説明した従来回路と同様に受
信側の回路であり、送信側回路１０から送られてくるデ
ータをラッチし、取り込む。
【００２９】基本的な構成と動作は、図４の従来例と同
様である。図１では、図４と同一な箇所には、同一の参
照符号を付してある。なお、送信クロック（送信側クロ
ック）CLK(A)の周波数は、本回路の内部クロック（受信
側クロック）CLK(B)の周波数より高いものとする。ま
た、各フリップフロップは、ポジティブエッジトリガー
タイプである。
様である。図１では、図４と同一な箇所には、同一の参
照符号を付してある。なお、送信クロック（送信側クロ
ック）CLK(A)の周波数は、本回路の内部クロック（受信
側クロック）CLK(B)の周波数より高いものとする。ま
た、各フリップフロップは、ポジティブエッジトリガー
タイプである。
【００３０】図１の回路が図４の回路と異なる点は、リ
クエスト保持用フリップフロップ４０（Ｄ型フリップフ
ロップ４１を含む）が追加されている点と、インヒビッ
ト信号用フリップフリップ４２（Ｄ型フリップフロップ
４３を含む）が追加されている点と、送信側クロックCL
K(A)を位相反転したクロックを各Ｄ型フリップフロップ
２３，４３に供給するためのインバータ３６が設けられ
ている点である。
クエスト保持用フリップフロップ４０（Ｄ型フリップフ
ロップ４１を含む）が追加されている点と、インヒビッ
ト信号用フリップフリップ４２（Ｄ型フリップフロップ
４３を含む）が追加されている点と、送信側クロックCL
K(A)を位相反転したクロックを各Ｄ型フリップフロップ
２３，４３に供給するためのインバータ３６が設けられ
ている点である。
【００３１】Ｄ型フリップフロップ４１およびＤ型フリ
ップフロップ４３は共に、送信側クロックCLK(A)の１／
２周期分のタイミング遅延を与えるものであり、これに
よって、十分なデータ取り込み期間の確保によるデータ
取り込みミスが防止され、また、送信側回路におけるイ
ンヒビット信号の取り込みミスが防止される。
ップフロップ４３は共に、送信側クロックCLK(A)の１／
２周期分のタイミング遅延を与えるものであり、これに
よって、十分なデータ取り込み期間の確保によるデータ
取り込みミスが防止され、また、送信側回路におけるイ
ンヒビット信号の取り込みミスが防止される。
【００３２】次に、図２のタイミングチャートを用いて
図１の回路の動作を具体的に説明する。
図１の回路の動作を具体的に説明する。
【００３３】時刻ｔ１にリセット信号（RESET）とリク
エスト信号（REQIN）がハイレベルとなる。これによ
り、送信されてきたデータ（DIN）のラッチ（フリップ
フロップ３０によるラッチ）が可能となる。
エスト信号（REQIN）がハイレベルとなる。これによ
り、送信されてきたデータ（DIN）のラッチ（フリップ
フロップ３０によるラッチ）が可能となる。
【００３４】そして、時刻ｔ２において、リクエスト信
号（REQIN）は、CLK(A)のポジティブエッジに同期し
て、フリップフロップ２４によりラッチされ、これによ
って、フリップフロップ２４のＱ出力はハイレベルに立
ち上がる。
号（REQIN）は、CLK(A)のポジティブエッジに同期し
て、フリップフロップ２４によりラッチされ、これによ
って、フリップフロップ２４のＱ出力はハイレベルに立
ち上がる。
【００３５】このフリップフロップ２４のＱ出力はライ
トイネーブル信号としての役割を持つ。したがって、こ
れがハイレベルになると、データ取り込み用フリップフ
ロップ３１を構成するデータセレクタ３２の入力が切り
替わり、フリップフロップ３０によって一旦、ラッチ
（バッファリング）されたデータを、フリップフロップ
３４でラッチして自回路に取り込むことが可能となる。
トイネーブル信号としての役割を持つ。したがって、こ
れがハイレベルになると、データ取り込み用フリップフ
ロップ３１を構成するデータセレクタ３２の入力が切り
替わり、フリップフロップ３０によって一旦、ラッチ
（バッファリング）されたデータを、フリップフロップ
３４でラッチして自回路に取り込むことが可能となる。
【００３６】続いて、時刻ｔ３において、インバータ３
６から出力される反転クロックのポジティブエッジに同
期して、フリップフロップ４１がリクエスト信号（REQI
N）を取り込む。同時に、フリップフロップ４３のＱ出
力（すなわち、インヒビット信号：INHIBIT）がハイレ
ベルに立ち上がり、送信側回路における送信データの変
化が禁止される。
６から出力される反転クロックのポジティブエッジに同
期して、フリップフロップ４１がリクエスト信号（REQI
N）を取り込む。同時に、フリップフロップ４３のＱ出
力（すなわち、インヒビット信号：INHIBIT）がハイレ
ベルに立ち上がり、送信側回路における送信データの変
化が禁止される。
【００３７】続いて、時刻ｔ４に、CLK(B)のポジティブ
エッジに同期して、フリップフロップ２６のＱ出力およ
び反転Ｑ出力の各レベルが変化する。この反転Ｑ出力に
よってフリップフロップ２４がリセットされる。このリ
セットによって、フリップフロップ２４のＱ出力（ライ
トイネーブル信号）がローレベルに戻り、データの取り
込み可能期間が終了する。
エッジに同期して、フリップフロップ２６のＱ出力およ
び反転Ｑ出力の各レベルが変化する。この反転Ｑ出力に
よってフリップフロップ２４がリセットされる。このリ
セットによって、フリップフロップ２４のＱ出力（ライ
トイネーブル信号）がローレベルに戻り、データの取り
込み可能期間が終了する。
【００３８】続いて、時刻ｔ５において、インバータ３
６の出力クロックのポジティブエッジに同期してＤ型フ
リップフロップ４１のＱ出力がローレベルに変化する。
６の出力クロックのポジティブエッジに同期してＤ型フ
リップフロップ４１のＱ出力がローレベルに変化する。
【００３９】続いて、時刻ｔ６に、受信側クロックCLK
(B)のポジティブエッジに同期してフリップフロップ２
６のＱ出力がローレベルに変化する。これによって、オ
ア回路３５の２つの入力はローレベルとなり、その出力
はローレベルとなる。そして、時刻ｔ７に、インバータ
３６の出力クロックのポジティブエッジに同期して、オ
ア回路３５のローレベル出力がＤ型フリップフロップ４
３によってラッチされる。この結果として、Ｄ型フリッ
プフロップ４３のＱ出力がローレベルに変化し、インヒ
ビット（INHIBIT）信号が非アクティブとなり、送信側
では、新たなデータの送信が可能となる。
(B)のポジティブエッジに同期してフリップフロップ２
６のＱ出力がローレベルに変化する。これによって、オ
ア回路３５の２つの入力はローレベルとなり、その出力
はローレベルとなる。そして、時刻ｔ７に、インバータ
３６の出力クロックのポジティブエッジに同期して、オ
ア回路３５のローレベル出力がＤ型フリップフロップ４
３によってラッチされる。この結果として、Ｄ型フリッ
プフロップ４３のＱ出力がローレベルに変化し、インヒ
ビット（INHIBIT）信号が非アクティブとなり、送信側
では、新たなデータの送信が可能となる。
【００４０】ここで、タイミングチャートに着目する
と、送信側クロックCLK(A)と受信側クロックCLK(B)は互
いに独立したクロックであるため、ポジティブエッジの
間隔が例えば、期間Ｔ１のように極めて短い場合が存在
する。エッジ間隔が狭い場合には、送信されてきたデー
タのミスラッチが生じやすいが、本実施の形態では、CL
K(A)の半周期分（期間Ｔ２）の遅延（時刻ｔ２〜ｔ３）
が挿入されるために、データの取り込み可能期間は、期
間Ｔ３に拡張され、これにより、データの取り込みミス
は確実に防止される。
と、送信側クロックCLK(A)と受信側クロックCLK(B)は互
いに独立したクロックであるため、ポジティブエッジの
間隔が例えば、期間Ｔ１のように極めて短い場合が存在
する。エッジ間隔が狭い場合には、送信されてきたデー
タのミスラッチが生じやすいが、本実施の形態では、CL
K(A)の半周期分（期間Ｔ２）の遅延（時刻ｔ２〜ｔ３）
が挿入されるために、データの取り込み可能期間は、期
間Ｔ３に拡張され、これにより、データの取り込みミス
は確実に防止される。
【００４１】また、時刻ｔ４にフリップフロップ２４の
Ｑ出力がローレベルに立ち下がってから、インヒビット
信号が非アクティブとなるまで(時刻ｔ７)に、かなりの
時間が確保されている。これにより、あまりに早くイン
ヒビット信号が非アクティブになることが防止される。
特に、インヒビット信号用のフリップフロップ４３を設
けたことにより、フリップフロップ２６のＱ出力がロー
レベルになってから（時刻ｔ６）、期間Ｔ３だけ遅延し
てインヒビット信号が非アクティブとなるため(時刻ｔ
７)、送信側でインヒビット信号の取り込みミスが生じ
ることが確実に防止される。
Ｑ出力がローレベルに立ち下がってから、インヒビット
信号が非アクティブとなるまで(時刻ｔ７)に、かなりの
時間が確保されている。これにより、あまりに早くイン
ヒビット信号が非アクティブになることが防止される。
特に、インヒビット信号用のフリップフロップ４３を設
けたことにより、フリップフロップ２６のＱ出力がロー
レベルになってから（時刻ｔ６）、期間Ｔ３だけ遅延し
てインヒビット信号が非アクティブとなるため(時刻ｔ
７)、送信側でインヒビット信号の取り込みミスが生じ
ることが確実に防止される。
【００４２】本実施の形態では、リクエスト保持用フリ
ップフロップの動作クロックとして、送信側クロックCL
K(A)を反転したクロックを用いているが、必ずしもこれ
に限定されるものではない。すなわち、受信側クロック
CLK(B)を反転したクロックを用いることも可能である。
しかし、本実施の形態では、受信側クロックCLK(B)の方
が周波数が低いため、これを反転させたクロックを用い
て遅延を形成すると、遅延時間が大きいために、なかな
かインヒビット信号がローレベル（非アクティブ）にな
らずに、データ送信効率が低下することも懸念される。
よって、データ通信のパフォーマンスを考えるならば、
周波数の高い方のクロックを反転させ、これを用いて１
／２周期分の遅延を形成するのが望ましい。
ップフロップの動作クロックとして、送信側クロックCL
K(A)を反転したクロックを用いているが、必ずしもこれ
に限定されるものではない。すなわち、受信側クロック
CLK(B)を反転したクロックを用いることも可能である。
しかし、本実施の形態では、受信側クロックCLK(B)の方
が周波数が低いため、これを反転させたクロックを用い
て遅延を形成すると、遅延時間が大きいために、なかな
かインヒビット信号がローレベル（非アクティブ）にな
らずに、データ送信効率が低下することも懸念される。
よって、データ通信のパフォーマンスを考えるならば、
周波数の高い方のクロックを反転させ、これを用いて１
／２周期分の遅延を形成するのが望ましい。
【００４３】（実施の形態２）図３は、本発明の実施の
形態２にかかる、非同期データ受信インタフェース回路
の回路図である。
形態２にかかる、非同期データ受信インタフェース回路
の回路図である。
【００４４】図３の回路は、図１の回路と基本的な構成
や動作は同じである。但し、図３の回路では、送信側ク
ロックCLK(A)よりも受信側クロックCLK(B)の周波数が高
く、CLK(B)を反転させたクロックを遅延形成用に使用し
ている点で異なる。周波数が高いクロックを反転させて
使用するのは、前述のとおり、データ送信効率が低下す
るのを防ぐためである。
や動作は同じである。但し、図３の回路では、送信側ク
ロックCLK(A)よりも受信側クロックCLK(B)の周波数が高
く、CLK(B)を反転させたクロックを遅延形成用に使用し
ている点で異なる。周波数が高いクロックを反転させて
使用するのは、前述のとおり、データ送信効率が低下す
るのを防ぐためである。
【００４５】図３の回路では、受信側クロックCLK(B)を
インバータ３８で反転したクロックを、リクエスト保持
用フリップフロップ４０を構成するＤ型フリップフロッ
プ４１の動作クロックとして使用している。そして、こ
のＤ型フリップフロップ４１のＱ出力が、データ取込用
のフリップフロップ３１におけるライトイネーブル信号
となる。
インバータ３８で反転したクロックを、リクエスト保持
用フリップフロップ４０を構成するＤ型フリップフロッ
プ４１の動作クロックとして使用している。そして、こ
のＤ型フリップフロップ４１のＱ出力が、データ取込用
のフリップフロップ３１におけるライトイネーブル信号
となる。
【００４６】インヒビット信号用フリップフロップ４２
を構成するＤ型フリップフロップ４３は、図１の回路と
同様、CLK(A)の反転クロックにより動作する。本実施の
形態でも、前掲の実施の形態と同様に、データおよびイ
ンヒビット信号の取り込みミスを確実に防止することが
できる。
を構成するＤ型フリップフロップ４３は、図１の回路と
同様、CLK(A)の反転クロックにより動作する。本実施の
形態でも、前掲の実施の形態と同様に、データおよびイ
ンヒビット信号の取り込みミスを確実に防止することが
できる。
【００４７】以上説明した、本発明の非同期データ受信
インタフェース回路は、ロジックゲートを用いてタイミ
ングを調整することで簡易にデータ等の取り込みミスを
防止するものである。この回路は、特別な構成を付加す
る必要がないため、半導体集積回路化が容易であり、ま
た、チップサイズの増大を招く等の弊害もない。
インタフェース回路は、ロジックゲートを用いてタイミ
ングを調整することで簡易にデータ等の取り込みミスを
防止するものである。この回路は、特別な構成を付加す
る必要がないため、半導体集積回路化が容易であり、ま
た、チップサイズの増大を招く等の弊害もない。
【００４８】
【発明の効果】以上説明したように本発明によれば、独
立したクロックで動作する回路間でデータ通信を行なう
場合に、データ等の取り込みミスを確実に防止できる。
また、構成がシンプルであるため、半導体基板に集積す
るのにも適する。
立したクロックで動作する回路間でデータ通信を行なう
場合に、データ等の取り込みミスを確実に防止できる。
また、構成がシンプルであるため、半導体基板に集積す
るのにも適する。
【図１】本発明の実施の形態１にかかる非同期データ受
信インタフェース回路の回路図
信インタフェース回路の回路図
【図２】実施の形態１にかかる回路の動作を説明するた
めのタイミング図
めのタイミング図
【図３】本発明の実施の形態２にかかる非同期データ受
信インタフェース回路の回路図
信インタフェース回路の回路図
【図４】従来例の構成を示す回路図
【図５】非同期のデータ転送を行なうシステムの一例を
示す図
示す図
１０ 送信側回路 ２０ 非同期データ受信インタフェース回路 ２１ リクエストラッチ用（リクエストバッファリング
用）フリップフロップ ２５ リクエスト取込み用（リクエスト認識用）フリッ
プフロップ ２７ データラッチ用（データバファリング用）フリッ
プフロップ ３１ データ取込み用フリップフロップ ４０ リクエスト保持用フリップフロップ ４２ インヒビット信号用フリップフロップ ２４，２６，３０，３４，４３ Ｄ型フリップフロップ ＣＬＫ（Ａ） 送信側クロック（送信クロック） ＣＬＫ（Ｂ） 受信側クロック
用）フリップフロップ ２５ リクエスト取込み用（リクエスト認識用）フリッ
プフロップ ２７ データラッチ用（データバファリング用）フリッ
プフロップ ３１ データ取込み用フリップフロップ ４０ リクエスト保持用フリップフロップ ４２ インヒビット信号用フリップフロップ ２４，２６，３０，３４，４３ Ｄ型フリップフロップ ＣＬＫ（Ａ） 送信側クロック（送信クロック） ＣＬＫ（Ｂ） 受信側クロック
Claims (3)
- 【請求項１】 送信側回路から非同期で送信されてくる
データを、送信クロックに同期した第１のクロックを用
いて一旦、バファリングし、そのバッファリングされた
データを、前記第１のクロックとは独立の第２のクロッ
クを用いて取り込むようになすと共に、 前記送信側回路から送られてくる送信要求信号を前記第
１のクロックを用いてバッファリングし、そのバッファ
リングされた送信要求を、前記第１のクロックを反転し
たクロックまたは前記第２のクロックを反転したクロッ
クを用いてバッファリングし、その後、前記第２のクロ
ックを用いて前記送信要求を取り込み、その送信要求の
取り込みタイミングでもって、前記データを取り込むこ
とが可能な期間の終端を決定することを特徴とする、非
同期データ受信インタフェース回路。 - 【請求項２】 前記第２のクロックを用いた前記送信要
求の取り込みタイミングでレベルが変化する信号を、前
記第２のクロックを反転したクロックを用いてラッチ
し、そのタイミングでもって、前記送信側回路における
送信データの変化を禁止するための信号を終端させるこ
とを特徴とする請求項１記載の非同期データ受信インタ
フェース回路。 - 【請求項３】 前記バッファリング，取り込み、および
ラッチは、フリップフロップを用いて行われ、各フリッ
プフロップのエッジトリガーのタイプは、同じであるこ
とを特徴とする請求項１または請求項２記載の非同期デ
ータ受信インタフェース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27968499A JP2001103118A (ja) | 1999-09-30 | 1999-09-30 | 非同期データ受信インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27968499A JP2001103118A (ja) | 1999-09-30 | 1999-09-30 | 非同期データ受信インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001103118A true JP2001103118A (ja) | 2001-04-13 |
Family
ID=17614440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27968499A Pending JP2001103118A (ja) | 1999-09-30 | 1999-09-30 | 非同期データ受信インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001103118A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094998A (ja) * | 2007-10-09 | 2009-04-30 | Hynix Semiconductor Inc | データ中継装置およびこれを含む半導体集積回路 |
-
1999
- 1999-09-30 JP JP27968499A patent/JP2001103118A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2009094998A (ja) * | 2007-10-09 | 2009-04-30 | Hynix Semiconductor Inc | データ中継装置およびこれを含む半導体集積回路 |
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