KR0148568B1 - 데이타 처리장치 - Google Patents

Abstract

내용 없음.

Description

데이타 처리장치

제1도는 본 발명의 1실시예인 마이크로컴퓨터에 적용되는 직렬 I/O 포트의 상세한 1예를 도시한 블럭도.

제2도는 본 발명의 1실시예인 마이크로컴퓨터를 개략적으로 도시한 블럭도.

제3도는 HDLC 수순에 의한 프레임구성의 1예를 도시한 설명도.

제4도는 BI-SYNC 수순에 의한 프레임구성의 1예를 도시한 설명도.

제5도는 조보동기수순에 의한 데이타포맷의 1예를 도시한 설명도.

제6도는 본 발명의 1실시예인 마이크로컴퓨터에 적용되는 직렬 I/O 포트의 상세한 다른 실시예를 도시한 블럭도.

* 도면의 주요 부분에 대한 부호의 설명

1 : CPU 2 : 타이머회로

3 : DMAC 4 : 직렬 I/O 포트

5 : 병렬 I/O 포트 6 : RAM

7 : ROM 8 : 내부버스

10 : 수신부 11 : 복호수단

12 : 제1수신처리회로 13 : 제2수신처리회로

14 : 수신시프트레지스터 15 : 수신버퍼레지스터

16 : 수신제어수단

본 발명은 데이타처리 더 나아가서는 직렬통신 기술분야에 관한 것으로서, 예를 들면 직렬통신 인터페이스를 구비한 마이크로컴퓨터에 적용해서 유효한 기술에 관한 것이다.

마이크로컴퓨터는 소프트웨어에 의한 프로그래밍에 의해 원하는 순차논리를 구성할 수 있기 때문에, 광범위한 응용분야에 있어서 고도의 처리를 가능하게 하고 또 데이타처리단자나 모뎀 등 외부와의 사이에서 데이타를 비트직렬로 수수(授受)가능하게 하는 직렬 입출력회로를 구비한 것이 있다.

비트직렬로 데이타를 수수하기 위한 데이타전송 제어수순으로서는 고레벨 데이타 링크제어(HDLC)수순이나 2진동기통신(binary synchronous communication) (BSC 또는 BI-SYNC)방식 더나아가서는 조보(調步)동기수순(start-stop synchronous prodedure)등의 각종 전송제어수순이 있지만, 종래의 마이크로컴퓨터 등에 탑재되어 있는 직렬 입출력회로는 상기 데이타전송수순중의 1개를 제공할 뿐으로, 예를들면 1984년 인텔사발행의 「Distributed Control Modules Data Book」에 기재된 i8044는 HDLC수순을 제공할 뿐이었다.

그런데, 마이크로컴퓨터와 같은 논리 LSI의 저가격화가 진행됨에 따라서 이들 장치는 다기능화되는 경향에 있으며, 특히 직렬인터페이스기능에 주목하면 상기 3종류의 데이타전송 제어수순이 각각의 이점에 따른 광범위한 응용분야를 갖는 관계상 마이크로컴퓨터 등의 데이타처리용 LSI에 내장되는 직렬 입출력회로에 대해서도 여러개의 데이타전송 제어수순을 제공할 수 있도록 하여 요구대로의 다채로운 기능의 직렬통신은 달성할 수 있게 할 필요성을 본 발명자들이 발견하였다. 또, 이 경우 제조상 또 경제성의 관점에서 LSI칩은 무제한으로 크게 할 수 없기 때문에, 여러개의 데이타전송 제어수순을 제공하는 경우에는 그의 논리 규모를 최소한으로 할 수 있는 조건을 만족시킨다는 점에 대해서도 고려하지 않으면 안된다.

본 발명의 목적은 직렬데이타 전송의 요구에 대해서 다채로운 기능(다기능)의 직렬통신을 실행할 수 있는 데이타처리장치를 제공하는 것이다.

본 발명의 다른 목적은 그와 같은 요구를 최소한의 논리규모로 실현할 수 있도록 하는 것이다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부도면에 의해 명확하게 될 것이다.

본원에 있어서 개시되는 발명중 대표적인 것의 개요를 간단히 설명하면, 다음과 같다.

즉, 직렬 입력회선에서 공급되는 데이타를 내부 버스에 부여하기 위한 수신 수단과 내부버스에 공급되는 데이타를 직렬 출력회선에 부여하기 위한 송신수단은 데이타를 수수하기 위한 제어수순으로 HDLC수순, BI-SYNC수순 및 조보동기수순 중의 적어도 2종류의 제어수순을 보유하고, 그들이 보유하는 제어수순을 프로세서의 지시에 따라서 택일적으로 선택할 수 있게 하는 것이다. 이 선택지시는 프로세서에 의해서 제어레지스터에 설정되는 동작모드신호에 따라서 실행할 수 있다. 또, 상기 수신수단에 포함되는 수신버퍼 및 수신시프트레지스터와 송신수단에 포함되는 송신버퍼 및 송신시프트레지스터는 선택되는 데이타전송제어수순의 여하에 관계없이 그의 하드웨어를 공통화할 수가 있다.

상기한 수단에 의하면, 선택적으로 여러종류의 데이타통신 제어수순에 대응할 수 있게 되고, 이것에 의해 직렬데이타전송의 요구에 대해서 다기능의 직렬통신을 실행할 수 있는 데이타처리장치를 달성하는 것이다. 또, 일부의 하드웨어를 데이타전송 제어수순의 여하에 관계없이 공통화하는 것에 의해, 최소한의 논리규모로 상기 직렬통신의 다기능화를 실현하는 것이다.

다음에, 본 발명의 구성에 대해서 실시예와 함께 설명한다.

제2도는 본 발명의 1실시예인 마이크로컴퓨터를 개략적으로 도시한 블럭도이다. 동일도면에 도시되는 마이크로컴퓨터는 공지의 반도체집적회로 제조 기술에 의해서 실리콘기판과 같은 1개의 반도체기판에 형성된다.

제2도에 도시되는 마이크로컴퓨터는 특히 제한되지 않지만, 중앙처리장치(CPU)(1), 타이머회로(2), 직접액세스메모리 컨트롤러(DMAC)(3), 송신회선 TX 및 수신회선 RX를 거쳐 외부와 직렬통신 인터페이스를 실행하는 직렬 I/O 포트(직렬통신부)(4), 병렬 I/O 포트(병렬통신부)(5), 랜덤액세스메모리(RAM)(6) 및 리드온리 메모리(ROM)(7) 등을 포함하고, 각각은 내부버스(8)에 결합된다.

상기 직렬 I/O 포트(4)는 외부와의 사이에서 데이타를 비트직렬로 수수하기 위한 제어수순 또는 통신논리로서 HDLC 수순, BI-SYNC 수순 및 조보동기수순을 보유하고, 그들이 보유하는 제어수순은 상기 CPU(1)의 지시에 따라서 택일적으로 선택가능하게 되어 이루어진다.

여기에서, HDLC 수순에 의한 프레임구성은 예를 들면 제3도에 도시된 바와같이 프레임의 개시를 나타내는 플래그 F, 자국 또는 상대국을 나타내는 어드레스 필드 AF, 프레임의 종류를 나타내는 제어필드 CF, 정수바이트구성의 데이타필드 DF, 전송에러 검사용 프레임체크 시퀀스 FCS, 프레임의 종단을 나타내는 플래그 F에 의해서 구성된다.

BI-SYNC 수순에 의한 프레임구성은 예를 들면 제4도에 도시된 바와 같이, 프레임의 개시를 지시하기 위한 1개이상 삽입되는 캐릭터동기부호 SYNC, 그 후에 계속되는 데이타필드 DF 및 전송에러 검출부호 CRC에 의해서 구성된다.

조보동기수순에 의한 데이타포맷은 예를 들면 제5도에 도시된 바와 같이, 캐릭터단위로 되고, 1캐릭터는 개시비트 SB, 데이타비트 DB, 패리티비트 PB 및 종료비트 또는 정지비트 EB로 구성된다.

제1도에는 직렬 I/O 포트(4)의 상세한 1예의 블럭도가 도시되어 있다.

이 직렬 I/O 포트(4)는 수신회선 RX에서 공급되는 데이타를 내부버스(8)에 부여하기 위한 수신부(10), 내부버스(8)에서 공급되는 데이타를 송신회선 TX에 부여하기 위한 전송부(transmission unit)(20) 및 각종 제어정보나 상태정보가 유지되는 상태제어레지스터부(30)으로 크게 구별된다.

수신부(10)은 수신회선 RX에서 공급되는 정보를 클럭 CLKt와 동기해서 베이스밴드방식에 있어서의 NRZ(Non Return to Zero) 포맷이나 바이페이즈포맷(biphase format)등의 소정의 포맷으로 복호화하는 복호수단(decoder)(11), 이 복호수단(11)에 의해서 복호화된 정보를 받아서 그것을 처리하는 제1수신처리회로(12) 및 제2수신처리회로(13), 직렬 I/O 포트(4)의 동작상 선택적으로 채용되는 데이타 전송 제어수순에 따라서 택일적으로 동작선택되는 상기 제1수신처리회로(12) 또는 제2수신처리회로(13)에서 출력되는 정보를 직렬에서 병렬로 변환하는 수신시프트레지스터(14), 이 수신시프트레지스터(14)에서 공급되는 병렬데이타를 축적해서 내부버스(8)로 공급하는 수신버퍼레지스터(15) 및 직렬 I/O 포트(4)의 동작상 선택적으로 채용되는 데이타전송 제어수순에 따라서 상기 각 기능블럭을 제어하는 수신제어수단(reception controller)(16)에 의해서 구성된다.

전송부(20)은 내부버스(8)에서 송신하는 데이타를 받아서 축적하는 송신버퍼레지스터(21), 이 송신버퍼레지스터(21)에서 부여되는 병렬데이타를 직렬로 변환하는 송신시프트레지스터(22), 이 송신시프트레지스터(22)에서 부여되는 직렬데이타를 받아서 이것을 처리하는 제1송신처리회로(23) 및 제2송신처리회로(24), 직렬 I/O 포트(4)의 동작상 선택적으로 채용되는 데이타전송 제어수순에 따라서 택일적으로 동작선택되는 제1송신처리회로(23) 또는 제2송신처리회로(24)에서 출력되는 정보를 클럭 CLKt와 동기해서 베이스밴드방식에 있어서의 NRZ 포맷이나 바이페이즈포맷등의 소정포맷으로 부호화하는 부호화수단(encoder)(25) 및 직렬 I/O 포트(4)의 동작상 선택적으로 채용되는 데이타전송 제어수순에 따라서 상기 각 기능블럭을 제어하는 전송제어수단(transmission controller)(26)에 의해서 구성된다.

상기 상태제어 레지스터부(30)은 수신부(10)이나 전송부(20) 또한 직렬 I/O 포트(4)에 접속되는 모뎀의 상태 등을 나타내기 위한 각종 상태레이스터 또는 플래그레지스터와 직렬 I/O 포트(4)의 동작모드를 결정하기 위한 각종 제어레지스터를 포함해서 이루어진다.

예를 들면, 각종 상태레지스터 또는 플래그레지스터로서는 각각 도시하지 않지만, 제1수신처리회로(12)에 의해 검출되는 패리티에러의 유무나 제2수신처리회로(13)에 의해 검출되는 데이타전송에러의 유무를 나타내기 위한 전송에러상태, 제2수신처리회로(13)에 의해 검출되는 프레임에러(frame error)의 유무를 나타내기 위한 프레임에러상태, 모뎀이 수신부(10)에 대해서 그의 동작을 리세트 지시하고 있는지의 여부를 나타내기 위한 데이타캐리어 검출상태, 수신버퍼레지스터(15)의 공백여부를 나타내기 위한 풀(full)/엠프티(empty)상태, 송신버퍼레지스터(21)의 공백여부를 나타내기 위한 풀/엠프티상태 등이 있다.

제어레지스터로서는 전송제어수단(26) 및 수신제어수단(16)에 조보동기수순, HDLC 수순 또는 BI-SYNC 수순중의 어느 하나의 제어논리를 선택시킬 것인지를 지시하기 위한 3개의 전송수순모드레지스터 MR1~MR3을 구비하고, 그 밖에 각각 도시하지 않지만 수신부(10)에 의한 수신동작의 가부를 결정하기 위한 수신가능레지스터, 전송부(20)으로의 송신동작의 가부를 결정하기 위한 송신가능 레지스터, 모뎀 등에 대해서 송신개시를 요구하기 위한 송신개시요구(request-to-send) 레지스터 등이 있다.

상기 전송수순모드 레지스터 MR1~MR3은 각각 내부버스(8)을 거쳐서 CPU(1)에서 공급되는 데이타에 의해 초기설정되고, 예를 들면 모드레지스터 MR1에 '1'이 설정되면 전송제어수단(26) 및 수신제어수단(16)은 조보동기수순에 따른 제어논리를 선택해서 수신부(10) 및 전송부(20)을 제어한다. 모드레지스터 MR2에 「1」이 설정될 때에는 전송제어수단(26) 및 수신제어수단(16)은 BI-SYNC수순에 따른 제어논리를 선택해서 수신부(10) 및 전송부(20)을 제어한다. 또, 모드레지스터 MR3에 「1」이 설정될 때에는 전송제어수단(26) 및 수신컨트롤러(16)은 HDLC수순에 따른 제어논리를 선택해서 수신부(10) 및 전송부(20)을 제어한다.

상기 수신제어수단(16)은 수신부(10)의 동작을 조보동기수순, HDLC수순 및 BI-SYNC 수순에 적합하게 하기 위한 제어논리를 구비하고, 그 제어논리는 상기 전송수순모드 레지스터 MR1~MR3의 설정상태에 따라서 택일적으로 선택된다.

수신부(10)에 있어서 상기 복호수단(11), 수신시프트레지스터(14) 및 수신버퍼레지스터(15)는 수신제어수단(16)에서 채용되는 제어논리의 여하에 관계없이 공통이용되는 하드웨어로 된다.

상기 제1수신처리회로(12)는 수신제어수단(16)에 있어서 조보동기수순에 따른 제어논리가 채용되는 것에 호응해서 그의 동작이 선택되도록 되어 있다. 제1수신처리회로(12)의 동작이 선택되면, 상기 제1수신처리회로(12)는 조보동기 수순에 따라서 공급되는 정보에서 개시비트 SB 및 종료비트 EB를 검출해서 1캐릭터를 인식하고, 캐릭터마다 그의 개시비트 SB에 계속되는 데이타비트 DB의 전송에러를 패리티비트 PB에 따라서 판정함과 동시에, 그 정보를 캐릭터단위로 상기 수신시프트레지스터(14)에 부여한다.

제2수신처리회로(13)은 수신제어수단(16)에 있어서 HDLC수순 또는 BI-SYNC수순에 따른 제어논리가 채용되는 것에 호응해서 그의 동작이 선택된다. 즉, 제2수신처리회로(13)은 HDLC수순에 따라서 공급되는 직렬데이타와 BI-SYNC수순에 따라서 공급되는 직렬데이타의 처리에 공용가능한 하드웨어를 구비한다. 제2수신처리회로(13)의 동작이 HDLC제어수순에 따른 제어논리에 의해서 선택되면, 이 제2수신처리회로(13)은 HDLC수순에 따라서 공급되는 직렬데이타의 플래그 F에 의해서 1프레임의 개시와 종료를 검출함과 동시에 어드레스필드 AF에서 자국으로의 프레임인지 아닌지를 판별하고, 자국으로의 프레임에 대해서는 프레임체크시퀀스 FCS에 따라서 전송에러가 있는지 없는지의 연산을 실행해서 제어필드 CF나 데이타필드 DF의 내용 등을 수신시프트레지스터(14)에 부여한다. 또, 제2수신처리회로(13)의 동작이 BI-SYNC수순에 따른 제어논리에 의해서 선택되면, 이 제2수신처리회로(13)은 BI-SYNC수순에 따라서 공급되는 직렬데이타의 캐릭터동기부호 SYNC를 검출하는 것에 의해서 데이타필드 DF의 개시를 인식하고, 다음에 전송에러 검출부호 CRC에 따른 전송에러의 유무를 판정한 후에 데이타필드 DF의 정보 등을 수신시프트레지스터(14)에 부여한다.

상기 전송제어수단(26)은 전송부(20)의 동작을 조보동기수순, HDLC수순 또는 BI-SYNC수순에 적합하게 하기 위한 제어논리를 구비하고, 그 제어논리는 상기 전송수순모드 레지스터 MR1~MR3의 설정상태에 따라서 택일적으로 선택된다.

전송부(20)에 있어서 상기 송신버퍼레지스터(21), 송신시프트레지스터(22) 및 부호화수단(25)는 전송제어수단(26)에서 선택채용되는 제어논리의 여하에 관계 없이 공통이용되는 하드웨어로 된다.

상기 제1송신처리회로(23)은 전송제어수단(26)에 있어서 조보동기수순에 따른 제어논리가 채용되는 것에 호응해서 그의 동작이 선택된다. 제1송신처리회로(23)의 동작이 선택되면, 이 제1송신처리회로(23)은 송신시프트레지스터(22)에서 공급되는 직렬데이타에 개시비트 SB, 패리티비트 PB 및 종료비트 EB를 부가해서 조보동기수순에 적합한 데이타포맷을 형성하고, 이것을 부호화수단(25)에 부여한다.

제2송신처리회로(24)는 전송제어수단(26)에 있어서 HDLC수순 또는 BI-SYNC수순에 따른 제어논리가 채용되는 것에 호응해서 그의 동작이 선택된다. 즉, 제2송신처리회로(24)는 HDLC수순에 따른 프레임형성과 BI-SYNC수순에 따른 프레임형성 양쪽에 공용가능한 하드웨어를 구비한다. 제2송신처리회로(24)의 동작이 HDLC수순에 따른 제어논리에 의해서 선택되면, 이 제2송신처리회로(24)는 송신시프트레지스터(22)에서 공급되는 직렬데이타에 따라서 프레임체크 시퀀스 FCS를 형성함과 동시에 상기 프레임체크시퀀스 FCS나 1프레임의 개시와 종료를 나타내기 위한 플래그 F등을 부가해서 HDLC수순에 따른 프레임을 형성해서 부호화수단(25)에 부여한다. 또, 제2송신처리회로(24)의 동작이 BI-SYNC 수순에 따른 제어논리에 의해서 선택되면, 상기 제2송신처리회로(24)는 송신시프트레지스터(22)에서 공급되는 직렬데이타에 따라서 전송에러검출부호 CRC를 형성함과 동시에, 이 전송에러검출부호 CRC나 캐릭터동기부호 SYNC등을 부가해서 BI-SYNC수순에 따른 프레임을 형성해서 이것을 부호화수단(25)에 부여한다.

상기 실시예에 의하면, 이하의 작용효과가 얻어진다.

1. 본 실시예의 마이크로컴퓨터를 적용하는 시스템에 있어서, 상기 마이크로컴퓨터와의 사이에서 그의 직렬 I/O 포트(4)를 거쳐서 직렬통신을 실행하는 경우의 데이타전송 제어수순으로서는 조보동기수순, HDLC수순 또는 BI-SYNC수순 중의 어느 하나를 택일적으로 선택할 수 있게 된다. 이것에 의해, 본 실시예의 마이크로컴퓨터는 직렬데이타전송의 요구에 대해서 그의 전송제어수순이 한정되지 않아 다기능의 직렬통신을 실현가능하게 하는 것이다. 따라서, 원하는 시스템에 채용되는 데이타전송 제어수순이 어떠한 수순이더라도 그 데이타전송 제어수순에 따라서 다른 마이크로컴퓨터를 채용하거나 또는 그와 같은 직렬인터페이스기능이 다른 각종 마이크로컴퓨터를 공급하는 불편함 더 나아가서는 번거로움이 해소된다.

2. 수신부(10)에 포함되는 복호수단(11), 수신시프트레지스터(14) 및 수신버퍼레지스터(15)와 전송부(20)에 포함되는 부호화수단(25), 송신시프트레지스터(22) 및 송신버퍼레지스터(21)은 택일적으로 선택되는 데이타전송 제어수순의 여하에 관계없이 그의 하드웨어가 공용화되어 있고 각 데이타전송 제어수순마다 독립적인 회선제어부를 갖는 구성으로는 되어 있지 않기 때문에, 제조상 또한 경제성의 관점에서 LSI 칩은 무제한으로 크게 할 수 없다는 제약하에 있어서 최소한의 논리규모로 상기 직렬통신의 다기능화를 실현할 수가 있다.

이상, 본 발명자에 의해서 이루어진 발명을 실시예에 따라서 구체적으로 설명했지만, 본 발명은 그것에 한정되지 않고, 그 요지를 이탈하지 않는 범위내에 있어서 여러가지로 변경가능한 것은 물론이다.

예를 들면, 마이크로컴퓨터에 포함되는 주변모듈은 상기 실시예에 한정되지 않고, 그 요구사양 등에 따라서 적절히 변경할 수 있다. 또, 마이크로컴퓨터를 택일적으로 선택할 수 있게 하는 데이타전송 제어수순은 HDLC수순, BI-SYNC수순 및 조보동기수순 모두일 필요는 없으며, 적어도 그 중의 2개의 수순중에서 택일적으로 선택가능한 구성이면 상기 실시예와 마찬가지로 직렬통신의 다기능화 더 나아가서는 그 기능을 최소한의 논리규모로 실현할 수 있다는 효과를 얻을 수 있다.

제6도는 본 발명의 1실시예인 마이크로컴퓨터에 적용되는 직렬 I/O 포트의 다른 실시예를 도시한 블럭도이다.

수신부는 FIFO(선입선출)형식의 3단의 수신버퍼(101)과 8비트 시프트레지스터(102), (103), (104) 및 1개의 지연레지스터(105)를 갖고 있다.

또, 이 수신부는 패리티에러나 프레임에러 등의 데이타에 부수한 상태를 유지하기 위해서, 6비트폭의 상태 FIFO(106)을 따로 갖고 있다.

입력데이타는 RXDM단자에서 페치되어 멀티플렉서(107) 및 복호수단(109)를 거쳐서 내부에 입력된다. 내부에서의 데이타의 경로는 동작모드(조보동기모드, 바이트동기모드, 비트동기모드)에 따라서 다르다.

조보동기모드에 있어서 입력데이타는 패리티체크 등을 받은 후 직접 수신 시프트레지스터(104)에 입력된다. 1캐릭터의 수신종료 후 그곳에서 데이타는 수신버퍼(101)로 부내진다. CPU 또는 DMAC의 내부데이타버스를 거쳐서 수신버퍼(101)에서 데이타를 리드할 수 있다.

바이트동기모드에 있어서 입력데이타는 수신시프트레지스터(102)에 입력되고, 그곳에서 수신시프트레지스터(102)내의 다음단(次段)으로의 경로와 직접 수신 시프트레지스터(104)에 입력되는 경로로 분기된다.

수신시프트레지스터(102)내의 데이타는 SYN 캐릭터의 검출에 사용된다. 또, 수신시프트레지스터(103)에 입력된 데이타는 수신버퍼(101)로 보내진다. 또, CRC 계산을 위해서 수신데이타는 RX 지연레지스터(105), RX CRC시프트레지스터(104)를 거쳐서 RX CRC 계산기(110)으로도 보내진다.

CRC계산 결과의 상태는 상태레지스터2(106)에 세트된다. CPU 또는 DMAC는 내부데이타버스를 거쳐서 수신데이타 및 수신상태를 리드할 수 있다.

비트동기모드에 있어서 입력데이타는 수신시프트레지스터(102)에 입력되고, 여기서 0 삭제 및 플래그, 중단(abort), 아이들(idle)의 검출을 실행한다. 데이타는 이곳에서 수신시프트레지스터(102)내의 다음단의 레지스터와 RX CRC 계산기(110)을 향하는 경로로 분기된다. CRC 계산의 결과는 바이트동기모드시와 마찬가지로 상태레지스터2(106)에 세트된다.

또한, ADPLL(advanced digital PLL)(111)에 의해 수신부의 동작을 위한 클럭신호가형성된다.

전송부는 FIFO 형식의 3단의 송신버퍼(112)와 1개의 송신시프트레지스터(113)을 포함한다. 또, 수신부와 마찬가지로 CRC 계산기(114)를 내장하고 있다. 출력데이타는 CPU 또는 DMAC에 의해 내부데이타버스를 거쳐서 송신버퍼에 라이트된다. 송신데이타는 각 동작모드에서 프레임을 구성하기 위해 필요한 정보를 부가한 후, 부호화수단(115)를 거쳐서 TXDM단자에서 출력된다.

상태제어레지스터군은 통신수단의 선택뿐만 아니라 모뎀제어신호도 취급한다. 예를 들면,

(Request to send)는 송신요구신호이고,

(Clear to send)는 송신가능을 나타내는 신호이며,

(Data Carrier Detect)은 수신캐리어 검출신호이다.

또한, 제6도의 실시예 이외의 구체적인 동작설명의 기재는 1988년 7월 히다찌세이사꾸쇼(주)발행 「HD64180S NPU 하드웨어매뉴얼」의 P.111~P.118의 기재에 의해서 원용(援用)된다.

이상의 설명에서는 주로 본 발명자들에 의해서 이루어진 발명을 그 배경으로 된 이용분야인 직렬 I/O 포트를 구비한 범용적인 마이크로컴퓨터에 적용한 경우에 대해서 설명했지만, 본 발명은 이것에 한정되는 것은 아니고 통신이나 제어용 LSI나 프로토콜프로세서 등에도 널리 적용할 수 있는 것이다. 본 발명은 적어도 내부버스에 공통접속된 직렬통신 인터페이스수단과 프로세서를 포함하는 조건의 것에 적용할 수 있다.

Claims (4)

1. 데이타를 전송하기 위한 버스, 상기 버스에 결합되는 중앙처리장치, 상기 버스에 결합되고 (a) 고레벨데이타 링크제어수순을 위한 제1모드, (b) 2진동기통신수순을 위한 제2모드, (c) 조보동기수순을 위한 제3모드를 포함하는 여러개의 동작모드 중의 1개의 동작모드에 따라서 직렬데이타를 송신하기 위한 송신수단과 상기 송신수단의 동작모드를 제어하기 위해 상기 송신수단에 결합되는 전송제어수단을 포함하는 전송부, 상기 버스에 결합되고 (a) 고레벨데이타 링크제어수순을 위한 제1모드, (b) 2진동기통신수순을 위한 제2모드, (c) 조보동기수순을 위한 제3모드를 포함하는 여러개의 동작모드중의 1개의 동작모드에 따라서 직렬데이타를 수신하기 위한 수신수단과 상기 수신수단의 동작모드를 제어하기 위해 상기 수신수단에 결합되는 수신제어수단을 포함하는 수신부 및 상기 버스에 결합되는 입력부와 상기 전송부 및 상기 수신부에 결합되는 출력부를 갖고 상기 버스를 거쳐서 상기 중앙처리장치에 의해서 내용이 리라이트 되는 모드제어레지스터를 포함하며, 상기 모드제어레지스터는 상기 모드제어레지스터의 내용에 응답해서 상기 송신수단 및 상기 수신수단의 동작모드를 제어하기 위한 출력신호를 상기 전송제어수단 및 상기 수신제어수단으로 송신하기 위한 수단을 포함하고, 상기 전송부의 상기 동작모드가 상기 제1모드, 상기 제2모드 및 상기 제3모드중에서 선택된 1개의 모드에서 동작하도록, 상기 전송제어수단은 상기 송신수단의 상기 동작모드를 제어하기 위한 상기 모드제어레지스터의 상기 출력신호에 응답하는 수단을 포함하고, 상기 수신부의 상기 동작모드가 상기 제1모드, 상기 제2모드 및 상기 제3모드중에서 선택된 1개의 모드에서 동작하도록, 상기 수신제어수단은 상기 수신수단의 상기 동작모드를 제어하기 위한 상기 모드제어레지스터의 상기 출력신호에 응답하는 수단을 포함하는 것을 특징으로 하는 1개의 반도체기판상에 형성되는 데이타 처리장치.
2. 데이타를 전송하기 위한 내부버스, 상기 내부버스에 결합되는 중앙처리장치, 상기 버스에 결합되고 (a) 직렬데이타를 병렬데이타로 변환하기 위한 수신부, (b) 병렬데이타를 직렬데이타로 변환하기 위한 송신부, (c) 상기 송신부에 결합되고 상기 송신부의 동작모드를 제어하기 위한 전송제어수단, (d) 상기 수신부에 결합되고 상기 수신부의 동작모드를 제어하기 위한 수신제어수단을 갖는 직렬통신 인터페이스부 및 상기 내부버스에 결합되는 입력부와 상기 전송제어수단 및 상기 수신제어수단에 결합되는 출력부를 갖고 상기 내부버스를 거쳐서 상기 중앙처리장치에 의해 모드제어데이타를 저장하기 위한 모드제어레지스터수단을 포함하며, 상기 송신부와 상기 수신부는 (a) 고레벨데이타 링크제어수순을 위한 제1모드, (b) 2진동기통신수순을 위한 제2모드, (c) 조보동기수순을 위한 제3모드중의 적어도 2개의 동작모드에서 동작하고, 상기 모드제어레지스터는 상기 전송제어수단 및 상기 수신제어수단으로 상기 모드제어데이타에 따른 출력신호를 송신하고, 상기 전송제어수단은 상기 적어도 2개의 동작모드에서 1개의 동작모드를 선택하기 위해, 상기 모드제어레지스터의 상기 출력신호에 응답해서 상기 전송부의 동작모드를 제어하기 위한 출력신호를 발생하고, 상기 수신제어수단은 상기 적어도 2개의 동작모드에서 1개의 동작모드를 선택하기 위해, 상기 모드제어레지스터의 상기 출력신호에 응답해서 상기 수신부의 동작모드를 제어하기 위한 출력신호를 발생하는 것을 특징으로 하는 데이타처리장치.
3. 제2항에 있어서, 상기 송신부는 상기 내부버스에서 전송되는 데이타를 수신하고 수신한 데이타를 저장하기 위한 전송버퍼수단, 상기 전송버퍼수단에서 공급된 병렬데이타를 직렬데이타로 변환하기 위한 변환수단, 상기 변환수단에서 공급된 직렬데이타를 수신하고 수신한 직렬데이타를 처리하기 위한 제1송신처리수단과 제2송신처리수단을 포함하는 송신데이타 처리수단을 갖고, 상기 전송제어수단은 상기 모드제어레지스터내의 상기 모드제어데이타에 응답해서 상기 제1송신처리수단과 상기 제2송신처리수단중의 어느 한쪽을 선택하는 것을 특징으로 하는 데이타 처리장치.
4. 제2항에 있어서, 상기 수신부는 상기 외부 직렬데이타를 지시된 포맷으로 복호화하는 복호수단과 상기 복호수단에 의해 결합되고 상기 복호수단의 출력데이타를 수신하며 상기 출력데이타를 처리하기 위한 제1수신처리수단 및 제2수신처리수단을 포함하는 수신데이타 처리수단을 갖고, 상기 수신제어수단은 상기 모드제어레지스터내의 상기 모드제어데이타에 응답해서 상기 제1수신처리수단과 상기 제2수신처리수단중의 어느 한쪽을 선택하는 데이타 처리장치.

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